JP2002006831A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】１サイクルでアクセス可能な回路を容易に構成
し、高速描画を可能にする画像処理装置を提供するこ
と。 【解決手段】複数のＳＲＡＭメモリ３と、各３に書き込
まれた画像データを時間経過に従って連続的に表示可能
な表示装置５と、プログラムを実行することにより得ら
れる画像データを、画素単位で各３に順次交互に書き込
むＣＰＵ１と、各３に書き込まれた画像データを順次読
み出し、５に表示するシステム制御回路２を備え、２は
アクセス制御回路２０と遅延線２１と論理積ゲート２２
からなり、２０はクロックパルスＣＬＫ１の発生タイミ
ングに従ってリード信号、内部ライト信号を発生するも
のであり、２１はＣＬＫ１に対して１／４周期だけ遅延
させたクロックパルスＣＬＫ２を出力するものであり、
２２はＣＬＫ２のタイミングと該内部ライト信号の論理
積が成立したとき３にライト信号を与えるもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばカーナビゲ
ーションに使用される画像処理装置に関する。

【０００２】

【従来の技術】従来、画像処理装置の一例として、図６
のブロック図に示すように構成されたものがある。これ
は、ＳＲＡＭ（スタチック・ランダム・アクセス・メモ
リ）からなり、その各々にライト信号が入力されたとき
画素単位で画像データを書き込み可能で、かつリード信
号が入力されたとき該書き込まれた画像データを読み出
し可能な少なくとも第１のフレームメモリ（１）３及び
第２のフレームメモリ（２）３と、各フレームメモリ３
に書き込まれた画像データを時間経過に従って連続的に
表示可能な表示装置５と、連続する画像データを含むプ
ログラムを格納し、該プログラムを実行することにより
得られる画像データを、時間経過に従って画素単位で前
記各フレームメモリに順次交互に書き込むＣＰＵ（中央
演算処理装置）１と、各フレーム３に書き込まれた画像
データを時間経過に従って順次読み出し、表示装置５に
表示するシステム制御回路２とを備えている。なお、シ
ステム制御回路２と表示装置５の間に、ディジタルデー
タをアナログデータに変換するＤ／Ａコンバータ４が設
けられている。

【０００３】システム制御回路２は、図７のように、図
示しないにクロックパルス発生手段からのクロックパル
スＣＬＫ１を入力し、ＳＲＡＭ制御信号（アドレス信
号、内部リード信号、内部ライト信号、ライトデータ）
を生成するＳＲＡＭアクセス制御回路２０と、ＳＲＡＭ
アクセス制御回路２０からの内部リード信号を反転させ
るインバータ２６と、内部ライト信号を反転させるイン
バータ２７と、アドレス信号を増幅するオペアンプ２３
と、該内部ライト信号が入力されたとき該ライトデータ
を増幅するオペアンプ２５と、オペアンプ２５の出力並
びにＣＰＵ１からの画像データ（フレーム画像）を増幅
して得られるリードデータをＳＲＡＭアクセス制御回路
２０に入力するオペアンプ２４とからなっている。

【０００４】

【発明が解決しようとする課題】以上のような従来の画
像処理装置にあっては、次のように動作する。図８はこ
の動作を説明するためのブロック図であり、図８（ａ）
はＣＰＵ１は第１のフレームメモリ３にＣＰＵ１のプロ
グラムを実行することにより得られる画像データを書き
込み（描画）し、又システム制御回路２（具体的にはＳ
ＲＡＭアクセス制御回路２０）は第２のフレームメモリ
３にすでに書き込まれている画像データを読み出して表
示装置５に表示している状態を示している。図８（ｂ）
は図８（ａ）とは逆で、第１のフレームメモリ３はすで
に書き込まれている画像データを読み出し表示装置５に
表示し、又第２のフレームメモリ３に画像データを書き
込んでいる状態を示している。このような動作は、時間
経過に従って順次交互に行われ、この結果表示装置５に
はＣＰＵ１のプログラム内の画像データが連続して表示
される。

【０００５】ここで、第１のフレームメモリ３と第２の
フレームメモリ３の動作を切り替えることにより表示装
置５の表示画像の乱れを防いでいる。

【０００６】この場合、フレームメモリ３は高速処理が
可能なＳＲＡＭを使用しているため、ポートが１つであ
り、ＣＰＵ１からの描画とＤ／Ａコンバータ４への出力
を同時に行うことができない。

【０００７】このため、図９に示すようにフレームメモ
リ３へのアクセス［具体的には第１のフレームメモリ
（１）及び第２のフレームメモリ（２）］を分割して行
う。画像データは連続して表示装置５に出力しなくては
ならないため、１アクセスで複数画素分のデータをリー
ドして１画素ずつ連続して出力する制御を行う。

【０００８】これらの制御において、データバス上のデ
ータの衝突を防ぐため、リード直後にライトデータを出
力することができない。このため、従来の同期式回路で
は、図９に示すようにＣＰＵ１の描画処理は１画素当り
２サイクル必要であり、高速な描画処理を行うことがで
きない。

【０００９】本発明は以上述べた事情に基づきなされた
もので、１サイクルでアクセス可能な回路を容易に構成
し、高速描画を可能にする画像処理装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、請求項１に対応する発明、すなわち画像処理装置
は、ＲＡＭ（ランダムアクセスメモリ）からなり、その
各々にライト信号が入力されたとき画素単位で画像デー
タを書き込み可能で、かつリード信号が入力されたとき
該書き込まれた画像データを読み出し可能な少なくとも
２つのフレームメモリと、前記各フレームメモリに書き
込まれた画像データを時間経過に従って連続的に表示可
能な表示装置と、連続する画像データを含むプログラム
を格納し、該プログラムを実行することにより得られる
画像データを、時間経過に従って画素単位で前記各フレ
ームメモリに順次交互に書き込むＣＰＵと、前記各フレ
ームに書き込まれた画像データを時間経過に従って順次
読み出し、前記表示装置に表示するシステム制御手段と
を備え、前記システム制御手段は、アクセス制御回路と
遅延手段と論理積ゲートからなり、アクセス制御回路は
クロックパルスの発生タイミングに従ってアドレス信
号、リード信号、内部ライト信号を発生するものであ
り、前記遅延手段は前記クロックパルスに対して半周期
を越えない程度に遅延させたクロックパルスを出力する
ものであり、前記論理積ゲートは前記遅延手段からのク
ロックパルスの所定のタイミングと前記内部ライト信号
の論理積が成立したとき前記フレームメモリにライト信
号を与えるものである。

【００１１】

【発明の実施の形態】以下、図１乃至図５を参照して本
発明の一実施形態について説明する。図１は本発明に係
る画像処理装置の一実施形態を示すブロック図であり、
後述するように構成したシステム制御手段例えばシステ
ム制御回路２と、該システム制御回路２とＤ／Ａコンバ
ータ４の間に画像を融合する融合装置６を新たに追加
し、フレームメモリ３として例えばＳＲＡＭ（スタチッ
ク・ランダム・アクセス・メモリ）で構成された第１〜
第４のフレームメモリ（１）〜（４）からなるものを用
いた点以外は、図６の従来例と同一である。

【００１２】システム制御回路２は、図２のように、Ｓ
ＲＡＭ制御信号（アドレス信号、内部リード信号、内部
ライト信号、ライトデータ）を生成するＳＲＡＭアクセ
ス制御回路２０と、ＳＲＡＭアクセス制御回路２０から
の内部リード信号を反転させるインバータ２６と、内部
ライト信号を反転させるインバータ２７と、アドレス信
号を増幅するオペアンプ２３と、後述する論理積ゲート
２２からの出力信号が生じたときライトデータを増幅す
るオペアンプ２５と、オペアンプ２５の出力並びに図示
しない画像信号取込み装置からのデータを増幅してＳＲ
ＡＭアクセス制御回路２０に入力するオペアンプ２４と
を備えたものにおいて、新たに遅延手段例えば遅延線２
１及び論理積ゲート２２を追加したものである。

【００１３】遅延線（遅延ロジック）２１は、図４に示
すようにＳＲＡＭアクセス制御回路２０に入力されるク
ロックパルス（図示しないクロックパルス発生手段によ
り得られるパルス）ＣＬＫ１を、半周期を越えない程度
例えば数ns遅延した後クロックパルスＣＬＫ２を、出力
するものである。論理積ゲート２２は、遅延線２１の出
力であるクロックパルスＣＬＫ２と、ＳＲＡＭアクセス
制御回路２０からの内部ライト信号（クロックパルスＣ
ＬＫ１と同期した信号）を入力して両者の論理積を求め
るもので、この論理積出力はインバータ２７に入力され
る。

【００１４】以上のような本発明の画像処理装置にあっ
ては、次のように動作する。図３はこの動作を説明する
ためのブロック図であり、図３（ａ）はＣＰＵ１がＣＰ
Ｕ１のプログラムを実行することにより得られる連続し
た画像データのうちのベース画像（背景となる画像）を
第１のフレームメモリ３に書き込み、第２のフレームメ
モリ３に画像データのうちのオーバーレイ画像（重ね合
わせる画像）を時間経過に従って順次書き込み、又シス
テム制御回路２（具体的にはＳＲＡＭアクセス制御回路
２０）は第３のフレームメモリ３にすでに書き込まれて
いる画像データのうちのベース画像と第４のフレームメ
モリ３にすでに書き込まれている画像データのうちのオ
ーバーレイ画像を順次読み出し、融合装置６により第３
及び第４のフレームメモリ３にすでに夫々書き込まれて
いるベース画像とオーバーレイ画像を融合させ、この融
合された画像データを表示装置５に表示している状態を
示している。図３（ｂ）は図３（ａ）とは逆で、システ
ム制御回路２により第１及び第２のフレームメモリ３の
ベース画像及びオーバーレイ画像はすでに書き込まれて
いる画像データを順次読み出し、融合装置６により第１
及び第２のフレームメモリ３にすでに夫々書き込まれて
いるベース画像とオーバーレイ画像を融合させ、この融
合された画像データ表示装置５に表示し、又ＣＰＵ１が
第３及び第４のフレームメモリ３に画像データのベース
画像及びオーバーレイ画像を順次書き込んでいる状態を
示している。このような動作は、時間経過に従って順次
交互に行われ、この結果表示装置５にはＣＰＵ１のプロ
グラム内の画像データが連続して表示される。

【００１５】図４は、図２のアクセス制御信号例を示し
ている。ライトアクセスの際、半サイクル（１サイクル
の半分）のライト信号となり、データ出力もこの信号で
制御するためのリードアクセスの次のサイクルでライト
アクセスを行ってもデータバス上のデータの衝突が起こ
らない。このため、リードアクセスとライトアクセスを
１サイクルで繰り返すことが可能となる。

【００１６】以上述べた構成において、ＣＰＵ１が２つ
のフレームメモリにベース画像（背景となる画像）とオ
ーバーレイ画像（重ね合わせる画像）を描画し、図３に
示すように描画が完了した後、画像出力用のメモリを切
り替える。この場合、システム制御回路２は、ベース画
像とオーバーレイ画像をそれぞれ１サイクルで読み出し
て一時保存し、２つの画像を同時に連続して出力する。

【００１７】図５は、従来の方式と本発明のアクセスの
違いを説明するためのタイムチャートであり、これは１
画素を８ビットと仮定したものである。本発明の実施形
態では、メモリのバス幅を３２ビットと仮定し、ベース
画像を読み込み、ＣＰＵ１が描画処理、オーバーレイ画
像を読み込み、ＣＰＵ１が描画処理を繰り返すことによ
り４サイクルに１回ベース画像、オーバーレイ画像にア
クセスするため、連続してデータを出力することができ
る。

【００１８】なお、ベース画像の読み込みと、オーバー
レイ画像の読み込みを続けて行うとリードが連続しリー
ド信号がアクティブ状態となる（アサートされ続ける）
ため、正常にアクセスできなくなる。このため、リード
とライトを繰り返す制御を行っている。

【００１９】従来の方式で同様な処理を行う場合には、
ＣＰＵ１に対するアクセスが２倍かかかるため、６サイ
クルに１回ベース画像とオーバーレイ画像が繰り返され
ることになる。従って、連続してデータを出力するため
には、４８ビット以上のデータバスが必要である。以上
述べた本発明の実施形態によれば、描画時間が従来の半
分となり、更に回路規模も減少させることができる。

【００２０】本発明は以上述べた実施形態に限定され
ず、例えば以下のように変形して実施できる。前述の実
施形態ではフレームメモリとしてＳＲＡＭで構成された
ものを挙げたが、高速動作するＲＡＭであればなんでも
よい。また、フレームメモリ３として、第１乃至第４の
フレームメモリ３を使用した場合について説明したが、
これに限らず少なくとも第１及び第２のフレームメモリ
３からなるものであればなんでもよい。

【００２１】

【発明の効果】本発明によれば、従来のアドレス信号、
リード信号の発生タイミングを決めるクロックパルスに
対して、半周期を越えない程度に遅延させるクロックパ
ルスを発生する遅延手段と、該遅延手段からのクロック
パルスと内部ライト信号の論理積が成立したとき、ＲＡ
Ｍからなるフレームメモリに対してライト信号を与える
ように構成したので、１サイクルでアクセス可能な回路
を容易に構成し、高速描画を可能にする画像処理装置を
提供できる。

【図面の簡単な説明】

【図１】本発明の画像処理装置の一実施形態を示すブロ
ック図。

【図２】図１におけるシステム制御回路の詳細を説明す
るための図。

【図３】図１におけるフレーム切替時の様子を説明する
ための図。

【図４】図１におけるアクセス信号を示すタイムチャー
ト。

【図５】本発明と従来のメモリアクセスの比較を説明す
るための図。

【図６】従来の画像処理装置の一例を示すブロック図。

【図７】図６におけるシステム制御回路の詳細を説明す
るための図。

【図８】図６におけるフレーム切替時の様子を説明する
ための図。

【図９】図６におけるアクセス信号を示すタイムチャー
ト。

【符号の説明】

１…ＣＰＵ、２…システム制御回路、３…フレームメモ
リ、４…Ｄ／Ａコンバータ、５…表示装置、６…融合装
置、２０…ＳＲＡＭアクセス制御回路、２１…遅延線、
２２…論理積ゲート、２３，２４，２５…オペアンプ、
２６，２７…インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＲＡＭ（ランダムアクセスメモリ）から
   なり、その各々にライト信号が入力されたとき画素単位
   で画像データを書き込み可能で、かつリード信号が入力
   されたとき該書き込まれた画像データを読み出し可能な
   少なくとも２つのフレームメモリと、 前記各フレームメモリに書き込まれた画像データを時間
   経過に従って連続的に表示可能な表示装置と、 連続する画像データを含むプログラムを格納し、該プロ
   グラムを実行することにより得られる画像データを、時
   間経過に従って画素単位で前記各フレームメモリに順次
   交互に書き込むＣＰＵと、 前記各フレームに書き込まれた画像データを時間経過に
   従って順次読み出し、前記表示装置に表示するシステム
   制御手段とを備え、 前記システム制御手段は、アクセス制御回路と遅延手段
   と論理積ゲートからなり、アクセス制御回路はクロック
   パルスの発生タイミングに従ってアドレス信号、リード
   信号、内部ライト信号を発生するものであり、前記遅延
   手段は前記クロックパルスに対して半周期を越えない程
   度に遅延させたクロックパルスを出力するものであり、
   前記論理積ゲートは前記遅延手段からのクロックパルス
   の所定のタイミングと前記内部ライト信号の論理積が成
   立したとき前記フレームメモリにライト信号を与えるも
   のである画像処理装置。