TW201413679A - 顯示驅動器積體電路、具有該電路的顯示系統及其顯示資料處理方法 - Google Patents

顯示驅動器積體電路、具有該電路的顯示系統及其顯示資料處理方法 Download PDF

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Abstract

一種顯示驅動器積體電路，此顯示驅動器積體電路包括分配器、多個先進先出記憶體以及多個圖形記憶體。其中分配器經組態以輸出顯示資料，先進先出記憶體經組態以根據外部時脈從分配器中接收顯示資料，並且輸出顯示資料以回應內部時脈，以及圖形記憶體經組態以從先進先出記憶體中接收顯示資料。

Description

顯示驅動器積體電路、具有該電路的顯示系統及其顯示資料處理方法
本發明概念是有關於一種顯示驅動器積體電路、包括此電路的顯示系統以及其顯示資料處理方法。
隨著包括超解析模組的高畫質電視(high-definition television，HDTV)類之智慧型手機的出現，使用有機發光顯示器(organic light emitting display，OLED)及/或低溫多晶矽薄膜電晶體液晶顯示器(low temperature polysilicon liquid crystal display，LTPS-LCD)技術的超解析行動顯示驅動器積體電路(display driver integrated circuit，DDI)的寬屏擴展圖形陣列(wide extended graphics array，WXGA)(800x1280)或高解析(full HD)類(1080x1920)是必要的。當超解析行動顯示被驅動時，DDI必需用以低功率驅動之各種解決方法來達到減低電流消耗、熱度以及應用程式處理器(application processor，AP)的負載。
此外，透過高速串列介面(high speed serial interface，HSSI)，在DDI與互補金氧半導體影像感測器(CMOS image sensor，CIS)以及行動AP之間所傳輸的資料量會增加以處理超解析，例如，高解析(full HD)。基此，具有高速驅動能力的DDI是必須要的。
本發明概念的一示範性實施例，提供一種驅動器積體電路(display driver integrated circuit，DDI)，此驅動器積體電路包括分配器(distributor)、多個先進先出(first-in first-out，FIFO)記憶體以及多個圖形記憶體。其中分配器經組態以輸出顯示資料。FIFO記憶體經組態以根據外部時脈從分配器中接收顯示資料並且輸出顯示資料以回應內部時脈。並且，圖形記憶體經組態以從FIFO記憶體中接收顯示資料。
內部時脈的頻率大於外部時脈的頻率。
分配器在第一頻率接收顯示資料。
顯示資料在第二頻率從分配器中被輸出，其中第二頻率等於或大於第一頻率除以FIFO記憶體的數目。
顯示資料在第三頻率從FIFO記憶體中被輸出，其中第三頻率大於第二頻率且小於第一頻率。
顯示資料在第三頻率從FIFO記憶體被輸出，其中第三頻率等於內部時脈的頻率。
FIFO記憶體的數目等於圖形記憶體的數目。
分配器經由高速串列介面接收顯示資料。
分配器在125MHz的頻率接收顯示資料。
DDI更包括振盪器，其中此振盪器經組態以產生內部時脈。
本發明概念的一示範性實施例，提供一種DDI，此DDI包括分配器、多個FIFO記憶體以及多個圖形記憶體。其中分配器經組態以輸出顯示資料。FIFO記憶體經組態以從分配器中接收顯示資料並且輸出此顯示資料。並且，圖形記憶體經組態以從FIFO記憶體中接收顯示資料以回應內部時脈，且輸出顯示資料以回應內部時脈。
顯示資料會根據在內部時脈之上升邊緣的寫入致能訊號於圖形記憶體中被接收。
顯示資料會根據在內部時脈之下降邊緣的掃描致能訊號從圖形記憶體中被輸入。
DDI更包括時序控制器，此時序控制器經組態以控制寫入致能訊號與掃描致能訊號。
在圖形記憶體中顯示資料被接收處的頻率是相同於從圖形記憶體中顯示資料被輸出處的頻率。
顯示資料由FIFO記憶體根據外部時脈被接收，並且顯示資料是從FIFO記憶體中被輸出以回應內部時脈。
內部時脈的頻率大於外部時脈的頻率。
圖形記憶體不包括仲裁電路(arbitration circuit)。
DDI更包括振盪器，其中此振盪器經組態以產生內部時脈。
每一個圖形記憶體具有對應的FIFO記憶體。
本發明概念的一示範性實施例，提供一種DDI，此DDI包括分配器、多個FIFO記憶體以及多個圖形記憶體。其中分配器經組態以輸出顯示資料。FIFO記憶體經組態以從分配器中接收顯示資料。圖形記憶體經組態以從FIFO記憶體中接收顯示資料，其中每一對FIFO記憶體與相對應之成對圖形記憶體共享資料線。
FIFO記憶體在第一頻率從分配器中接收顯示資料，以及在第二頻率經由資料線輸出顯示資料，其中第二頻率大於第一頻率。
FIFO記憶體根據外部時脈從分配器中接收顯示資料，並且輸出顯示資料以回應內部時脈。
圖形記憶體從FIFO記憶體中接收顯示資料以回應內部時脈。
本發明概念的一示範性實施例，提供一種DDI的資料處理方法。此方法包括：根據外部時脈從分配器中寫入顯示資料到多個FIFO記憶體；從FIFO記憶體中寫入顯示資料到多個圖形記憶體以回應於內部時脈；以及掃描圖形記憶體的顯示資料到影像資料處理區塊以回應內部時脈。
10、1000、2000‧‧‧顯示系統
12、2100‧‧‧應用程式處理器(AP)
14、100、200、300、400、1100、2200‧‧‧顯示驅動器積體電路(DDI)
16、1200‧‧‧顯示面板
1、2、3、4‧‧‧畫素資料
120、220、320、420、2220‧‧‧分配器
141、148、14N、241、242、243、244、245、246、247、248、341、342、343、344、345、346、347、348、441、442、443、444、445、446、447、448‧‧‧FIFO記憶體
16、16N、261、262、263、264、265、266、267、268、361、362、363、364、365、366、367、368、461、462、463、464、465、466、467、468‧‧‧圖形記憶體
212、312、412‧‧‧MIPI封裝器
214、314‧‧‧切片轉換器
230、330、430‧‧‧振盪器
270、370、470‧‧‧時序控制器
272、372、472‧‧‧掃描控制器
281‧‧‧第一資料合併器
282‧‧‧第二資料合併器
290、390、490‧‧‧影像資料處理區塊
414‧‧‧匯流排控制器、位址計數器
415‧‧‧匯流排控制器
416‧‧‧位址計數器
S110、S120、S130‧‧‧顯示資料處理方法的步驟
1300‧‧‧觸控螢幕控制器
1400‧‧‧觸控螢幕
1500‧‧‧影像處理器
1600‧‧‧主機控制器
2210‧‧‧邏輯區塊
2230‧‧‧源極驅動器區塊
2240‧‧‧電源區塊
2300‧‧‧面板
圖1是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。
圖2是根據本發明概念一示範性實施例所繪示之資料封包的示意圖。
圖3是根據本發明概念一示範性實施例的顯示時序示意圖。
圖4A是根據本發明概念一示範性實施例所繪示之行動產業處理器界面(mobile industry processor interface，MIPI)資料的輸入的示意圖。
圖4B是根據本發明概念一示範性實施例所繪示之MIPI資料的輸入的示意圖。
圖5是根據本發明概念一示範性實施例所繪示之DDI的示意圖。
圖6是根據本發明概念一示範性實施例所繪示之圖5中每一圖形記憶體的寫入與掃描作業之時序的示意圖。
圖7是根據本發明概念一示範性實施例所繪示之當交錯時的資料時序的示意圖。
圖8A是根據本發明概念一示範性實施例所繪示之分配器交錯的示意圖。
圖8B是根據本發明概念一示範性實施例所繪示之分配器交錯的示意圖。
圖9A是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。
圖9B是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。
圖10是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。
圖11是根據本發明概念一示範性實施例所繪示之行動DDI的方塊圖。
圖12是根據本發明概念一示範性實施例所繪示之顯示資料處理方法的流程圖。
圖13是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。
圖14是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。
以下將配合圖式來詳細描述本發明的示範性實施例。然而，示範性實施例可在各種不同的形式下被實施，並且不應該被限制於在此提出之實施例。在所有圖式及說明書中，相似的參照符號可以參照相似的元件。
圖1是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。參照圖1，顯示系統10包括應用程式處理器 (application processor，AP)(以下被參照為AP)12、顯示驅動器積體電路(display driver integrated circuit，DDI)(以下被參照為DDI)14以及顯示面板16。
AP 12控制顯示系統10的整體運作。AP 12輸入與輸出資料封包以回應時脈ECLK，其中每一資料封包具有顯示資料。在此，資料封包可包括顯示資料、水平同步訊號Hsync、垂直同步訊號Vsync以及資料致能訊號DE等等。
DDI 14藉由行動介面從AP 12中接收資料封包，以及輸出水平同步訊號Hsync、垂直同步訊號Vsync、資料致能訊號DE、顯示資料RGB資料與時脈PCLK。在此，行動介面可以是高速串列介面，例如，行動產業處理器界面(mobile industry processor interface，MIPI)、行動顯示數位介面(Mobile Display Digital Interface,MDDI)、緊密顯示埠(compact display port，CDP)、行動像素連結(mobile pixel link，MPL)以及電流模式先進差動信號(current mode advanced differential signaling，CMADS)或等等。在以下示範性實施例中，將假設DDI 14介面是根據MIPI。
DDI 14包括用於高速串列介面的圖形記憶體(例如，圖形隨機存取記憶體(graphic random access memory，GRAM))。在此，GRAM被用來減少AP 12的電流消耗、熱度以及負載。GRAM經組態以寫入從AP 12中輸入的顯示資料，以及藉由掃描作業輸出所寫入的資料。在一示範性實施例中，GRAM可以是雙埠動態隨機存取記憶體(dual-port dynamic random access memory，DRAM)。
DDI 14也可經組態以不包括用於高速串列介面的圖形記憶體。在此例子中，DDI 14會緩衝資料封包以輸出顯示資料。在以下的示範性實施例中，將假設DDI 14使用GRAM。
顯示面板16在DDI 14的控制下藉由訊框(frame)來顯示資料(例如，顯示資料)。顯示面板16可以是有機發光顯示(organic light emitting display，OLED)面板、液晶顯示(liquid crystal display，LCD)面板、電漿顯示(liquid crystal display，LCD)面板，電泳顯示面板或電濕潤顯示面板。然而，顯示面板16並不限於此。
顯示系統10藉由包括使用GRAM的DDI 14，而用於高速串列介面。
圖2是根據本發明概念一示範性實施例所繪示之資料封包的示意圖。在圖2中，資料封包是在水平方向中被顯示於顯示面板16上的資料。資料封包可包括水平速度作用(horizontal speed action，HSA)封包、水平後廊(horizontal back porch，HBP)封包、水平活化(horizontal active，HACT)封包，以及水平前廊(horizontal front porch，HFP)封包。然而，本發明概念的資料封包並不限於此。
DDI 14(參照圖1)接收在水平方向中被顯示之資料封包以輸出資料致能訊號DE、水平同步訊號Hsync、RGB資料D[23：0]和時脈PCLK。在此，時脈PCLK可以是來自AP 12(參照圖1)所提供的時脈ECLK(參照圖1)。
在圖2中，所繪示的資料封包被顯示在水平方向中。然而，被顯示在垂直方向中的資料封包是相同於或大體上相同於被顯示在水平方向中 的資料封包。
圖3是根據本發明概念一示範性實施例的顯示時序示意圖。參照圖3，在圖2所顯示的訊框被繪示。
一個訊框可包括在水平方向中根據水平同步信號Hsync的水平速度作用(HSA)、水平後廊(HBP)、水平活化(HACT)，以及水平前廊(HFP)。
一個訊框可包括在垂直方向中根據垂直同步信號Vsync的垂直速度作用(VSA)、垂直後廊(VBP)、垂直活化(VACT)，以及垂直前廊(VFP)。
上述訊框的顯示時序數值會根據顯示面板16(參照圖1)的解析度而有所不同。
為了便於描述，將假設資料封包是根據MIPI在AP 12與DDI 14(參照圖1)之間被傳送。
圖4A是根據本發明概念一示範性實施例所繪示之MIPI資料輸入的示意圖。參照圖4A，一個根據4-lane MIPI輸入顯示資料的例子被繪示。藉由4-lane MIPI，資料封包MIPI DATA[7：0]、MIPI DATA[15：8]、MIPI DATA[23：16]與MIPI DATA[31：24]會在1Gbps的頻率從AP 12被傳送到DDI 14(參照圖1)。也就是說，若1Gbps是根據4-lane MIPI藉由位元組被轉換，顯示資料會在使用125MHz的外部時脈MIPI CLK下被接收。32-位元(bit)顯示資料會在每一個位元時脈被輸入，換言之，每125MHz(=8奈秒(ns))。此外，四個畫素資料在每三個時脈MIPI CLK(例如，圖1中的ECLK) 被接收。在此，畫素資料是由紅色資料的一個位元、綠色資料的一個位元與藍色資料的一個位元所形成。
例如，在圖4A中，PD[47：24]的畫素資料1包括在MIPI CLK的第一週期中的深色陰影(dark-shaded)R、G、B，PD[47：24]的畫素資料2包括在MIPI CLK的第一週期與第二週期中的淺色陰影(lighter-shaded)R、G、B，PD[47：24]的畫素資料3甚至包括在MIPI CLK的第二週期與第三週期中的淺色陰影R、G、B，並且PD[23：0]的畫素資料4包括在MIPI CLK的第三週期中的最小陰影(least-shaded)R、G、B。
根據本發明概念一示範性實施例，MIPI資料的資料封包並不限制於根據4-lane MIPI來被輸入。根據本發明概念的一示範性實施例，MIPI資料的資料封包可根據至少一道的MIPI被輸入。
圖4B是根據本發明概念一示範性實施例所繪示之MIPI資料輸入的示意圖。參照圖4B，繪示為顯示資料根據3-lane MIPI被輸入的一個例子。
在圖4B中，24-bit顯示資料在每一位元時脈被輸入，換言之，每125MHz(=8ns)。此外，三個畫素資料在每三個時脈MIPI CLK(例如，圖1中的ECLK)被接收。例如，在圖4B中，PD[23：0]的畫素資料1包括在MIPI CLK的第一週期中的R、G、B，PD[23：0]的畫素資料2包括在MIPI CLK的第二週期中的R、G、B，並且PD[23：0]的畫素資料3包括在MIPI CLK的第三週期中的R、G、B。
圖5是根據本發明概念一示範性實施例所繪示之DDI的示意圖。根據本發明概念一示範性實施例，DDI 100包括分配器 120、多個先進先出(first-in first-out，FIFO)記憶體141到14N(N是大於2的整數)，以及多個圖形記憶體161到16N。
分配器120接收24-bit顯示資料(或畫素資料)以回應於外部時脈MIPI CLK，並交錯所輸入的顯示資料成N(以下被稱為“N交錯”)。在此，N交錯為相鄰顯示資料會被儲存在N個不同實體區以從多個位置被存取的技術。交錯技術被揭露於美國專利申請公開第2011/0157200號，此揭露的全部內容在此併入以作為參考。
分配器120並不限制於接收24-bit顯示資料。分配器120經組態以接收M-bit顯示資料(M是大於2的整數)。在一示範性實施例中，分配器120可藉由快取記憶體或直接記憶體存取(direct memory access，DMA)來實作。
分配器120接收使用第一頻率fa的顯示資料，以及輸出使用第二頻率fb所交錯的顯示資料。在此，第一頻率fa可以是外部時脈MIPI CLK的頻率，且第二頻率fb會等於或高於頻率fa/N，其中頻率fa/N是藉由第一頻率fa除以N所獲得。
每一FIFO記憶體141到14N會根據外部時脈MIPI CLK儲存被交錯的24-bit顯示資料。每一個FIFO記憶體141到14N會輸出24-bit顯示資料(或畫素資料)以回應內部時脈OSC CLK。在此，內部時脈OSC CLK的頻率會低於外部時脈MIPI CLK的頻率。因此，每一FIFO記憶體141到14N可被用以作為非同步的FIFO記憶體。
每一FIFO記憶體141到14N可儲存使用第二頻率fb來交錯的顯示資料，以及使用第三頻率fc輸出所儲存的顯示資料。在此，第三頻率fc 會低於第一頻率fa且高於第二頻率fb。也就是說，從FIFO記憶體141到14N中讀取顯示資料的速度快於寫入顯示資料至FIFO記憶體141到14N的速度。這可以滿足在FIFO記憶體141到14N被顯示資料填滿之前，將儲存的顯示資料從FIFO記憶體141到14N抽出的情況。
在一示範性實施例中，每一FIFO記憶體141到14N可由正反器、靜態隨機存取記憶體(static random access memory，SRAM)或雙埠SRAM來實作。
圖形記憶體161到16N儲存分別地從FIFO記憶體141到14N中輸出的24-bit顯示資料以回應內部時脈OSC CLK。每一圖形記憶體161到16N掃描所儲存的24-bit顯示資料以回應內部時脈OSC CLK。
在一示範性實施例中，每一圖形記憶體161到16N可由DRAM或雙埠DRAM來實作。
如同上述，每一圖形記憶體161到16N會執行寫入作業與掃描作業以回應內部時脈OSC CLK。圖形記憶體161到16N的時脈域是藉由內部時脈OSC CLK來統一。
每一圖形記憶體161到16N經組態以藉由一維/二維的位置編排，來致能寫入作業的存取或掃描作業的存取。
圖6是根據本發明概念一示範性實施例所繪示之圖5中每一圖形記憶體的寫入與掃描作業之時序的示意圖。參照圖6，寫入作業及掃描作業會被執行以回應內部時脈OSC CLK。例如，寫入作業會被執行以回應內部時脈OSC CLK的上升邊緣，以及掃描作業會被執行以回應內部時脈OSC CLK的下降邊緣。如圖6中所示，掃 描作業會在寫入作業被執行三次後被執行一次。
在一般圖形記憶體的例子中，當掃描或寫入指令在相同時間被輸入時，仲裁電路會在特定的位址執行寫入與掃描作業或執行一般寫入/掃描/讀取作業。由於仲裁電路的寫入時脈與掃描時脈被限制，一般圖形記憶體的最大頻率會因仲裁電路而被限制。由於每一圖形記憶體包括其本身的仲裁電路，因此，圖形記憶體的尺寸會增大。更進一步地說，為了驅動超解析顯示的寬屏擴展圖形陣列(wide extended graphics array，WXGA)類，4M-bit或更大的每訊框顯示資料會被提供給DDI(例如，1Gbps/lane)。然而，一般圖形記憶體無法使用其最大操作頻率來處理4M-bit或更大的每一訊框顯示資料。
另一方面，如圖6中所示，根據本發明概念一示範性實施例，DDI 100(參照圖5)會移除用以顯示資料的讀取作業。例如，根據本發明概念一示範性實施例，DDI 100會傳輸藉由取代讀取作業之掃描作業所轉換的資料以回應外部主機的讀取請求。根據本發明概念一示範性實施例，DDI 100也會移除限制最大操作頻率以及影響圖形記憶體之尺寸的仲裁電路。
如圖5中所示，根據本發明概念一示範性實施例，DDI 100經組態以使用統一的內部時脈OSC CLK來驅動圖形記憶體161到16N，其中內部時脈OSC CLK是被使用作為寫入時脈與掃描時脈。據此，圖形記憶體161到16N可處理高速顯示資料輸入以驅動使用最大操作頻率之超解析顯示。
圖7是根據本發明概念一示範性實施例所繪示之當交錯被執行時資料時序的示意圖。參照圖7，根據4-lane MIPI(例如，在125MHz的1Gbps)輸出資料的時序被繪示，其中4-lane MIPI是在超解析顯示(符合高解析(HD)顯示類)之WXGA類的高速串列介面標準。8-交錯技術被應用來滿足輸入資料的頻率狀況。換言之，如圖7中所示，八畫素資料(例如，PD[47：24]與PD[23：0]的畫素資料1-8)在外部時脈MIPI CLK之六個週期的期間被提供給分配器120。在此，一個畫素資料可是由24-bit資料所形成。
分配器120在外部時脈MIPI CLK的六個週期的期間，分別地交錯欲被儲存於八個FIFO記憶體141到148的八個畫素資料。每一個FIFO記憶體141到148會在內部時脈OSC CLK的一個週期的期間，輸出所儲存的畫素資料。換句話說，每一個FIFO記憶體141到148的寫入速度fb大約是48ns。每一個FIFO記憶體141到148的讀取速度fc會快於寫入速度fb。例如，每一個FIFO記憶體141到148的讀取速度fc大約是30ns。在此，每一個FIFO記憶體141到148的讀取速度fc是每一個圖形記憶體161到16N的寫入速度(參照圖5)。
根據本發明概念一示範性實施例，DDI 100(參照圖5)會使用FIFO記憶體141到148以忽視傳統圖形記憶體所使用的仲裁電路。在本發明概念一示範性實施例中，每一圖形記憶體161到16N會儲存使用從DDI 100的振盪器所產生的內部時脈OSC CLK的畫素資料，而非使用外部時脈MIPI CLK的畫素資料。換言之，每一圖形記憶體161到16N運作來回應取代用以輸入/輸出作業(例如，寫入與掃描作業)之時脈的內部時 脈OSC CLK。
圖8A是根據本發明概念一示範性實施例所繪示之分配器交錯的示意圖。參照圖8A，分配器120會執行8-交錯。基於8-交錯，32記憶體區塊會被使用。32記憶體區塊0到31會被劃分為八個群組GRAM 1到GRAM 8，每一個群組包括四個記憶體區塊。在此，32記憶體區塊藉由至少一個或多個圖形記憶體來實作。
分配器120藉由依序地從第0個記憶體區塊到第31個記憶體區塊執行存取作業(例如，寫入作業)來執行8-交錯。
根據本發明概念一示範性實施例，分配器120並不限制於執行8-交錯。根據本發明概念一示範性實施例，分配器120會執行N-交錯，其中多個記憶體區塊被劃分為N個群組且N個群組依序地被存取。
圖8B是根據本發明概念一示範性實施例所繪示之分配器交錯的示意圖。參照圖8B，每一多個圖形記憶體GRAM 1到GRAM N包括多個記憶體區塊0到N-1，以及分配器120會根據每一N次的所給的順序來存取記憶體區塊。
圖9A是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。參照圖9A，DDI 200可包括MIPI封裝器212、切片轉換器214、分配器220、振盪器230、FIFO記憶體241到248、圖形記憶體261到268、時序控制器270、掃描控制器272、第一與第二資料合併器281與282以及影像資料處理區塊290。
MIPI封裝器212會根據高速串列介面接收顯示資料，以 及輸出32-bit顯示資料以回應外部時脈MIPI CLK。在此，外部時脈MIPI CLK的頻率fa大約為125MHz。
切片轉換器214會接收從MIPI封裝器212所輸出的顯示資料，以及轉換所輸入的顯示資料成48-bit顯示資料(例如，2-畫素資料)，以回應外部時脈MIPI CLK。
分配器220會從切片轉換器214中接收48-bit顯示資料以執行N-交錯。為了便於描述，將假設分配器220執行8-交錯。
振盪器230會產生內部時脈OSC CLK。
每一FIFO記憶體241到248會執行使用頻率fb(fa/8)(例如，20.8MHz)的寫入作業以儲存藉由分配器220所交錯的24-bit顯示資料。每一FIFO記憶體241到248會執行使用高於20.8MHz之頻率的讀取作業以輸出所儲存的資料。在寫入作業中，圖形記憶體261到268會儲存分別從FIFO記憶體241到248所輸出的24-bit顯示資料以回應內部時脈OSC CLK。在此，內部時脈OSC CLK的頻率fc會高於20.9MHz。換言之，每一圖形記憶體261到268的寫入速度會超過20.9MHz。
每一圖形記憶體261到268可包括多個記憶體區塊。圖形記憶體261到268會共享訊號，例如，資料訊號、指令訊號以及位址訊號等等。例如，第一圖形記憶體261可包括四個記憶體區塊0、8、16與14，並且四個記憶體區塊0、8、16與14會共享訊號。
在掃描作業中，每一圖形記憶體261到268會輸出24-bit顯示資料以回應內部時脈OSC CLK。時序控制器270會產生用以控制每一圖形記憶體261到268的寫入作業或掃描作業的訊號。時序控制器270會被輸 入內部時脈OSC CLK。
在一示範性實施例中，用於每一圖形記憶體261到268之掃描作業的頻率fd會被判斷，以至於關於用於寫入作業之頻率fc的殘影不會產生。
掃描控制器272會控制圖形記憶體261到268的掃描作業，以回應來自時序控制器270的控制訊號。
每一第一與第二資料合併器281與282會分別地合併從圖形記憶體261到268中的兩個圖形記憶體輸出的24-bit顯示資料以形成2-畫素資料。影像資料處理區塊290會儲存來自第一與第二資料合併器281與282所輸出的2-畫素資料。影像資料處理區塊290可以是基於內容之自動亮度控制器或源極驅動器區塊的偏移閂(shift latch)。所儲存之2-畫素資料會被用於顯示。
根據本發明概念一示範性實施例，DDI 200會透過FIFO記憶體241到248在顯示資料上執行8-交錯以在圖形記憶體261到268中儲存所交錯的顯示資料。
此外，根據本發明概念一示範性實施例，DDI經組態以包括在FIFO記憶體與圖形記憶體之間共享的線。
圖9B是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。圖9B相似於圖9A，可預期每一對FIFO記憶體(例如，241、242)與相對應之成對圖形記憶體(例如，261、262)共享資料線。
在圖9A與圖9B中，影像資料處理區塊290處理顯示資料成2-畫素資料的一個例子被顯示與描述。然而，本發明概念的 示範性實施例並不限制於此。影像資料處理區塊290可處理顯示資料成4-畫素資料。
圖10是根據本發明概念一示範性實施例所繪示之DDI的方塊圖。參照圖10，DDI 300包括MIPI封裝器312、切片轉換器314、分配器320、振盪器330、FIFO記憶體341到348、圖形記憶體361到368、時序控制器370、掃描控制器372以及影像資料處理區塊390。圖10中的DDI 300經組態以相同於或大體上相同於圖9A或圖9B中的DDI 200，可預期在9A或圖9B中的第一與第二資料合併器281與282會被移除，並且影像資料處理區塊390處理顯示資料成4-畫素資料。因此，在此省略DDI 300的更進一步描述。
圖11是根據本發明概念一示範性實施例所繪示之行動DDI的方塊圖。參照圖11，行動DDI 400包括MIPI封裝器412、匯流排控制器415、位址計數器416、分配器420、振盪器430、FIFO記憶體441到448、圖形記憶體461到468、時序控制器470、掃描控制器472以及影像資料處理區塊490。圖9A或圖9B中的切片轉換器314可由在行動DDI 400中的匯流排控制器415與位址計數器416(例如，414)來實作。
匯流排控制器415會從MIPI封裝器412中接收顯示資料，以及輸出畫素資料PD[47：0]以回應資料致能訊號DE[1：0]與時脈PCLK。在此，時脈PCLK可以是外部時脈MIPI CLK。
位址計數器416會接收時脈PCLK與資料致能訊號DE[1：0]以輸出位址DAD1及DAD2。
分配器420會從位址計數器416中接收位址DAD1及DAD2，以及從匯流排控制器415中接收時脈PCLK、資料致能訊號DE[1：0]與畫素資料PD[47：0]。並且分配器420會即時地在對應於位址DAD1及DAD2的FIFO記憶體441到448中儲存畫素資料PD[47：0]。也就是說，分配器420會在畫素資料PD[47：0](例如，2-畫素資料)上執行8-交錯來在FIFO記憶體441到448中儲存所交錯的畫素資料PD[47：0]。
每一FIFO記憶體441到448會輸出位址WAD與1-位元組(byte)資料D0到D7，以回應寫入致能訊號WEN。在此，寫入致能訊號WEN會使用如圖6中所述的內部時脈OSC CLK的上升邊緣。位址WAD可以是指示對應GRAM之記憶體區塊的數值。
每一圖形記憶體461到468會在對應於位址SAD之記憶體區塊上，執行掃描作業以回應掃描致能訊號SEN，並且輸出經掃描的資料DO_1[23：0]到DO_4[23：0]以回應輸出致能訊號OEN。在此，掃描致能訊號SEN會使用如圖6中所繪示的內部時脈OSC CLK的下降邊緣。
時序控制器470會產生時脈計數訊號CLKCNT與線計數訊號LINECNT。
掃描控制器472會產生掃描致能訊號SEN、位址SAD和輸出致能訊號OEN以回應時脈計數訊號CLKCNT與線計數訊號LINECNT。
掃描控制器472會輸出影像資料處理致能訊號IP_DE、 水平同步訊號IP_Hsync、垂直同步訊號IP_Vsync以及第一與第二顯示資料IP_DATA0與IP_DATA1。在此，第一與第二顯示資料IP_DATA0與IP_DATA1是從圖形記憶體461到468中掃描的資料。
影像資料處理區塊490會將第一與第二顯示資料IP_DATA0與IP_DATA1處理成2-畫素資料，以回應影像資料處理致能訊號IP_DE。
根據本發明概念的一示範性實施例，行動DDI 400會透過圖形記憶體461到468以高速處理資料，其中圖形記憶體461到468經組態以執行藉由8-交錯技術的寫入作業，以及藉由4-交錯技術的掃描作業。
圖12是根據本發明概念一示範性實施例所繪示之顯示資料處理方法的流程圖。以下將描述有關於圖1到圖12的顯示資料處理方法。
在操作S110中，透過FIFO記憶體2n-交錯(n為大於2的整數)的顯示資料會被儲存在圖形記憶體中。在操作S120中，儲存於圖形記憶體中的顯示資料會藉由n-交錯技術來被掃描。在操作S130中，經掃描的顯示資料會被處理成預先決定的畫素資料。
藉由此顯示資料處理方法，顯示資料可藉由在同時間執行使用交錯技術的寫入作業與掃描作業來以高速被處理。
根據本發明概念的一示範性實施例，DDI可不包括限制用以儲存顯示資料之圖形記憶體之最大操作頻率與導致圖形記憶 體的尺寸增大的仲裁電路。
藉由根據本發明概念的一示範性實施例的DDI，不管在WXGA(800x1280)顯示類與高解析(1080x1920或1920x1080)顯示類的超解析顯示中之輸入資料的頻率的增加，DDI的最大操作頻率會藉由增加FIFO記憶體而增大。
藉由根據本發明概念的一示範性實施例的DDI，透過FIFO記憶體交錯圖形記憶體的輸入資料是可能的，以及適當的就實體佈局而言所必須的晶片尺寸來配置每一記憶體區塊是可能的。
根據本發明概念的一示範性實施例的DDI，藉由更改對應8-交錯電路與FIFO記憶體的時脈域，透過在相對低速時的驅動，來減少消耗在顯示作業中的電流。
本發明概念的一示範性實施例並不限制於DDI(例如，MIPI數位指令集(digital command set，DCS)指令模式)。本發明概念的一示範性實施例可適用於包括用以儲存影像資料之畫素緩衝器以及用以處理影像資料之時序控制器的主機(例如，應用程式處理器)之結構。本發明概念的一示範性實施例可適用於包括經組態以交錯影像資料並處理交錯影像資料之圖形記憶體的所有裝置。
圖13是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。參照圖13，顯示系統1000可包括顯示驅動器積體電路1100、顯示面板1200、觸控螢幕控制器1300、觸控螢幕1400、影像處理器1500以及主機控制器1600。
在顯示系統1000中，顯示驅動器積體電路1100經組態以提供顯示資料給顯示面板1200。並且，觸控螢幕控制器1300被連接至與顯示面板1200部分重疊的觸控螢幕1400，且經組態以接收來自觸控螢幕1400的感測資料。顯示驅動器積體電路1100經組態以根據配合圖1到圖12所描述之本發明概念的一示範性實施例來執行顯示資料處理方法。其中主機控制器1600可以是應用程式處理器或顯示卡。
根據本發明概念的一示範性實施例，顯示系統1000可適用於行動電話(例如，Galaxy S、Galaxy note、iPhone等)以及平板個人電腦(personal computer，PC)(例如，Galaxy Tab、iPad等)等等。
圖14是根據本發明概念一示範性實施例所繪示之顯示系統的方塊圖。參照圖14，顯示系統2000包括應用程式處理器2100、顯示驅動器積體電路2200以及面板2300。每一應用程式處理器2100與面板2300經組態以相同於或大體上相同於圖1中的應用程式處理器12與顯示面板16。
顯示驅動器積體電路2200包括邏輯區塊2210、分配器2220、源極驅動器區塊2230、電源區塊2240以及圖形記憶體GRAM 1~GRAM N。邏輯區塊2210控制顯示驅動器積體電路2200的所有運作。其中分配器2220經組態以相同於或大體上相同於圖8中的分配器120。源極驅動器區塊2230從圖形記憶體GRAM 1~GRAM N中接收顯示資料，並且傳送顯示資料給面板2300。 電源區塊2240接收電源供應，以及產生對應於顯示資料的灰階電壓。
根據本發明概念一示範性實施例，顯示資料處理方法可被儲存在經由主機板而相互連接的至少一個微晶片/積體電路、硬體邏輯以及記憶體裝置中，並且可藉由經微處理器、特殊應用積體電路(application specific integrated circuit，ASCI)、場可編程閘陣列(field programmable gate array，FPGA)或其中之組合所執行的軟體或韌體來實作。
儘管本發明概念已詳盡地展示及描述其中相關的示範性實施例，但此技藝中具通常技能者將顯而易見在不脫離本發明概念以下之申請專利範圍所界定之精神與範疇下，可在其中對形式及細節作出各種改變。
10‧‧‧顯示系統
12‧‧‧應用程式處理器(AP)
14‧‧‧顯示驅動器積體電路(DDI)
16‧‧‧顯示面板

Claims (25)

  1. 一種顯示驅動器積體電路，包括：分配器，經組態以輸出顯示資料；多個先進先出記憶體，經組態以根據外部時脈從所述分配器中接收所述顯示資料並且輸出所述顯示資料以回應於內部時脈；以及多個圖形記憶體，經組態以從所述先進先出記憶體中接收所述顯示資料。
  2. 如申請專利範圍第1項所述之顯示驅動器積體電路，其中所述內部時脈的頻率大於外部時脈的頻率。
  3. 如申請專利範圍第1項所述之顯示驅動器積體電路，其中所述分配器在第一頻率接收所述顯示資料。
  4. 如申請專利範圍第3項所述之顯示驅動器積體電路，其中所述顯示資料在第二頻率從所述分配器中被輸出，其中所述第二頻率等於或大於所述第一頻率除以所述先進先出記憶體的數目。
  5. 如申請專利範圍第4項所述之顯示驅動器積體電路，其中所述顯示資料在第三頻率從所述先進先出記憶體中被輸出，其中所述第三頻率大於所述第二頻率且小於所述第一頻率。
  6. 如申請專利範圍第4項所述之顯示驅動器積體電路，其中所述顯示資料在所述第三頻率從所述先進先出記憶體中被輸出，其中所述第三頻率等於所述內部時脈的頻率。
  7. 如申請專利範圍第1項所述之顯示驅動器積體電路，其中 所述先進先出記憶體的數目等於所述圖形記憶體的數目。
  8. 如申請專利範圍第1項所述之顯示驅動器積體電路，其中所述分配器經由高速串列介面接收所述顯示資料。
  9. 如申請專利範圍第1項所述之顯示驅動器積體電路，其中所述分配器在125MHz的頻率接收所述顯示資料。
  10. 如申請專利範圍第1項所述之顯示驅動器積體電路，更包括振盪器，經組態以產生所述內部時脈。
  11. 一種顯示驅動器積體電路，包括：分配器，經組態以輸出顯示資料；多個先進先出記憶體，經組態以從所述分配器中接收所述顯示資料並且輸出所述顯示資料；以及多個圖形記憶體，經組態以從所述先進先出記憶體中接收所述顯示資料以回應內部時脈並且輸出所述顯示資料以回應所述內部時脈。
  12. 如申請專利範圍第11項所述之顯示驅動器積體電路，其中所述顯示資料在所述內部時脈的上升邊緣根據寫入致能訊號在所述圖形記憶體被接收。
  13. 如申請專利範圍第12項所述之顯示驅動器積體電路，其中所述顯示資料在所述內部時脈的下降邊緣根據掃描致能訊號從所述圖形記憶體中被輸出。
  14. 如申請專利範圍第13項所述之顯示驅動器積體電路，更包括時序控制器，經組態以控制所述寫入致能訊號與所述掃描致 能訊號。
  15. 如申請專利範圍第11項所述之顯示驅動器積體電路，其中在所述顯示資料於所述圖形記憶體被接收的頻率是相同於在所述顯示資料從所述圖形記憶體中被輸出的頻率。
  16. 如申請專利範圍第11項所述之顯示驅動器積體電路，其中所述顯示資料是根據外部時脈藉由所述先進先出記憶體被接收，以及所述顯示資料是從所述先進先出記憶體中被輸出以回應所述內部時脈。
  17. 如申請專利範圍第16項所述之顯示驅動器積體電路，其中所述內部時脈的頻率大於所述外部時脈的頻率。
  18. 如申請專利範圍第11項所述之顯示驅動器積體電路，其中所述圖形記憶體不包括仲裁電路。
  19. 如申請專利範圍第11項所述之顯示驅動器積體電路，更包括振盪器，經組態以產生所述內部時脈。
  20. 如申請專利範圍第11項所述之顯示驅動器積體電路，其中每一個所述圖形記憶體具有對應的先進先出記憶體。
  21. 一種顯示驅動器積體電路，包括：分配器，經組態以輸出顯示資料；多個先進先出記憶體，經組態以從所述分配器接收所述顯示資料；以及多個圖形記憶體，經組態以從所述先進先出記憶體中接收所述顯示資料， 其中每一先進先出記憶體對與對應的圖形記憶體對共享資料線。
  22. 如申請專利範圍第21項所述之顯示驅動器積體電路，其中所述先進先出記憶體在第一頻率從所述分配器接收所述顯示資料並且在第二頻率經由所述資料線輸出所述顯示資料，其中所述第二頻率大於所述第一頻率。
  23. 如申請專利範圍第21項所述之顯示驅動器積體電路，其中所述先進先出記憶體根據外部時脈從所述分配器中接收所述顯示資料並且輸出所述顯示資料以回應內部時脈。
  24. 如申請專利範圍第21項所述之顯示驅動器積體電路，其中所述圖形記憶體從所述先進先出記憶體中接收所述顯示資料以回應所述內部時脈。
  25. 一種顯示驅動器積體電路的資料處理方法，包括：根據外部時脈從分配器寫入顯示資料到多個先進先出記憶體；從所述先進先出記憶體中寫入所述顯示資料到多個圖形記憶體以回應內部時脈；以及掃描所述圖形記憶體的所述顯示資料到影像資料處理區塊，以回應所述內部時脈。
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