JP4216848B2 - 映像信号処理回路、映像信号処理回路の制御方法、及び集積回路 - Google Patents

映像信号処理回路、映像信号処理回路の制御方法、及び集積回路 Download PDF

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Description

本発明は、表示画面に表示される映像信号を処理する映像信号処理回路、映像信号処理回路を制御する映像信号処理回路の制御方法、及び集積回路に関するものである。
携帯電話端末等に用いられる液晶表示装置には、映像信号を表示するために、映像信号をデジタル信号処理する映像処理回路が用いられている（例えば特許文献１参照。）。図４に携帯電話端末に用いられる従来の映像処理回路１３を示す。
映像処理回路１３は、ラッチ回路３とＧＲＡＭ（ｇｒａｐｈｉｃｓ Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）２とから構成される。ＧＲＡＭ２は、表示パネル８に表示される１画面分の画素データを記憶する読み書き可能なメモリであり、入力されるメモリクロック信号１２に同期して表示パネル８を構成する１画素に対応する画素データが書き込まれるメモリである。
ラッチ回路３は、表示パネル８に表示される１走査線分の画素データをＧＲＡＭ２から読み出して記憶する回路である。
次に、このような従来の映像処理回路１３の動作を説明する。
ラッチ回路３には、データラッチ信号１０が入力される。また、ＧＲＡＭ２には表示リード制御信号９、メモリクロック信号１２が入力される。
図５に、映像処理回路１３のこれらの各種駆動信号及び制御信号のタイミングチャートを示す。
図５のタイミングチャートでは、図４の表示リード制御信号９を表示リード制御信号５１として示し、図４のデータラッチ信号１０をデータラッチ信号５２として示し、図４のメモリクロック信号１２をメモリクロック信号５３として示す。また、図５で、表示データ５４、及び表示データ５５は、ＧＲＡＭ２を構成するメモリ素子のビットに対応するＧＲＡＭ２からの出力データであり、表示データ５４は、ＧＲＡＭ２を構成するメモリ素子のビットがＨ状態からＬ状態に設定される場合、そのビットに対応するＧＲＡＭ２からの出力データであり、表示データ５５は、ＧＲＡＭ２を構成するメモリ素子のビットがＬ状態からＨ状態に設定される場合、そのビットに対応するＧＲＡＭ２からの出力データである。ここで、ＧＲＡＭ２を構成するメモリ素子の各ビットには、表示すべき画素データが１ビットづつ記憶されている。
表示リード制御信号５１は、ディスチャージ期間を示すＨ（Ｈｉｇｈ）状態とメモリデータ更新期間を示すＬ（Ｌｏｗ）状態をとり得る制御信号である。ＧＲＡＭ２に入力される表示リード制御信号５１がＨ状態であるとき、すなわち、ディスチャージ期間である場合に、ＧＲＡＭ２から出力される表示データは、その表示データに対応するＧＲＡＭ２を構成するメモリ素子のビットがＬ状態であるかＨ状態であるかに関わらず全てＬ状態になる。また、ＧＲＡＭ２に入力される表示リード制御信号５１がＬ状態であるとき、すなわち、メモリデータ更新期間であるとき、ラッチ回路３は、ＧＲＡＭ２から１走査線分の画素データを読み込み、記憶する。
ただし、ＧＲＡＭ２から出力される表示データはメモリデータ更新期間の間に、一旦Ｈ状態に設定されると、ＧＲＡＭ２を構成するメモリ素子のビットの値がどのような値であっても、そのメモリデータ更新期間の間はＨ状態を維持し続ける。ＧＲＡＭ２から出力される表示データは、表示リード制御信号５１がＨ状態、すなわちディスチャージ期間に初めてＬ状態に戻すことが出来る。すなわち、ＧＲＡＭ２のメモリ素子のビットにＬ状態を書き込まなくても表示リード制御信号５１がＨ状態になればＧＲＡＭ２から出力される表示データはＬ状態になる。ＧＲＡＭ２から出力される表示データは、このような特性を有している。
また、ラッチ回路３にデータラッチ信号５２が入力されると、そのデータラッチ信号５２のたち下がりでラッチ回路３は、ラッチ回路３を構成する各メモリ素子の各ビットの値を確定する。
また、メモリクロック信号５３がＧＲＡＭ２に入力され、メモリクロック信号５３のたち下がりのタイミングで、ＧＲＡＭ２に画素データが書き込まれる。このようにＧＲＡＭ２への画素データの書き込みは、メモリクロック信号５３に同期して行われる。
そして、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２から１走査線分の画素データのラッチ回路３への読み出しとは独立した動作として行われる。
以上の動作をまとめて説明すると次のようになる。
すなわち、表示リード制御信号５１がＨ状態の間に、ＧＲＡＭ２から出力される表示データはＬ状態になる。そして、メモリクロック信号がＧＲＡＭ２に入力されると、メモリクロック信号のたち下がりのタイミングでＧＲＡＭ２に画素データが書き込まれる。
表示リード制御信号５１がＨ状態からＬ状態になると、すなわち表示リード制御信号５１がメモリデータ更新期間になると、ラッチ回路３は、ラッチ回路３を構成する各メモリ素子にＧＲＡＭ２に記憶されている１走査線分の画素データを読み出して記憶する。
そして、データラッチ信号５２がラッチ回路３に入力されると、データラッチ信号５２のたち下がりで、ラッチ回路３は、メモリ素子に読み込んで記憶した１走査線分の画素データを確定する。
例えば表示データ５４などのようにＧＲＡＭ２にから出力される表示データがＨ状態からＬ状態に更新された場合、ラッチ回路３は、データラッチ信号５２のたち下がりでラッチ回路３の対応するメモリ素子をＬ状態に設定する。
一方、表示データ５５などのようにＧＲＡＭ２から出力される表示データがＬ状態からＨ状態に更新された場合、ラッチ回路３は、データラッチ信号５２のたち下がりでラッチ回路３の対応するメモリ素子をＨ状態に設定する。
特開２０００−３３０５２０号公報
図６に映像処理回路１３の各種駆動信号及び制御信号の図５とは別のタイミングチャートを示す。
図６のタイミングチャートでは、図４の表示リード制御信号９を表示リード制御信号５６として示し、図４のデータラッチ信号１０をデータラッチ信号５７として示し、図４のメモリクロック信号１２をメモリクロック信号５８として示す。また、図６で、表示データ５９、及び表示データ６０は、それぞれＧＲＡＭ２を構成するメモリ素子のビットに対応するＧＲＡＭ２からの出力データであり、表示データ５９に対応するＧＲＡＭ２のメモリ素子のビットは、Ｈ状態からＬ状態に設定されており、表示データ６０に対応するＧＲＡＭ２のメモリ素子のビットは、Ｌ状態からＨ状態に設定されている。
従来の技術の図５で説明したタイミングチャートと、図６のタイミングチャートとの相違点は、図６のタイミングチャートでは、メモリクロック信号５８が、表示リード制御信号５６がＬ状態すなわちメモリデータ更新期間に入力されている点である。
また、メモリクロック信号５８が入力され、メモリクロック信号５８のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素は、データラッチ信号５７が入力され、データラッチ信号５７のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている。すなわち、ＧＲＡＭ２に書き込まれる画素データに対応する画素と同じ画素に対応する画素データがラッチ回路３によって読み出される。
図８に、このような状況を示す。ラッチ回路３は、データラッチ信号５７に同期して、ＧＲＡＭ２のメモリ素子７２に記憶されている画素データを読み出してラッチ回路３が有するメモリ素子７５に読み出した画素データを記憶する。一方ＧＲＡＭ２のメモリ素子７１のうち、メモリ素子７３の部分には、メモリクロック信号５８に同期して画素データが書き込まれる。従ってメモリ素子７３の部分は、メモリクロック信号５８に同期して画素データが書き込まれるとともに、データラッチ信号５７のたち下がりのタイミングで画素データが読み出されることになり、競合が発生する。
このような場合、まず、表示リード制御信号５６がＨ状態すなわちディスチャージ期間では、ＧＲＡＭ２を構成するメモリ素子のビットにＬ状態が書き込まれているかＨ状態が書き込まれているかにかかわらず、そのビットに対応する表示データは全てＬ状態になるが、ラッチ回路３では、ラッチ回路３を構成するメモリ素子は従前のデータ値を保持し続けている。
そして、表示リード制御信号５６がＬ状態のときすなわちメモリデータ更新期間に、データラッチ回路３は、ＧＲＡＭ２を構成するメモリ素子に記憶されている画素データを読み出して記憶する。
表示リード制御信号５６がメモリデータ更新期間に、メモリクロック信号５８が入力され、メモリクロック信号５８のたち下がりのタイミングで、ＧＲＡＭ２に画素データが書き込まれる。ここで、表示データ５９は、表示データ５９に対応するＧＲＡＭ２を構成するメモリ素子のビットが、メモリクロック信号５８が入力されるまでは、Ｈ状態に設定されていたとする。そして、メモリクロック信号５８が入力されたタイミングで表示データ５９に対応するＧＲＡＭ２を構成するメモリ素子のビットにＬ状態が書き込まれたとする。
このような場合、ＧＲＡＭ２から出力される表示データ５９は、メモリクロック信号５８が入力される前にメモリデータ更新期間で、従前のデータ値すなわちＨ状態を出力する。そして、メモリクロック信号５８が入力され、メモリクロック信号５８のたち下がりのタイミングでＧＲＡＭ２の表示データ５９に対応するメモリ素子のビットが書き込まれる。表示データ５９に対応するビットとしてＬ状態が書き込まれたとする。
ところが、従来の技術で説明したように、ＧＲＡＭ２から出力される表示データ５９は、メモリデータ更新期間の間、一旦Ｈ状態に設定されると、ＧＲＡＭ２に記憶されている画素データの値がどのような値であっても、Ｈ状態を維持し続ける。ＧＲＡＭ２から出力される表示データ５９は、そして、表示リード制御信号５６がＨ状態、すなわちディスチャージ期間には、表示データ５９に対応するＧＲＡＭ２を構成するメモリ素子のビットがＨ状態であるかＬ状態であるかにかかわらず、表示データ５９は、全てＬ状態になる。ＧＲＡＭ２から出力される表示データは、このような特性を有している。
従って、ＧＲＡＭ２から出力される表示データ５９は、メモリデータ更新期間に一旦Ｈ状態に設定されているので、ＧＲＡＭ２の表示データ５９に対応するビットにＬ状態が書き込まれてもそのメモリデータ更新期間ではＨ状態のまま維持される。
表示データ６０に関しては、メモリクロック信号５８が入力される以前はＬ状態に設定されており、メモリクロック信号５８が入力され、そのたち下がりでＧＲＡＭ２に書き込
まれた画素データに対応してＨ状態が書き込まれる。この場合には、ＧＲＡＭ２に画素データが書き込まれると、ＧＲＡＭ２は、表示データ６０としてＨ状態を出力する。
次に、データラッチ信号５７がラッチ回路３に入力されると、データラッチ信号５７のたち下がりで、ラッチ回路３は、ラッチ回路３を構成するメモリ素子の各ビットを確定する。
ラッチ回路３がデータラッチ信号５７によりラッチ回路３を構成するメモリ素子の各ビットを確定した場合、表示データ５９については、メモリデータ更新期間にはＨ状態のまま維持されるので、表示データ５９に対応するＧＲＡＭ２を構成するメモリ素子のビットがＬ状態になっているにもかかわらず、ラッチ回路３の表示データ５９に対応するメモリ素子のビットはＨ状態のまま確定されている。すなわち、表示データ５９に対応するＧＲＡＭ２を構成するメモリ素子のビットはＬ状態であるにも関わらず、表示データ５９に対応するラッチ回路３のメモリ素子のビットはＨ状態に確定され、ＧＲＡＭ２とラッチ回路３とで同じ画素の同じビットの値に食い違いが生じることになる。
従って、表示リード制御信号５６がＬ状態すなわちメモリデータ更新期間の間にメモリクロック信号５８が入力され、しかも、このメモリクロック信号５８が入力され、メモリクロック信号５８のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素が、データラッチ信号５７が入力され、データラッチ信号５７のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている場合には、表示異常が発生する。
すなわち、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への水平走査線分の画素データの読み出しとが競合した場合、表示異常が発生する。
なお、上記では、ＧＲＡＭ２から出力される表示データは、次の特性を有するとして説明した。すなわち、ＧＲＡＭ２から出力される表示データは、メモリデータ更新期間の間、一旦Ｈ状態に設定されると、ＧＲＡＭ２に記憶されている画素データの値がどのような値であっても、Ｈ状態を維持し続ける。そして、ＧＲＡＭ２から出力される表示データは、表示リード制御信号５６がＨ状態、すなわちディスチャージ期間になって初めてＬ状態に戻すことが出来る。
しかしながら、ＧＲＡＭ２から出力される表示データが、メモリデータ更新期間の間、一旦Ｈ状態に設定されても、ＧＲＡＭ２に記憶されている画素データの値がＬ状態に設定された場合には、ＧＲＡＭ２から出力される表示データをＬ状態に再設定出来るという特性を有する場合であっても上記と同様の問題が起こり得る。
すなわち、図７に映像処理回路１３の各種駆動信号及び制御信号の図６とは別のタイミングチャートを示す。また、この場合、上記とは異なり、ＧＲＡＭ２から出力される表示データは、ＧＲＡＭ２から出力される表示データが、メモリデータ更新期間の間、一旦Ｈ状態に設定されても、その表示データに対応するＧＲＡＭ２を構成するメモリ素子のビットに記憶されている画素データの値がＬ状態に設定された場合には、ＧＲＡＭ２から出力される表示データを再びＬ状態に再設定出来るという特性を有する。
図７のタイミングチャートでは、図４の表示リード制御信号９を表示リード制御信号６１として示し、図４のデータラッチ信号１０をデータラッチ信号６２として示し、図４のメモリクロック信号１２をメモリクロック信号６３として示す。また、図７で、表示データ６４、及び表示データ６５は、それぞれＧＲＡＭ２に記憶されている画素データのビットに対応するＧＲＡＭ２から出力される出力データであり、表示データ６４は対応するビットがＨ状態からＬ状態に設定される場合のＧＲＡＭ２から出力される出力データであり、表示データ６５は、対応するビットがＬ状態からＨ状態に設定される場合のＧＲＡＭ２から出力される出力データである。
このような場合、表示リード制御信号６１がＨ状態すなわち、ディスチャージ期間に表示データは全てＬとなり、ラッチ回路３を構成するメモリ素子の各ビットは従前のデータ値を保持した状態になる。
表示リード制御信号６１がＬ状態すなわち、メモリデータ更新期間に、ラッチ回路３は、ＧＲＡＭ２から１走査線分の画素データを読み出して記憶する。
ところが、図７から明らかなように、メモリデータ更新期間にデータラッチ信号６２とメモリクロック信号６３とが同時に入力されている。すなわち、ＧＲＡＭ２への画素データの書き込みと、その画素データを含む１走査線分の画素データのラッチ回路３への読み出しとが同時に発生している。
このような場合、表示データ６４、及び表示データ６５としてデータラッチ回路３に読み出されたデータはどのような値になるか不明であり、従って表示異常が発生する。
このように、上記いずれの場合であっても、ＧＲＡＭ２への画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合、表示異常が発生するという課題がある。
本発明は、上記課題を考慮し、ＧＲＡＭ２への画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合であっても表示異常が発生することがない映像処理回路、映像処理回路の制御方法、及び集積回路を提供することを目的とするものである。
上述した課題を解決するために、第１の本発明は、表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
制御手段とを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段は、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御し、
前記制御手段は、競合が発生した、前記ＧＲＡＭの前記画素データの書き込みに対応する前記メモリクロック信号が供給された時点より後の期間であって、そのメモリクロック信号の次のメモリクロック信号が供給されるより前の前記期間の間に、前記ラッチ回路が前記走査線分の各画素に対応する画素データを読み出すよう前記所定の遅延時間の分だけ表示リード制御信号及びデータラッチ信号を遅らせて入力する遅延手段を有する、映像信号処理回路である。
また、第２の本発明は、前記所定の遅延時間は、可変に調整可能である、第１の本発明の映像信号処理回路である。
また、第３の本発明は、表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
制御手段とを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段は、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御し、
前記ＧＲＡＭから前記ラッチ回路へ前記走査線分の各画素に対応する画素データを読み出す、競合が発生しない場合のメモリデータ更新期間に、前記ＧＲＡＭへの前記画素デー
タの書き込みが複数回行われる場合、前記競合が発生した際、前記制御手段は、前記画素データの書き込み期間とその次の画素データの書き込み期間の間に、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを前記競合が発生しない場合のメモリデータ更新期間に複数回行うよう制御する、映像信号処理回路である。
また、第４の本発明は、前記制御手段は、前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合したかどうかを監視する監視手段を有する、第１または３の本発明の映像信号処理回路である。
また、第５の本発明は、前記制御手段は、前記監視手段の監視結果に基づいて、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御する遅延手段を備えた、第４の本発明の映像信号処理回路である。
また、第６の本発明は、表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
制御手段とを備えた映像信号処理回路を制御する映像信号処理回路の制御方法であって、
前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段が、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御するステップを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
前記制御手段は、競合が発生した、前記ＧＲＡＭの前記画素データの書き込みに対応する前記メモリクロック信号が供給された時点より後の期間であって、そのメモリクロック信号の次のメモリクロック信号が供給されるより前の前記期間の間に、前記ラッチ回路が前記走査線分の各画素に対応する画素データを読み出すよう前記所定の遅延時間の分だけ表示リード制御信号及びデータラッチ信号を遅らせて入力する遅延手段を有する、映像信号処理回路の制御方法である。
また、第７の本発明は、表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
制御手段とを備えた映像信号処理回路を制御する映像信号処理回路の制御方法であって、
前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段が、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御するステップを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
前記ＧＲＡＭから前記ラッチ回路へ前記走査線分の各画素に対応する画素データを読み出す、競合が発生しない場合のメモリデータ更新期間に、前記ＧＲＡＭへの前記画素データの書き込みが複数回行われる場合、前記競合が発生した際、前記制御手段が、前記画素
データの書き込み期間とその次の画素データの書き込み期間の間に、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを前記競合が発生しない場合のメモリデータ更新期間に複数回行うよう制御する、映像信号処理回路の制御方法である。
また、第８の本発明は、第１または３の本発明の映像信号処理回路が組み込まれている、集積回路である。
本発明は、ＧＲＡＭへの画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合であっても表示異常が発生することがないという長所を有する。
以下に、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施の形態）
図１に、第１の実施の形態の映像処理回路１を示す。第１の実施の形態の映像処理回路１は携帯電話等に用いられるものである。
映像処理回路１は、ラッチ回路３とＧＲＡＭ（ｇｒａｐｈｉｃｓ Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）２と、制御手段４とから構成される。ＧＲＡＭ２は、表示パネル８に表示される１画面分の画素データを記憶する読み書き可能なメモリであり、入力されるメモリクロック信号１２に同期して表示パネル８を構成する１画素に対応する画素データが書き込まれるメモリである。
ラッチ回路３は、表示パネル８に表示される１走査線分の画素データをＧＲＡＭ２から読み出して記憶する回路である。
制御手段４は、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への１走査線分の画素データの読み出しとが競合した場合、再度ラッチ回路３がＧＲＡＭ２から１走査線分の画素データを読み出すよう制御する制御信号を発生して、ラッチ回路３へ出力する回路である。
制御手段４は、遅延回路７、ＯＲ回路５、ＯＲ回路６、遅延時間格納メモリ９１、及び監視回路９２から構成される。
遅延回路７は、入力されてくるメモリクロック信号１２を遅延させて、ＧＲＡＭ２からのデータの再読み込み用（ホストリトライ用という）のデータラッチ信号１０ａと、ホストリトライ用の表示リード制御信号９ａとを発生させる回路である。
ＯＲ回路５は、データラッチ信号１０と遅延回路７で発生されたホストリトライ用のデータラッチ信号１０ａとのＯＲをとった信号をデータラッチ信号１０ｂとして出力する回路である。
ＯＲ回路６は、表示データリード制御信号９とホストリトライ遅延回路７で発生されたホストリトライ用の表示リード制御信号９ａとのＯＲをとった信号を表示リード制御信号９ｂとして出力する回路である。
遅延時間格納メモリ９１は、入力されてくるメモリクロック信号１２を遅延回路７が遅延させる時間に関する情報を格納するメモリである。
監視回路９２は、競合が発生するかどうかを監視する回路である。
また、映像処理回路１は、他の映像処理機能とともに、１チップの集積回路であるドライバーＩＣ９３に組み込まれている。
なお、本実施の形態の遅延回路７及び遅延時間格納メモリ９１は本発明の遅延手段の例である。
次に、このような本実施の形態の映像処理回路１の動作を説明する。
制御手段４には、表示リード制御信号９、データラッチ信号１０、及びメモリクロック信号１２が入力される。また、ＧＲＡＭ２にはメモリクロック信号１２が入力される。
図２に、映像処理回路１のこれらの各種駆動信号及び制御信号のタイミングチャートを示す。
図２のタイミングチャートでは、図１の表示リード制御信号９を通常時表示リード制御
信号１４として示し、図１のデータラッチ信号１０を通常時データラッチ信号１５として示し、図１のメモリクロック信号１２をメモリクロック信号１６として示し、競合発生時に遅延回路７から発生されたホストリトライ用の表示リード制御信号９ａを、ホストリトライ用表示リード信号１７として示し、競合発生時に遅延回路７から発生されたホストリトライ用のデータラッチ信号１０ａを、ホストリトライ用データラッチ信号１８として示す。また、図２では、ＯＲ回路６から出力された表示リード制御信号９ｂを、競合発生時表示リード制御信号１９として示し、ＯＲ回路５から出力されたデータラッチ信号１０ｂを競合発生時データラッチ信号２０として示す。
すなわち、ＯＲ回路６は、表示リード制御信号９と遅延回路７から出力されたホストリトライ用の表示リード制御信号９ａとのＯＲをとった信号を競合発生時表示リード制御信号１９として出力する。また、ＯＲ回路５は、データラッチ信号１０と遅延回路７から出力されたホストリトライ用のデータラッチ信号１０ａとのＯＲをとった信号を競合発生時データラッチ信号２０として出力する。
また、図２で、表示データ２１、及び表示データ２２は、それぞれＧＲＡＭ２を構成するメモリ素子のビットに対応する出力データであり、表示データ２１はＧＲＡＭ２を構成するメモリ素子のビットがＨ状態からＬ状態に設定される場合の出力データであり、表示データ２２は、ＧＲＡＭ２を構成するメモリ素子のビットがＬ状態からＨ状態に設定される場合の出力データである。
表示リード制御信号９ｂは、ディスチャージ期間を示すＨ（Ｈｉｇｈ）状態とメモリデータ更新期間を示すＬ（Ｌｏｗ）状態とをとり得る制御信号であり、ＧＲＡＭ２に入力される表示リード制御信号９ｂがＨ状態であるとき、すなわち、ディスチャージ期間にＧＲＡＭ２から出力される表示データは全てＬとなり、ラッチ回路３を構成するメモリ素子の各ビットは従前のデータ値を保持した状態になる。
また、ＧＲＡＭ２に入力される表示リード制御信号９ｂがＬ状態であるとき、すなわち、メモリデータ更新期間であるとき、ラッチ回路３は、ＧＲＡＭ２から１走査線分の画素データを読み込み、記憶する。
ただし、ＧＲＡＭ２から出力される表示データは、メモリデータ更新期間の間、一旦Ｈ状態に設定されると、ＧＲＡＭ２を構成するメモリ素子のビットがどのような値であっても、Ｈ状態を維持し続ける。そして、ＧＲＡＭ２から出力される表示データは、表示リード制御信号９ｂがＨ状態、すなわちディスチャージ期間になって初めてＬ状態に戻すことが出来る。ＧＲＡＭ２から出力される表示データは、このような特性を有している。
また、ラッチ回路３にデータラッチ信号１０ｂが入力されると、そのデータラッチ信号１０ｂのたち下がりでラッチ回路３は、ラッチ回路３を構成するメモリ素子の各ビットの値を確定する。
また、メモリクロック信号１２がＧＲＡＭ２に入力され、メモリクロック信号１２のたち下がりのタイミングで、ＧＲＡＭ２に画素データが書き込まれる。このようにＧＲＡＭ２への画素データの書き込みは、メモリクロック信号１２に同期して行われる。
そして、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２から１走査線分の画素データのラッチ回路３への読み出しとは独立した動作として行われる。
以上の動作をまとめて説明すると次のようになる。
図２のタイミングチャートでは、メモリクロック信号１６が、通常時表示リード制御信号１４がＬ状態すなわちメモリデータ更新期間に入力されている。
また、メモリクロック信号１６が入力され、メモリクロック信号１６のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素は、通常時データラッチ信号１５が入力され、通常時データラッチ信号１５のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている。すなわち、ＧＲＡＭ２に書き込まれる画素データに対応する画素と同じ画素に対応する画素データがラッチ回路３によって読み出される。
このような場合、まず、通常時表示リード制御信号１４がＨ状態すなわち競合発生時表示リード制御信号１９がＨ状態の場合、つまりディスチャージ期間に表示データは全てＬ
となり、ラッチ回路３を構成するメモリ素子の各ビットは従前のデータ値を保持した状態になる。
そして、通常時表示リード制御信号１４がＬ状態のときすなわち競合発生時表示リード制御信号１９がＬ状態のとき、つまり、メモリデータ更新期間に、データラッチ回路３は、通常時データラッチ信号１５及び競合発生時データラッチ信号２０に示すように、ＧＲＡＭ２に記憶されている画素データを読み出して記憶する。
競合発生時表示リード制御信号１９がＬ状態のとき、すなわちメモリデータ更新期間に、メモリクロック信号１６が入力され、メモリクロック信号１６のたち下がりのタイミングで、ＧＲＡＭ２に画素データが書き込まれる。ここで、表示データ２１に対応するＧＲＡＭ２を構成するメモリ素子のビットは、メモリクロック信号１６が入力されるまでは、Ｈ状態に設定されていたとする。そして、メモリクロック信号１６が入力されたタイミングでこのビットにＬ状態が書き込まれたとする。
このような場合、ラッチ回路３はメモリクロック信号１６が入力される前のメモリデータ更新期間で、すでに、表示データ２１のビットを読み出して記憶している。そして、メモリクロック信号１６が入力され、メモリクロック信号１６のたち下がりのタイミングで表示データ２１に対応するＧＲＡＭ２を構成するメモリ素子のビットが書き込まれる。このビットにＬ状態が書き込まれたとする。
ところが、従来の技術で説明したように、ＧＲＡＭ２から出力される表示データは、メモリデータ更新期間の間、一旦Ｈ状態に設定されると、ＧＲＡＭ２を構成するメモリ素子のビットにどのような値が設定されていても、Ｈ状態を維持し続ける。ＧＲＡＭ２から出力される表示データは、競合発生時表示リード制御信号１９がＨ状態、すなわちディスチャージ期間になって初めてＬ状態に戻すことが出来る。ＧＲＡＭ２から出力される表示データは、このような特性を有している。
従って、ＧＲＡＭ２の表示データ２１に対応するメモリ素子のビットは一旦Ｈ状態に設定されているので、ＧＲＡＭ２から出力される表示データ２１はメモリデータ更新期間ではＨ状態のまま維持される。
表示データ２２に対応するＧＲＡＭ２を構成するメモリ素子のビットは、メモリクロック信号１６が入力される以前はＬ状態に設定されており、メモリクロック信号１６が入力され、そのたち下がりでそのビットにＨ状態が書き込まれる。この場合には、ＧＲＡＭ２に画素データが書き込まれると、ＧＲＡＭ２は、表示データ２２として、Ｈ状態を出力する。
次に、競合発生時データラッチ信号２０がラッチ回路３に入力されると、競合発生時データラッチ信号２０のたち下がりで、ラッチ回路３は、ラッチ回路３を構成するメモリ素子が記憶している各ビットを確定する。
ラッチ回路３が競合発生時データラッチ信号２０によりラッチ回路３を構成するメモリ素子の各ビットを確定した場合、表示データ２１については、ＧＲＡＭ２の画素データの表示データ２１に対応するビットがＬ状態になっているにもかかわらず、ラッチ回路３の表示データ２１に対応するメモリ素子のビットはＨ状態のまま確定されている。
従って、競合発生時表示リード制御信号１９がＬ状態すなわちメモリデータ更新期間の間にメモリクロック信号１６が入力され、しかも、このメモリクロック信号１６が入力され、メモリクロック信号１６のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素が、競合発生時データラッチ信号２０が入力され、競合発生時データラッチ信号２０のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている場合には、表示異常が発生することになる。
このようなＧＲＡＭ２への画素データの書き込みとラッチ回路３により画素データの読み出しとの競合は、通常時表示リード制御信号１４がメモリデータ更新期間にある場合に、メモリクロック信号がＨ状態になった場合に起こりうる。従って、監視回路９２は、このような競合が発生し得るかどうかを監視する。すなわち、監視回路９２は、以下に説明する監視区間の間にメモリクロック信号１６がＨ状態になるかどうかを監視する。そして、監視回路９２は、監視区間の間にメモリクロック信号１６がＨ状態になる場合には、以下に説明するように、遅延回路７を動作させ、ラッチ回路３に再読み込み処理を行わせる。
ここで、監視区間は、通常時表示リード制御信号１４のメモリデータ更新期間のうち、メモリデータ更新期間の終端から所定の時間を除いた区間である。そして、このような所定の時間は、この所定の時間の間に再度ラッチ回路３がＧＲＡＭ２から１走査線分の画素データを読み出すことが出来るだけ十分長い時間として設定される。
なお、監視回路９２は、ドライバーＩＣ９３で共通に用いられている同期信号に基づいて動作するので、データラッチ信号１０や表示リード制御信号９がどのようなタイミングで入力されてくるかは、ドライバーＩＣ９３で共通に用いられる同期信号を利用して演算処理することによって予め求めておくことが出来る。従って、上述した監視区間もこのような同期信号に基づいて演算処理することにより予め求めることが出来る。
監視回路９２が監視区間の間にメモリクロック信号１６がＨ状態になることを検出すると、上述したように、遅延回路７を制御して、以下の動作を行わせる。
すなわち、制御手段４の遅延回路７は、メモリクロック信号１６を入力し、メモリクロック信号１６を所定の時間だけ遅延させることにより、ホストリトライ用表示リード信号１７とホストリトライ用データラッチ信号１８とを発生して、それぞれ、ＯＲ回路６とＯＲ回路５とに出力する。ここで、上記の所定の時間は、遅延時間格納メモリ９１に格納されている遅延時間を示す情報に基づいて決定される。また、遅延時間格納メモリ９１には、遅延時間を示す情報がコマンドにより予め設定されているものとする。また、遅延時間を示す情報はコマンドにより必要に応じて再設定することが出来る。
ＯＲ回路５は、通常時表示リード制御信号１４とホストリトライ用表示リード信号１７とのＯＲをとった信号を競合発生時表示リード制御信号１９としてラッチ回路３に出力する。
また、ＯＲ回路６は、通常時データラッチ信号１５とホストリトライ用データラッチ信号１８とのＯＲをとった信号を競合発生時データラッチ信号２０としてラッチ回路３に出力する。
その結果、競合発生時表示リード制御信号１９はＬ状態になった後、再度Ｈ状態に設定される。従って、競合発生時表示リード制御信号１９に従って、ラッチ回路３は、再度、ラッチ回路３を構成するメモリ素子の各ビットをＬ状態に設定する。
その後、競合発生時表示リード制御信号１９はＨ状態の後に再度Ｌ状態に設定される。競合発生時表示リード制御信号１９が再度Ｌ状態に設定されると、ラッチ回路３はＧＲＡＭ２に記憶されている画素データを１走査線分読み出して記憶する。
競合発生時表示リード制御信号１９が再度Ｌ状態に設定されているときに、競合発生時データラッチ信号２０が入力される。ラッチ回路３は競合発生時データラッチ信号２０のたち下がりのタイミングで、記憶している１走査線分の画素データを確定する。
このように、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への１走査線分の画素データの読み出しとが競合した場合に、制御手段４は、競合発生時表示リード制御信号１９と競合発生時データラッチ信号２０とに示すように、ディスチャージ期間とメモリデータ更新期間、及びデータ確定のタイミングを競合が発生したメモリクロック信号１６より遅延時間格納メモリ９１に格納されている遅延時間を示す情報に基づく所定の時間だけ遅延させる。従って、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への画素データの読み出しとが競合した場合であっても、表示リード制御信号９がメモリデータ更新期間の間にラッチ回路３が再読込処理を行うことが出来るので、ＧＲＡＭ２からラッチ回路３へ１走査線分の画素データを正常に読み出すことが出来るようになる。
なお、第１の実施の形態では、監視回路９２は、監視区間の間にメモリクロック信号１２がＨ状態になったかどうかを検出し、監視区間の間にメモリクロック信号１２がＨ状態になり競合の可能性がある場合には、遅延回路７を動作させラッチ回路３に再読込処理をさせるとして説明したが、これに限らない。監視回路９２は、監視区間の間にメモリクロック信号１２がＨ状態になったことを検出した場合には、実際に競合することにより表示異常が発生するかどうかをさらに検出し、実際に競合が発生して表示異常が発生する場合のみ、遅延回路７を動作させラッチ回路３に再読込処理をさせても構わない。
さらに、第１の実施の形態では、監視区間は、表示リード制御信号９がメモリデータ更新期間のうち終端から所定の時間を除いた部分であるとして説明したが、これに限らない。監視区間の始まりを、表示リード制御信号９がメモリデータ更新期間を開始する時点より競合発生時表示リード制御信号がＬの期間となる所定の時間だけ前の時点とし、監視区間の終わりは上記第１の実施の形態と同様にメモリデータ更新期間の終端より所定の時間だけ前の時点としても構わない。このように監視区間の始まりを、メモリデータ更新期間が始まるより前の時点に設定しても、実際には競合が発生して表示異常が発生しない場合でもラッチ回路３が再読込処理を行ってしまう場合が発生する可能性はあるが、表示異常は回避することが出来る。
なお、監視回路９２は、他の映像処理機能とともに１チップの集積回路に組み込まれているとして説明したが、これに限らない。また映像処理回路１が、他の映像処理機能とともに複数の集積回路に組み込まれていても構わない。
（第２の実施の形態）
次に、第２の実施の形態について説明する。
図１に、第２の実施の形態の映像処理回路１を示す。第２の実施の形態の映像処理回路１は、第１の実施の形態と同様に携帯電話端末などに用いられるものである。
第２の実施の形態の映像処理回路１の構成は、第１の実施の形態のものと同様であるので説明を省略する。
次に、このような本実施の形態の映像処理回路１の動作を第１の実施の形態との相違点を中心に説明する。
第１の実施の形態では、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への１走査線分の画素データの読み出しが競合した場合、メモリデータ更新期間、ディスチャージ期間、及びデータを確定するタイミングを所定の時間だけ遅延させた。
しかしながら、単にメモリデータ更新期間、ディスチャージ期間、ラッチ回路３のデータを確定するタイミングを所定の時間遅延させただけでは、競合が発生したメモリクロック信号の次のメモリクロック信号と、遅延されたメモリデータ更新期間、及びラッチ回路３のデータを確定するタイミングとが再度競合する可能性がある。
このような場合を回避するために、本実施の形態では、遅延させたメモリデータ更新期間、遅延されたディスチャージ期間、及び遅延されたデータを確定するタイミングが、競合が発生したメモリクロック信号と、競合が発生したメモリクロック信号の次のメモリクロック信号との間に入るようにする。そのためには、遅延時間格納メモリ９１には、遅延時間を示す情報として、例えばメモリクロック信号１２がＨ状態になる周期に基づいて算出した時間をコマンドにより予め格納しておく。
なお、本実施の形態の遅延回路７及び遅延時間格納メモリ９１は本発明の遅延手段の例である。
図３に、映像処理回路１の各種駆動信号及び制御信号のタイミングチャートを示す。
図３のタイミングチャートでは、図１の表示リード制御信号９を通常時表示リード制御信号２３として示し、図１のデータラッチ信号１０を通常時データラッチ信号２４として示し、図１のメモリクロック信号１２をメモリクロック信号２５として示し、競合発生時に遅延回路７から発生されたホストリトライ用の表示リード制御信号９ａを、ホストリトライ用表示リード信号２６として示し、競合発生時に遅延回路７から発生されたホストリトライ用のデータラッチ信号１０ａを、ホストリトライ用データラッチ信号２７として示す。また、図３では、ＯＲ回路６から出力された表示リード制御信号９ｂを、競合発生時表示リード制御信号２８として示し、ＯＲ回路５から出力されたデータラッチ信号１０ｂを競合発生時データラッチ信号２９として示している。
すなわち、ＯＲ回路６は、表示リード制御信号９と遅延回路７から出力されたホストリトライ用の表示リード制御信号９ａとのＯＲをとった信号を競合発生時表示リード制御信号２８として出力する。また、ＯＲ回路５は、データラッチ信号１０と遅延回路７から出
力されたホストリトライ用のデータラッチ信号１０ａとのＯＲをとった信号を競合発生時データラッチ信号２９として出力する。
また、図３で、表示データ３０、及び表示データ３１は、それぞれＧＲＡＭ２を構成するメモリ素子のビットに対応するＧＲＡＭ２からの出力データであり、表示データ３０はＧＲＡＭ２を構成するメモリ素子のビットがＨ状態からＬ状態に設定される場合の出力データであり、表示データ３１は、ＧＲＡＭ２を構成するメモリ素子のビットがＬ状態からＨ状態に設定される場合の出力データである。
図３のタイミングチャートでは、メモリクロック信号２５が、通常時表示リード制御信号２３がＬ状態すなわちメモリデータ更新期間に入力されている。
また、メモリクロック信号２５が入力され、メモリクロック信号２５のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素は、通常時データラッチ信号２４が入力され、通常時データラッチ信号２４のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている。すなわち、ＧＲＡＭ２に書き込まれる画素データに対応する画素と同じ画素に対応する画素データがラッチ回路３によって読み出される。
このような場合には、第１の実施の形態と同様にＧＲＡＭ２への書き込みと、ＧＲＡＭ２からラッチ回路３への読み出しとが競合する。
監視回路９２は、第１の実施の形態と同様にしてこのような競合が発生するかどうかを監視する。
このような場合、まず、通常時表示リード制御信号２３がＨ状態すなわち競合発生時表示リード制御信号２８がＨ状態の場合、つまりディスチャージ期間に表示データはＬとなり、ラッチ回路３を構成するメモリ素子の各ビットは従前のデータ値を保持した状態になる。
そして、通常時表示リード制御信号２３がＬ状態のときすなわち競合発生時表示リード制御信号２８がＬ状態のとき、つまり、メモリデータ更新期間に、データラッチ回路３は、通常時データラッチ信号２４及び競合発生時データラッチ信号２９に示すように、ＧＲＡＭ２に記憶されている画素データを読み出して記憶する。
競合発生時表示リード制御信号２８がメモリデータ更新期間に、メモリクロック信号２５が入力され、メモリクロック信号２５のたち下がりのタイミングで、ＧＲＡＭ２に画素データが書き込まれる。ここで、表示データ３０に対応するＧＲＡＭ２を構成するメモリ素子のビットは、メモリクロック信号２５が入力されるまでは、Ｈ状態に設定されていたとする。そして、メモリクロック信号２５が入力されたタイミングで表示データ３０に対応するＧＲＡＭ２を構成するメモリ素子のビットにＬ状態が書き込まれたとする。
このような場合、ラッチ回路３はメモリクロック信号２５が入力される前にメモリデータ更新期間で、すでに、表示データ３０のビットを読み出して記憶している。そして、メモリクロック信号２５が入力され、メモリクロック信号２５のたち下がりのタイミングで表示データ３０に対応するＧＲＡＭ２を構成するメモリ素子のビットが書き込まれる。表示データ３０に対応するＧＲＡＭ２を構成するメモリ素子のビットとしてＬ状態が書き込まれたとする。
ところが、従来の技術で説明したように、ＧＲＡＭ２から出力される表示データは、メモリデータ更新期間の間、一旦Ｈ状態に設定されると、ＧＲＡＭ２を構成するメモリ素子のビットにどのような値が設定されていても、Ｈ状態を維持し続ける。ＧＲＡＭ２から出力される表示データは、競合発生時表示リード制御信号２８がＨ状態、すなわちディスチャージ期間になって初めてＬ状態に戻すことが出来る。ＧＲＡＭ２から出力される表示データは、このような特性を有している。
従って、ＧＲＡＭ２のの、表示データ３０に対応するメモリ素子のビットは一旦Ｈ状態に設定されているので、メモリデータ更新期間ではＨ状態のまま維持される。
表示データ３１に対応するＧＲＡＭ２を構成するメモリ素子のビットに関しては、メモリクロック信号２５が入力される以前はＬ状態に設定されており、メモリクロック信号２５が入力され、そのたち下がりでＧＲＡＭ２に書き込まれた画素データに対応してそのビットにＨ状態が書き込まれる。この場合には、ＧＲＡＭ２に画素データが書き込まれると、ＧＲＡＭ２から出力される表示データ３１はＨ状態を表しているので、ラッチ回路３は、表示データ３１に対応するラッチ回路３のメモリ素子のビットをＨ状態に設定する。
次に、競合発生時データラッチ信号２９がラッチ回路３に入力されると、競合発生時データラッチ信号２９のたち下がりで、ラッチ回路３は、ラッチ回路３を構成するメモリ素子の各ビットを確定する。
ラッチ回路３が競合発生時データラッチ信号２９によりラッチ回路３を構成するメモリ素子の各ビットを確定した場合、表示データ３０については、ＧＲＡＭ２を構成するメモリ素子のビットがＬ状態になっているにもかかわらず、ラッチ回路３の表示データ３０に対応するメモリ素子のビットはＨ状態のまま確定されている。
従って、競合発生時表示リード制御信号２８がＬ状態すなわちメモリデータ更新期間の間にメモリクロック信号２５が入力され、しかも、このメモリクロック信号２５が入力され、メモリクロック信号２５のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素が、競合発生時データラッチ信号２９が入力され、競合発生時データラッチ信号２９のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている場合には、表示異常が発生することになる。
そこで、このような場合が発生した場合には、制御手段４の遅延回路７は、メモリクロック信号１２を入力し、メモリクロック信号１２を所定の時間だけ遅延させることにより、ホストリトライ用表示リード信号２６とホストリトライ用データラッチ信号２７とを発生して、それぞれ、ＯＲ回路６とＯＲ回路５とに出力する。
ＯＲ回路５は、通常時表示リード制御信号２３とホストリトライ用表示リード信号２６とのＯＲをとった信号を競合発生時表示リード制御信号２８としてラッチ回路３に出力する。
また、ＯＲ回路６は、通常時データラッチ信号２４とホストリトライ用データラッチ信号２７とのＯＲをとった信号を競合発生時データラッチ信号２９としてラッチ回路３に出力する。
その結果、競合発生時表示リード制御信号２８はＬ状態になった後、再度Ｈ状態に設定される。従って、競合発生時表示リード制御信号２８に従って、ラッチ回路３は、再度、ラッチ回路３を構成するメモリ素子の各ビットをＬ状態に設定する。
その後、競合発生時表示リード制御信号２８はＬ状態に再度設定される。競合発生時表示リード制御信号２８が再度Ｌ状態に設定されると、ラッチ回路３はＧＲＡＭ２に記憶されている画素データを１走査線分読み出して記憶する。
競合発生時表示リード制御信号２８が再度Ｌ状態に設定されているときに、競合発生時データラッチ信号２９が入力される。ラッチ回路３は競合発生時データラッチ信号２９のたち下がりのタイミングで、記憶している１走査線分の画素データを確定する。
このように、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への１走査線分の画素データの読み出しとが競合した場合に、制御手段４は、競合発生時表示リード制御信号２８と競合発生時データラッチ信号２９とに示すように、ディスチャージ期間とメモリデータ更新期間、及びデータ確定のタイミングを競合が発生したメモリクロック信号１６より所定の時間遅延させる。そして、制御手段４は、競合が発生した際のメモリクロック信号２５の次のメモリクロック信号がＧＲＡＭ２に入力されるまでに、再度のディスチャージ期間とメモリデータ更新期間が開始され、再度の競合発生時データラッチ信号２９がラッチ回路３に入力し終わっているように制御する。このような制御は、遅延時間格納メモリ９１格納されている遅延時間を示す情報として、メモリクロック信号１２の周期に基づく時間を示す情報を設定したので、容易に実現することが出来る。
つまり、このような制御は例えば次のようにして行うことが出来る。すなわち、遅延回路７でメモリクロック信号２５を遅延させてホストリトライ用表示リード信号２６及びホストリトライ用データラッチ信号２７を発生させる際に、引き続いて入力される２つのメモリクロック信号２５の間隔データである、遅延時間格納メモリ９１に格納されている遅延時間を示す情報を考慮してメモリクロック信号２５を遅延させる。そして、競合が発生
したメモリクロック信号２５の次のメモリクロック信号が入力されるまでに、再度の競合発生時表示リード制御信号２８がディスチャージ期間からメモリデータ更新期間に移行しており、再度の競合発生時データラッチ信号２９が再度のメモリデータ更新期間に、競合が発生したメモリクロック信号２５の次のメモリクロック信号が入力されるまでにたち下がっているように、ホストリトライ用表示リード信号２６及びホストリトライ用データラッチ信号２７を発生する。
従って、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への画素データの読み出しとが競合した場合であっても、競合したメモリクロック信号２５の次のメモリクロック信号と再度のラッチ回路３への１走査線分の画素データの読み出しが競合することがない。このように、本実施の形態によれば、ＧＲＡＭ２からラッチ回路３へ１走査線分の画素データを正常に読み出すことが出来るようになる。
なお、ＧＲＡＭ２から出力される表示データが、メモリデータ更新期間の間、ＧＲＡＭ２を構成するメモリ素子のビットが一旦Ｈ状態に設定されても、ＧＲＡＭ２を構成するメモリ素子のビットが再度Ｌ状態に設定された場合には、そのビットに対応する表示データとしてＧＲＡＭ２がＬ状態を出力出来るという特性を有する場合には、競合が発生するのが通常時データラッチ信号とメモリクロック信号とが同時に入力される場合である。このことを除けば、上記と同様の処理をすることによりこの場合にも表示異常が発生することがない映像処理回路を実現することが出来る。
なお、本実施の形態ではＧＲＡＭ２が表示パネル８の１画面分の画素データを記憶するとして説明したが、これに限らない。ＧＲＡＭ２が表示パネルの複数画面分の画素データを記憶していても構わない。
さらに、本実施の形態では、ラッチ回路３が表示パネル８の１走査線分の画素データをＧＲＡＭ２から読み出して記憶するとして説明したが、これに限らない。ラッチ回路３が複数走査線分の画素データをＧＲＡＭ２から読み出して記憶しても構わない。
なお、本実施の形態では、遅延回路７でメモリクロック信号２５を遅延させてホストリトライ用表示リード信号２６及びホストリトライ用データラッチ信号２７を発生させる際に、引き続いて入力される２つのメモリクロック信号２５の間隔データである、遅延時間格納メモリ９１に格納されている遅延時間を示す情報を考慮してメモリクロック信号２５を遅延させるとして説明した。この場合、ＧＲＡＭ２のメモリクロック信号２５の周期が変動する場合、ＧＲＡＭ２のメモリクロック信号２５の周期に関する情報に基づいて遅延時間格納メモリ９１に格納されている遅延時間を示す情報を適宜ＧＲＡＭ２のメモリクロック信号２５の変動した周期に対応出来るように更新することにより、遅延時間を、可変に調整しても構わない。このようにすれば、ＧＲＡＭ２のメモリクロック信号２５が変動しても、表示異常が発生することがない映像処理回路を実現することが出来る。
（第３の実施の形態）
次に、第３の実施の形態について説明する。
第１の実施の形態や第２の実施の形態では、表示リード制御信号９が、メモリデータ更新期間にある間に、メモリクロック信号１２がＨ（Ｈｉｇｈ）状態になる回数は、多くとも１回であった。すなわち、第１の実施の形態及び第２の実施の形態では、メモリクロック信号１２の周期が、表示リード制御信号９のメモリデータ更新期間より長い場合について説明したが、これに限らない。
すなわち、第３の実施の形態では、表示リード制御信号９が、メモリデータ更新期間にある間に、メモリクロック信号１２が２回以上Ｈ（Ｈｉｇｈ）状態になる場合について説明する。
なお、第３の実施の形態の構成は、第１の実施の形態や第２の実施の形態と同様であるので説明を省略する。
次に、このような本実施の動作を説明する。
図９に、メモリクロック信号１２の周期が、表示リード制御信号９のメモリデータ更新期間より短く、表示リード制御信号９のメモリデータ更新期間に、メモリクロック信号１２が２回以上Ｈ（Ｈｉｇｈ）状態になる場合の映像処理回路１の各種駆動信号及び制御信号のタイミングチャートを示す。
図９のタイミングチャートでは、図１の表示リード制御信号９を通常時表示リード制御信号８１として示し、図１のデータラッチ信号１０を通常時データラッチ信号８２として示し、図１のメモリクロック信号１２をメモリクロック信号８３として示し、競合発生時に遅延回路７から発生されたホストリトライ用の表示リード制御信号９ａを、ホストリトライ用表示リード信号８４として示し、競合発生時に遅延回路７から発生されたホストリトライ用のデータラッチ信号１０ａを、ホストリトライ用データラッチ信号８５として示す。また、図９では、ＯＲ回路６から出力された表示リード制御信号９ｂを、競合発生時表示リード制御信号８６として示し、ＯＲ回路５から出力されたデータラッチ信号１０ｂを競合発生時データラッチ信号８７として示している。
すなわち、ＯＲ回路６は、表示リード制御信号９と遅延回路７から出力されたホストリトライ用の表示リード制御信号９ａとのＯＲをとった信号を競合発生時表示リード制御信号８６として出力する。また、ＯＲ回路５は、データラッチ信号１０と遅延回路７から出力されたホストリトライ用のデータラッチ信号１０ａとのＯＲをとった信号を競合発生時データラッチ信号８７として出力する。
図９のタイミングチャートでは、メモリクロック信号８３が、通常時表示リード制御信号８１がＬ状態すなわちメモリデータ更新期間に２回入力されている。
また、メモリクロック信号８３が入力され、メモリクロック信号８３のたち下がりの時点でＧＲＡＭ２に書き込まれる画素データに対応する画素は、通常時データラッチ信号８２が入力され、通常時データラッチ信号８２のたち下がりの時点で確定される水平走査線の画素データに対応する画素に含まれている。すなわち、ＧＲＡＭ２に書き込まれる画素データに対応する画素と同じ画素に対応する画素データがラッチ回路３によって読み出される。
このような場合には、第１の実施の形態や第２の実施の形態と同様にＧＲＡＭ２への書き込みと、ＧＲＡＭ２からラッチ回路３への読み出しとが競合する。
そこで、このような場合が発生した場合には、制御手段４の遅延回路７は、メモリクロック信号１２を入力し、メモリクロック信号１２を所定の時間だけ遅延させることにより、ホストリトライ用表示リード信号８４とホストリトライ用データラッチ信号８５とを発生して、それぞれ、ＯＲ回路６とＯＲ回路５とに出力する。
ＯＲ回路５は、通常時表示リード制御信号８１とホストリトライ用表示リード信号８４とのＯＲをとった信号を競合発生時表示リード制御信号８６としてラッチ回路３に出力する。
また、ＯＲ回路６は、通常時データラッチ信号８２とホストリトライ用データラッチ信号８５とのＯＲをとった信号を競合発生時データラッチ信号８７としてラッチ回路３に出力する。
その結果、競合発生時表示リード制御信号８６は、通常時表示リード制御信号８１がメモリデータ更新期間にある間に、メモリクロック信号８３がＨ状態を示す８３ａと８３ｂとの間で８６ａに示すように立ち上がり、また、メモリクロック信号８３がＨ状態を示す８３ｂと通常時表示リード制御信号８１がディスチャージ期間を開始する時点との間で８６ｂに示すように立ち上がっている。このように競合発生時リード制御信号８６は、通常時表示リード制御信号８１がメモリデータ更新期間にある間に８６ａ及び８６ｂに示すように２回立ち上がっている。また、競合発生時データラッチ信号８７は、競合発生時表示リード制御信号８６がＨ状態すなわち８６ａとメモリクロック信号８３がＨ状態を示す８３ｂとの間で８７ａに示すように立ち上がり、また、競合発生時表示リード制御信号８６がＨ状態を示す８６ｂの後で通常時表示リード制御信号８１がメモリデータ更新期間にある間で８７ｂに示すように立ち上がっている。すなわち、競合発生時データラッチ信号８７は、通常時表示リード制御信号８１がメモリデータ更新期間にある間に、競合発生時リード制御信号がＨ状態を示す８６ａ及び８６ｂの後にそれぞれ２回立ち上がっている。従って、競合発生時表示リード制御信号８６に従って、ラッチ回路３は、２回ラッチ回路３を構成するメモリ素子の各ビットをＬ状態に設定する。そして、ラッチ回路３は、競合発生時表示リード制御信号８６がＨ状態からＬ状態へ立ち下がった後に、各ビットのデータを更新し、さらに、ラッチ回路３は、競合発生時データラッチ信号８７がＨ状態からＬ状態に立ち下がった際に、各ビットのデータを確定する。
このように、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への１走査線分の画素データの読み出しとが競合した場合に、制御手段４は、競合発生時表示リード制御信号８６と競合発生時データラッチ信号８７とに示すように、ディスチャージ期間とメモリデータ更新期間、及びデータ確定のタイミングを競合が発生したメモリクロック信号８３より所定の時間遅延させる。そして、制御手段４は、競合が発生した際のメモリクロック信号８３の次のメモリクロック信号がＧＲＡＭ２に入力されるまでに、再度のディスチャージ期間とメモリデータ更新期間が開始され、再度の競合発生時データラッチ信号８７がラッチ回路３に入力し終わっているように制御する。第３の実施の形態では、このような制御を通常時表示リード制御信号８１がメモリデータ更新期間にある間に、メモリクロック信号８３がＨ状態になる回数だけ行う。
従って、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への画素データの読み出しとが競合した場合であっても、競合したメモリクロック信号８３の次のメモリクロック信号と再度のラッチ回路３への１走査線分の画素データの読み出しが競合することがない。このように、本実施の形態によれば、ＧＲＡＭ２からラッチ回路３へ１走査線分の画素データを正常に読み出すことが出来るようになる。
このように、通常時表示リード制御信号８１がメモリデータ更新期間にある間に、メモリクロック信号８３が２回以上Ｈ状態になる場合であっても、第１の実施の形態や第２の実施の形態と同様に２回以上ラッチ回路３が再読込処理を行うことにより競合を回避することが出来る。
以上説明したところから明らかなように、本発明は、ＧＲＡＭへの画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合であっても表示異常が発生することがない映像処理回路、映像処理回路の制御方法、及び集積回路を提供することが出来る。
本発明の第１及び第２の実施の形態における映像処理回路の構成を示す図 本発明の第１の実施の形態における映像処理回路の各種駆動信号及び制御信号のタイミングチャートを示す図 本発明の第２の実施の形態における映像処理回路の各種駆動信号及び制御信号のタイミングチャートを示す図 従来の映像処理回路の構成を示す図 従来の映像処理回路の各種駆動信号及び制御信号のタイミングチャートを示す図 従来の映像処理回路で競合が発生した場合の各種駆動信号及び制御信号のタイミングチャートを示す図 従来の映像処理回路で競合が発生した場合の各種駆動信号及び制御信号のタイミングチャートを示す図 競合が発生した場合のＧＲＡＭ２とラッチ回路３とのメモリ素子の状態を示す図 本発明の第３の実施の形態における映像処理回路の各種駆動信号及び制御信号のタイミングチャートを示す図
符号の説明
１ 映像処理回路
２ ＧＲＡＭ
３ ラッチ回路
４ ラッチ回路制御手段
５ ＯＲ回路
６ ＯＲ回路
７ ホストリトライ遅延回路
８ 表示パネル
９ 表示リード制御信号
９ａ ホストリトライ用の表示リード制御信号
９ｂ 表示リード制御信号
１０ データラッチ信号
１０ａ ホストリトライ用のデータラッチ信号
１０ｂ データラッチ信号
９１ 遅延時間格納メモリ
９２ 監視回路９２
９３ ドライバーＩＣ

Claims (8)

  1. 表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
    前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
    制御手段とを備え、
    前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
    前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段は、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御し、
    前記制御手段は、競合が発生した、前記ＧＲＡＭの前記画素データの書き込みに対応する前記メモリクロック信号が供給された時点より後の期間であって、そのメモリクロック信号の次のメモリクロック信号が供給されるより前の前記期間の間に、前記ラッチ回路が前記走査線分の各画素に対応する画素データを読み出すよう前記所定の遅延時間の分だけ表示リード制御信号及びデータラッチ信号を遅らせて入力する遅延手段を有する、映像信号処理回路。
  2. 前記所定の遅延時間は、可変に調整可能である、請求項１記載の映像信号処理回路。
  3. 表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
    前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
    制御手段とを備え、
    前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
    前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段は、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御し、
    前記ＧＲＡＭから前記ラッチ回路へ前記走査線分の各画素に対応する画素データを読み出す、競合が発生しない場合のメモリデータ更新期間に、前記ＧＲＡＭへの前記画素データの書き込みが複数回行われる場合、前記競合が発生した際、前記制御手段は、前記画素データの書き込み期間とその次の画素データの書き込み期間の間に、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを前記競合が発生しない場合のメモリデータ更新期間に複数回行うよう制御する、映像信号処理回路。
  4. 前記制御手段は、前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合したかどうかを監視する監視手段を有する、請求項１または３記載の映像信号処理回路。
  5. 前記制御手段は、前記監視手段の監視結果に基づいて、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御する遅延手段を備えた、請求項４記載の映像信号処理回路。
  6. 表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
    前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
    制御手段とを備えた映像信号処理回路を制御する映像信号処理回路の制御方法であって、
    前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段が、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御するステップを備え、
    前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
    前記制御手段は、競合が発生した、前記ＧＲＡＭの前記画素データの書き込みに対応する前記メモリクロック信号が供給された時点より後の期間であって、そのメモリクロック信号の次のメモリクロック信号が供給されるより前の前記期間の間に、前記ラッチ回路が前記走査線分の各画素に対応する画素データを読み出すよう前記所定の遅延時間の分だけ表示リード制御信号及びデータラッチ信号を遅らせて入力する遅延手段を有する、映像信号処理回路の制御方法。
  7. 表示画面の画素に対応するデータである画素データを少なくとも前記表示画面分記憶し、前記画素データがメモリクロック信号に同期して書き込まれるＧＲＡＭと、
    前記ＧＲＡＭから前記表示画面の走査線分の各画素に対応する画素データを読み出して記憶するラッチ回路と、
    制御手段とを備えた映像信号処理回路を制御する映像信号処理回路の制御方法であって、
    前記ＧＲＡＭへの前記画素データの書き込みと、前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しとが競合した場合、前記制御手段が、前記走査線分の各画素に対応する画素データの読み出しを所定の遅延時間遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを行うよう制御するステップを備え、
    前記ラッチ回路に記憶されている前記走査線分の各画素に対応する画素データは、前記表示画面に表示され、
    前記ＧＲＡＭから前記ラッチ回路へ前記走査線分の各画素に対応する画素データを読み出す、競合が発生しない場合のメモリデータ更新期間に、前記ＧＲＡＭへの前記画素データの書き込みが複数回行われる場合、前記競合が発生した際、前記制御手段が、前記画素データの書き込み期間とその次の画素データの書き込み期間の間に、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度前記ＧＲＡＭから前記ラッチ回路への前記走査線分の各画素に対応する画素データの読み出しを前記競合が発生しない場合のメモリデータ更新期間に複数回行うよう制御する、映像信号処理回路の制御方法。
  8. 請求項１または３記載の映像信号処理回路が組み込まれている、集積回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP3105884B2 (ja) * 1999-03-31 2000-11-06 新潟日本電気株式会社 メモリ性表示装置用表示コントローラ
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