KR100770479B1

KR100770479B1 - 영상 신호 처리 회로, 영상 신호 처리 회로의 제어 방법,및 집적 회로

Info

Publication number: KR100770479B1
Application number: KR1020067000124A
Authority: KR
Inventors: 마사히로 구보따; 히데끼 미네
Original assignee: 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드
Priority date: 2003-07-04
Filing date: 2004-07-02
Publication date: 2007-10-26
Also published as: TWI279757B; KR20060030891A; WO2005004103A1; CN1826629A; TW200515335A; JPWO2005004103A1; CN100538812C; JP4216848B2; US7675522B2; US20070103456A1

Abstract

GRAM에의 화소 데이터의 기입과, 그 화소 데이터(12)에 대응하는 화소를 포함하는 주사 선분의 화소 데이터의 읽어 냄이 경합한 경우, 표시 이상이 발생한다. 래치 회로(3)에 기억되어 있는 주사 선분의 각 화소에 대응하는 화소 데이터는, 표시 화면(8)에 표시되며, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄이 경합한 경우, 제어 수단(4)은, 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 지연시켜, 재차 GRAM(2)으로부터 래치 회로(3)에의 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 행하도록 제어한다.

화소 데이터, GRAM, 래치 회로, 주사 선분, 지연 시간, 메모리 클럭 신호

Description

영상 신호 처리 회로, 영상 신호 처리 회로의 제어 방법, 및 집적 회로{VIDEO SIGNAL PROCESSING CIRCUIT, CONTROL METHOD OF VIDEO SIGNAL PROCESSING CIRCUIT, AND INTEGRATED CIRCUIT}

본 발명은, 표시 화면에 표시되는 영상 신호를 처리하는 영상 신호 처리 회로, 영상 신호 처리 회로를 제어하는 영상 신호 처리 회로의 제어 방법, 및 집적 회로에 관한 것이다.

휴대 전화 단말기 등에 이용되는 액정 표시 장치에는, 영상 신호를 표시하기 위해, 영상 신호를 디지털 신호 처리하는 영상 처리 회로가 이용되고 있다(예를 들면 일본 특개2000-330520호 공보 참조). 도 4에 휴대 전화 단말기에 이용되는 종래의 영상 처리 회로(13)를 도시한다.

영상 처리 회로(13)는, 래치 회로(3)와 GRAM(Graphics Random Access Memory)(2)으로 구성된다. GRAM(2)은, 표시 패널(8)에 표시되는 1화면분의 화소 데이터를 기억하는 기입 및 판독 가능한 메모리로서, 입력되는 메모리 클럭 신호(12)에 동기하여 표시 패널(8)을 구성하는 1화소에 대응하는 화소 데이터가 기입되는 메모리이다.

래치 회로(3)는, 표시 패널(8)에 표시되는 1주사 선분의 화소 데이터를 GRAM(2)으로부터 읽어 내어 기억하는 회로이다.

다음으로, 이러한 종래의 영상 처리 회로(13)의 동작을 설명한다.

래치 회로(3)에는, 데이터 래치 신호(10)가 입력된다. 또한, GRAM(2)에는 표시 리드 제어 신호(9), 메모리 클럭 신호(12)가 입력된다.

도 5에, 영상 처리 회로(13)의 이들의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시한다.

도 5의 타이밍차트에서는, 도 4의 표시 리드 제어 신호(9)를 표시 리드 제어 신호(51)로서 나타내며, 도 4의 데이터 래치 신호(10)를 데이터 래치 신호(52)로서 나타내고, 도 4의 메모리 클럭 신호(12)를 메모리 클럭 신호(53)로서 나타낸다. 또한, 도 5에서, 표시 데이터(54), 및 표시 데이터(55)는, GRAM(2)을 구성하는 메모리 소자의 비트에 대응하는 GRAM(2)으로부터의 출력 데이터이며, 표시 데이터(54)는, GRAM(2)을 구성하는 메모리 소자의 비트가 H 상태로부터 L 상태로 설정되는 경우, 그 비트에 대응하는 GRAM(2)으로부터의 출력 데이터이며, 표시 데이터(55)는, GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태로부터 H 상태로 설정되는 경우, 그 비트에 대응하는 GRAM(2)으로부터의 출력 데이터이다. 여기서, GRAM(2)을 구성하는 메모리 소자의 각 비트에는, 표시할 화소 데이터가 1비트씩 기억되어 있다.

표시 리드 제어 신호(51)는, 디스차지 기간을 나타내는 H(High) 상태와 메모리 데이터 갱신 기간을 나타내는 L(Low) 상태를 취할 수 있는 제어 신호이다. GRAM(2)에 입력되는 표시 리드 제어 신호(51)가 H 상태일 때, 즉, 디스차지 기간 인 경우에, GRAM(2)으로부터 출력되는 표시 데이터는, 그 표시 데이터에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태인지 H 상태인지에 상관없이 모두 L 상태로 된다. 또한, GRAM(2)에 입력되는 표시 리드 제어 신호(51)가 L 상태일 때, 즉, 메모리 데이터 갱신 기간일 때, 래치 회로(3)는, GRAM(2)으로부터 1주사 선분의 화소 데이터를 읽어 들여, 기억한다.

단, GRAM(2)으로부터 출력되는 표시 데이터는 메모리 데이터 갱신 기간 동안에, 일단 H 상태로 설정되면, GRAM(2)을 구성하는 메모리 소자의 비트의 값이 어떠한 값이라도, 그 메모리 데이터 갱신 기간 동안에는 H 상태를 계속해서 유지한다. GRAM(2)으로부터 출력되는 표시 데이터는, 표시 리드 제어 신호(51)가 H 상태, 즉 디스차지 기간에 비로소 L 상태로 되돌아갈 수 있다. 즉, GRAM(2)의 메모리 소자의 비트에 L 상태를 기입하지 않아도 표시 리드 제어 신호(51)가 H 상태로 되면 GRAM(2)으로부터 출력되는 표시 데이터는 L 상태로 된다. GRAM(2)으로부터 출력되는 표시 데이터는, 이러한 특성을 갖고 있다.

또한, 래치 회로(3)에 데이터 래치 신호(52)가 입력되면, 그 데이터 래치 신호(52)의 하강에서 래치 회로(3)는, 래치 회로(3)를 구성하는 각 메모리 소자의 각 비트의 값을 확정한다.

또한, 메모리 클럭 신호(53)가 GRAM(2)에 입력되어, 메모리 클럭 신호(53)의 하강 타이밍에서, GRAM(2)에 화소 데이터가 기입된다. 이와 같이 GRAM(2)에의 화소 데이터의 기입은, 메모리 클럭 신호(53)에 동기하여 행해진다.

그리고, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 1주사 선분의 화소 데이터의 래치 회로(3)에의 읽어 냄과는 독립된 동작으로서 행해진다.

이상의 동작을 통합하여 설명하면 다음과 같다.

즉, 표시 리드 제어 신호(51)가 H 상태인 동안에, GRAM(2)으로부터 출력되는 표시 데이터는 L 상태로 된다. 그리고, 메모리 클럭 신호가 GRAM(2)에 입력되면, 메모리 클럭 신호의 하강의 타이밍에서 GRAM(2)에 화소 데이터가 기입된다.

표시 리드 제어 신호(51)가 H 상태로부터 L 상태로 되면, 즉 표시 리드 제어 신호(51)가 메모리 데이터 갱신 기간으로 되면, 래치 회로(3)는, 래치 회로(3)를 구성하는 각 메모리 소자에 GRAM(2)에 기억되어 있는 1주사 선분의 화소 데이터를 읽어 내어 기억한다.

그리고, 데이터 래치 신호(52)가 래치 회로(3)에 입력되면, 데이터 래치 신호(52)의 하강에서, 래치 회로(3)는, 메모리 소자에 읽어 들여 기억한 1주사 선분의 화소 데이터를 확정한다.

예를 들면 표시 데이터(54) 등과 같이 GRAM(2)으로부터 출력되는 표시 데이터가 H 상태로부터 L 상태로 갱신된 경우, 래치 회로(3)는, 데이터 래치 신호(52)의 하강에서 래치 회로(3)의 대응하는 메모리 소자를 L 상태로 설정한다.

한편, 표시 데이터(55) 등과 같이 GRAM(2)으로부터 출력되는 표시 데이터가 L 상태로부터 H 상태로 갱신된 경우, 래치 회로(3)는, 데이터 래치 신호(52)의 하강에서 래치 회로(3)의 대응하는 메모리 소자를 H 상태로 설정한다.

<발명의 개시>

도 6에 영상 처리 회로(13)의 각종 구동 신호 및 제어 신호의 도 5와는 다른 타이밍차트를 도시한다.

도 6의 타이밍차트에서는, 도 4의 표시 리드 제어 신호(9)를 표시 리드 제어 신호(56)로서 나타내며, 도 4의 데이터 래치 신호(10)를 데이터 래치 신호(57)로서 나타내고, 도 4의 메모리 클럭 신호(12)를 메모리 클럭 신호(58)로서 나타낸다. 또한, 도 6에서, 표시 데이터(59), 및 표시 데이터(60)는, 각각 GRAM(2)을 구성하는 메모리 소자의 비트에 대응하는 GRAM(2)으로부터의 출력 데이터이며, 표시 데이터(59)에 대응하는 GRAM(2)의 메모리 소자의 비트는, H 상태로부터 L 상태로 설정되어 있고, 표시 데이터(60)에 대응하는 GRAM(2)의 메모리 소자의 비트는, L 상태로부터 H 상태로 설정되어 있다.

종래 기술의 도 5에서 설명한 타이밍차트와, 도 6의 타이밍차트의 상위점은, 도 6의 타이밍차트에서는, 메모리 클럭 신호(58)가, 표시 리드 제어 신호(56)가 L 상태 즉 메모리 데이터 갱신 기간에 입력되어 있는 점이다.

또한, 메모리 클럭 신호(58)가 입력되어, 메모리 클럭 신호(58)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소는, 데이터 래치 신호(57)가 입력되어, 데이터 래치 신호(57)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있다. 즉, GRAM(2)에 기입되는 화소 데이터에 대응하는 화소와 동일한 화소에 대응하는 화소 데이터가 래치 회로(3)에 의해 읽어 내어진다.

도 8에, 이러한 상황을 도시한다. 래치 회로(3)는, 데이터 래치 신호(57)에 동기하여, GRAM(2)의 메모리 소자(72)에 기억되어 있는 화소 데이터를 읽어 내고 래치 회로(3)가 갖는 메모리 소자(75)에 읽어 낸 화소 데이터를 기억한다. 한편 GRAM(2)의 메모리 소자(71) 중, 메모리 소자(73)의 부분에는, 메모리 클럭 신호(58)에 동기하여 화소 데이터가 기입된다. 따라서 메모리 소자(73)의 부분은, 메모리 클럭 신호(58)에 동기하여 화소 데이터가 기입됨과 함께, 데이터 래치 신호(57)의 하강의 타이밍에서 화소 데이터가 읽어 내어지게 되어, 경합이 발생한다.

이러한 경우, 우선, 표시 리드 제어 신호(56)가 H 상태 즉 디스차지 기간에서는, GRAM(2)을 구성하는 메모리 소자의 비트에 L 상태가 기입되어 있는지 H 상태가 기입되어 있는지에 상관없이, 그 비트에 대응하는 표시 데이터는 모두 L 상태로 되지만, 래치 회로(3)에서는, 래치 회로(3)를 구성하는 메모리 소자는 종전의 데이터값을 계속해서 유지하고 있다.

그리고, 표시 리드 제어 신호(56)가 L 상태일 때 즉 메모리 데이터 갱신 기간에, 데이터 래치 회로(3)는, GRAM(2)을 구성하는 메모리 소자에 기억되어 있는 화소 데이터를 읽어 내어 기억한다.

표시 리드 제어 신호(56)가 메모리 데이터 갱신 기간에, 메모리 클럭 신호(58)가 입력되어, 메모리 클럭 신호(58)의 하강의 타이밍에서, GRAM(2)에 화소 데이터가 기입된다. 여기서, 표시 데이터(59)는, 표시 데이터(59)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가, 메모리 클럭 신호(58)가 입력될 때까지는, H 상태로 설정되어 있었던 것으로 한다. 그리고, 메모리 클럭 신호(58)가 입력된 타이밍에서 표시 데이터(59)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트에 L 상태가 기입된 것으로 한다.

이러한 경우, GRAM(2)으로부터 출력되는 표시 데이터(59)는, 메모리 클럭 신호(58)가 입력되기 전에 메모리 데이터 갱신 기간에서, 종전의 데이터값 즉 H 상태를 출력한다. 그리고, 메모리 클럭 신호(58)가 입력되어, 메모리 클럭 신호(58)의 하강의 타이밍에서 GRAM(2)의 표시 데이터(59)에 대응하는 메모리 소자의 비트가 기입된다. 표시 데이터(59)에 대응하는 비트로서 L 상태가 기입된 것으로 한다.

그런데, 종래 기술에서 설명한 바와 같이, GRAM(2)으로부터 출력되는 표시 데이터(59)는, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되면, GRAM(2)에 기억되어 있는 화소 데이터의 값이 어떠한 값이라도, H 상태를 계속해서 유지한다. GRAM(2)으로부터 출력되는 표시 데이터(59)는, 그리고, 표시 리드 제어 신호(56)가 H 상태, 즉 디스차지 기간에는, 표시 데이터(59)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가 H 상태인지 L 상태인지에 상관없이, 표시 데이터(59)는, 모두 L 상태로 된다. GRAM(2)으로부터 출력되는 표시 데이터는, 이러한 특성을 갖고 있다.

따라서, GRAM(2)으로부터 출력되는 표시 데이터(59)는, 메모리 데이터 갱신 기간에 일단 H 상태로 설정되어 있기 때문에, GRAM(2)의 표시 데이터(59)에 대응하는 비트에 L 상태가 기입되어도 그 메모리 데이터 갱신 기간에서는 H 상태 그대로 유지된다.

표시 데이터(60)에 관해서는, 메모리 클럭 신호(58)가 입력되기 이전에는 L 상태로 설정되어 있고, 메모리 클럭 신호(58)가 입력되어, 그 하강에서 GRAM(2)에 기입된 화소 데이터에 대응하여 H 상태가 기입된다. 이 경우에는, GRAM(2)에 화소 데이터가 기입되면, GRAM(2)은, 표시 데이터(60)로서 H 상태를 출력한다.

다음으로, 데이터 래치 신호(57)가 래치 회로(3)에 입력되면, 데이터 래치 신호(57)의 하강에서, 래치 회로(3)는, 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 확정한다.

래치 회로(3)가 데이터 래치 신호(57)에 의해 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 확정한 경우, 표시 데이터(59)에 대해서는, 메모리 데이터 갱신 기간에는 H 상태 그대로 유지되기 때문에, 표시 데이터(59)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태로 되어 있음에도 불구하고, 래치 회로(3)의 표시 데이터(59)에 대응하는 메모리 소자의 비트는 H 상태 그대로 확정되어 있다. 즉, 표시 데이터(59)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트는 L 상태임에도 불구하고, 표시 데이터(59)에 대응하는 래치 회로(3)의 메모리 소자의 비트는 H 상태로 확정되어, GRAM(2)과 래치 회로(3)에서 동일한 화소의 동일한 비트의 값에 불일치가 발생하게 된다.

따라서, 표시 리드 제어 신호(56)가 L 상태 즉 메모리 데이터 갱신 기간인 동안에 메모리 클럭 신호(58)가 입력되며, 또한, 이 메모리 클럭 신호(58)가 입력되어, 메모리 클럭 신호(58)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소가, 데이터 래치 신호(57)가 입력되어, 데이터 래치 신호(57)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있는 경우에는, 표시 이상이 발생한다.

즉, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 수평 주사 선분의 화소 데이터의 읽어 냄이 경합한 경우, 표시 이상이 발생한다.

또한, 상기에서는, GRAM(2)으로부터 출력되는 표시 데이터는, 다음 특성을 갖는 것으로서 설명하였다. 즉, GRAM(2)으로부터 출력되는 표시 데이터는, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되면, GRAM(2)에 기억되어 있는 화소 데이터의 값이 어떠한 값이라도, H 상태를 계속해서 유지한다. 그리고, GRAM(2)으로부터 출력되는 표시 데이터는, 표시 리드 제어 신호(56)가 H 상태, 즉 디스차지 기간으로 되어 비로소 L 상태로 되돌아갈 수 있다.

그러나, GRAM(2)으로부터 출력되는 표시 데이터가, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되어도, GRAM(2)에 기억되어 있는 화소 데이터의 값이 L 상태로 설정된 경우에는, GRAM(2)으로부터 출력되는 표시 데이터를 L 상태로 재설정할 수 있다고 하는 특성을 갖는 경우에도 상기와 마찬가지의 문제가 발생할 수 있다.

즉, 도 7에 영상 처리 회로(13)의 각종 구동 신호 및 제어 신호의 도 6과는 다른 타이밍차트를 도시한다. 또한, 이 경우, 상기와는 달리, GRAM(2)으로부터 출력되는 표시 데이터는, GRAM(2)으로부터 출력되는 표시 데이터가, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되어도, 그 표시 데이터에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트에 기억되어 있는 화소 데이터의 값이 L 상태로 설정된 경우에는, GRAM(2)으로부터 출력되는 표시 데이터를 다시 L 상태로 재설정할 수 있다고 하는 특성을 갖는다.

도 7의 타이밍차트에서는, 도 4의 표시 리드 제어 신호(9)를 표시 리드 제어 신호(61)로서 나타내며, 도 4의 데이터 래치 신호(10)를 데이터 래치 신호(62)로서 나타내고, 도 4의 메모리 클럭 신호(12)를 메모리 클럭 신호(63)로서 나타낸다. 또한, 도 7에서, 표시 데이터(64), 및 표시 데이터(65)는, 각각 GRAM(2)에 기억되어 있는 화소 데이터의 비트에 대응하는 GRAM(2)으로부터 출력되는 출력 데이터로서, 표시 데이터(65)는 대응하는 비트가 H 상태로부터 L 상태로 설정되는 경우의 GRAM(2)으로부터 출력되는 출력 데이터이며, 표시 데이터(65)는, 대응하는 비트가 L 상태로부터 H 상태로 설정되는 경우의 GRAM(2)으로부터 출력되는 출력 데이터이다.

이러한 경우, 표시 리드 제어 신호(61)가 H 상태 즉, 디스차지 기간에 표시 데이터는 모두 L로 되어, 래치 회로(3)를 구성하는 메모리 소자의 각 비트는 종전의 데이터값을 유지한 상태로 된다.

표시 리드 제어 신호(61)가 L 상태 즉, 메모리 데이터 갱신 기간에, 래치 회로(3)는, GRAM(2)으로부터 1주사 선분의 화소 데이터를 읽어 내어 기억한다.

그런데, 도 7로부터 명백해지는 바와 같이, 메모리 데이터 갱신 기간에 데이터 래치 신호(62)와 메모리 클럭 신호(63)가 동시에 입력되어 있다. 즉, GRAM(2)에의 화소 데이터의 기입과, 그 화소 데이터를 포함하는 1주사 선분의 화소 데이터의 래치 회로(3)에의 읽어 냄이 동시에 발생하고 있다.

이러한 경우, 표시 데이터(64), 및 표시 데이터(65)로서 데이터 래치 회로(3)에 읽어 내어진 데이터는 어떠한 값으로 될지 불분명하며, 따라서 표시 이상이 발생한다.

이와 같이, 상기 어느 경우에서도, GRAM(2)에의 화소 데이터의 기입과, 그 화소 데이터에 대응하는 화소를 포함하는 주사 선분의 화소 데이터의 읽어 냄이 경합한 경우, 표시 이상이 발생한다고 하는 과제가 있다.

본 발명은, 상기 과제를 고려하여, GRAM(2)에의 화소 데이터의 기입과, 그 화소 데이터에 대응하는 화소를 포함하는 주사 선분의 화소 데이터의 읽어 냄이 경합한 경우에도 표시 이상이 발생하지 않는 영상 처리 회로, 영상 처리 회로의 제어 방법, 및 집적 회로를 제공하는 것을 목적으로 하는 것이다.

상술한 과제를 해결하기 위해, 제1 본 발명은, 표시 화면의 화소에 대응하는 데이터인 화소 데이터를 적어도 상기 표시 화면분 기억하고, 상기 화소 데이터가 메모리 클럭 신호에 동기하여 기입되는 GRAM과,

상기 GRAM으로부터 상기 표시 화면의 주사 선분의 각 화소에 대응하는 화소 데이터를 읽어 내어 기억하는 래치 회로와,

제어 수단을 구비하고,

상기 래치 회로에 기억되어 있는 상기 주사 선분의 각 화소에 대응하는 화소 데이터는, 상기 표시 화면에 표시되며,

상기 GRAM에의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄이 경합한 경우, 상기 제어 수단은, 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 소정의 지연 시간만큼 지연시켜, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 행하도록 제어하는 영상 신호 처리 회로이다.

또한, 제2 본 발명은, 상기 제어 수단은, 경합이 발생한, 상기 GRAM의 상기 화소 데이터의 기입에 대응하는 상기 메모리 클럭 신호가 공급된 시점보다 후의 기간으로서, 그 메모리 클럭 신호의 다음 메모리 클럭 신호가 공급되는 것보다 전의 상기 기간 동안에, 상기 래치 회로가 상기 주사 선분의 각 화소에 대응하는 화소 데이터를 읽어내도록 상기 소정 지연 시간만큼 표시 리드 제어 신호 및 데이터 래치 신호를 지연시켜 입력하는 지연 수단을 갖는 제1 본 발명의 영상 신호 처리 회로이다..

또한, 제3 본 발명은, 상기 소정 지연 시간은, 가변적으로 조정 가능한, 제2 본 발명의 영상 신호 처리 회로이다.

또한, 제4 본 발명은, 상기 제어 수단은, 상기 GRAM에의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄이 경합하였는지의 여부를 감시하는 감시 수단을 갖는, 제1 본 발명의 영상 신호 처리 회로이다.

또한, 제5 본 발명은, 상기 제어 수단은, 상기 감시 수단의 감시 결과에 기초하여, 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 지연시켜, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 행하도록 제어하는 지연 수단을 구비한, 제4 본 발명의 영상 신호 처리 회로이다.

또한, 제6 본 발명은, 상기 GRAM으로부터 상기 래치 회로에 상기 주사 선분 의 각 화소에 대응하는 화소 데이터를 읽어 내는, 경합이 발생하지 않는 경우의 메모리 데이터 갱신 기간에, 상기 GRAM에의 상기 화소 데이터의 기입이 복수회 행해지는 경우, 상기 경합이 발생하였을 때, 상기 제어 수단은, 상기 화소 데이터의 기입 기간과 그 다음 화소 데이터의 기입 기간 동안에, 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 지연시켜, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 상기 경합이 발생하지 않는 경우의 메모리 데이터 갱신 기간에 복수회 행하도록 제어하는, 제1 본 발명의 영상 신호 처리 회로이다.

또한, 제7 본 발명은, 표시 화면의 화소에 대응하는 데이터인 화소 데이터를 적어도 상기 표시 화면분 기억하고, 상기 화소 데이터가 메모리 클럭 신호에 동기하여 기입되는 GRAM과,

제어 수단을 구비한 영상 신호 처리 회로를 제어하는 영상 신호 처리 회로의 제어 방법으로서,

상기 GRAM에의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치 회로에의 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄이 경합한 경우, 상기 제어 수단이, 상기 주사 선분의 각 화소에 대응하는 화소 데이터의 읽어 냄을 소정 지연 시간만큼 지연시키도록 제어하는 스텝을 구비한 영상 신호 처리 회로의 제어 방법이다.

또한, 제8 본 발명은, 제1 본 발명의 영상 신호 처리 회로가 내장되어 있는 집적 회로이다.

도 1은 본 발명의 제1 및 제2 실시 형태에서의 영상 처리 회로의 구성을 도시하는 도면.

도 2는 본 발명의 제1 실시 형태에서의 영상 처리 회로의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

도 3은 본 발명의 제2 실시 형태에서의 영상 처리 회로의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

도 4는 종래의 영상 처리 회로의 구성을 도시하는 도면.

도 5는 종래의 영상 처리 회로의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

도 6은 종래의 영상 처리 회로에서 경합이 발생한 경우의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

도 7은 종래의 영상 처리 회로에서 경합이 발생한 경우의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

도 8은 경합이 발생한 경우의 GRAM(2)와 래치 회로(3)의 메모리 소자의 상태를 도시하는 도면.

도 9는 본 발명의 제3 실시 형태에서의 영상 처리 회로의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시하는 도면.

(부호의 설명)

1 : 영상 처리 회로

2 : GRAM

3 : 래치 회로

4 : 래치 회로 제어 수단

5 : OR 회로

6 : OR 회로

7 : 호스트 리트라이 지연 회로

8 : 표시 패널

9 : 표시 리드 제어 신호

9a : 호스트 리트라이용의 표시 리드 제어 신호

9b : 표시 리드 제어 신호

10 : 데이터 래치 신호

10a : 호스트 리트라이용의 데이터 래치 신호

10b : 데이터 래치 신호

91 : 지연 시간 저장 메모리

92 : 감시 회로

93 : 드라이버 IC

<발명을 실시하기 위한 최량의 형태>

이하에, 본 발명의 실시 형태를 도면을 참조하면서 설명한다.

(제1 실시 형태)

도 1에, 제1 실시 형태의 영상 처리 회로(1)를 도시한다. 제1 실시 형태의 영상 처리 회로(1)는 휴대 전화 등에 이용되는 것이다.

영상 처리 회로(1)는, 래치 회로(3)와 GRAM(graphic Random access memory)(2)과, 제어 수단(4)으로 구성된다. GRAM(2)은, 표시 패널(8)에 표시되는 1화면분의 화소 데이터를 기억하는 기입 및 읽어 냄 가능한 메모리로서, 입력되는 메모리 클럭 신호(12)에 동기하여 표시 패널(8)을 구성하는 1화소에 대응하는 화소 데이터가 기입되는 메모리이다.

제어 수단(4)은, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합한 경우, 재차 래치 회로(3)가 GRAM(2)으로부터 1주사 선분의 화소 데이터를 읽어 내도록 제어 신호를 발생하여, 래치 회로(3)에 출력하는 회로이다.

제어 수단(4)은, 지연 회로(7), OR 회로(5), OR 회로(6), 지연 시간 저장 메모리(91), 및 감시 회로(92)로 구성된다.

지연 회로(7)는, 입력되어 오는 메모리 클럭 신호(12)를 지연시켜, GRAM(2)으로부터의 데이터의 재읽어 들임용(호스트 리트라이용이라고 함)의 데이터 래치 신호(10a)와, 호스트 리트라이용의 표시 리드 제어 신호(9a)를 발생시키는 회로이다.

OR 회로(5)는, 데이터 래치 신호(10)와 지연 회로(7)에서 발생된 호스트 리 트라이용의 데이터 래치 신호(10a)와의 OR을 취한 신호를 데이터 래치 신호(10b)로서 출력하는 회로이다.

OR 회로(6)는, 표시 데이터 리드 제어 신호(9)와 호스트 리트라이 지연 회로(7)에서 발생된 호스트 리트라이용의 표시 리드 제어 신호(9a)와의 OR을 취한 신호를 표시 리드 제어 신호(9b)로서 출력하는 회로이다.

지연 시간 저장 메모리(91)는, 입력되어 오는 메모리 클럭 신호(12)를 지연 회로(7)가 지연시키는 시간에 관한 정보를 저장하는 메모리이다.

감시 회로(92)는, 경합이 발생하는지의 여부를 감시하는 회로이다.

또한, 영상 처리 회로(1)는, 다른 영상 처리 기능과 함께, 1칩의 집적 회로인 드라이버 IC(93)에 내장되어 있다.

또한, 본 실시 형태의 지연 회로(7) 및 지연 시간 저장 메모리(91)는 본 발명의 지연 수단의 예이다.

다음으로, 이러한 본 실시 형태의 영상 처리 회로(1)의 동작을 설명한다.

제어 수단(4)에는, 표시 리드 제어 신호(9), 데이터 래치 신호(10), 및 메모리 클럭 신호(12)가 입력된다. 또한, GRAM(2)에는 메모리 클럭 신호(12)가 입력된다.

도 2에, 영상 처리 회로(1)의 이들 각종 구동 신호 및 제어 신호의 타이밍차트를 도시한다.

도 2의 타이밍차트에서는, 도 1의 표시 리드 제어 신호(9)를 통상 시 표시 리드 제어 신호(14)로서 나타내며, 도 1의 데이터 래치 신호(10)를 통상 시 데이터 래치 신호(15)로서 나타내고, 도 1의 메모리 클럭 신호(12)를 메모리 클럭 신호(16)로서 나타내며, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 표시 리드 제어 신호(9a)를, 호스트 리트라이용 표시 리드 신호(17)로서 나타내고, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 데이터 래치 신호(10a)를, 호스트 리트라이용 데이터 래치 신호(18)로서 나타낸다. 또한, 도 2에서는, OR 회로(6)로부터 출력된 표시 리드 제어 신호(9b)를, 경합 발생 시 표시 리드 제어 신호(19)로서 나타내며, OR 회로(5)로부터 출력된 데이터 래치 신호(10b)를 경합 발생 시 데이터 래치 신호(20)로서 나타낸다.

즉, OR 회로(6)는, 표시 리드 제어 신호(9)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 표시 리드 제어 신호(9a)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(19)로서 출력한다. 또한, OR 회로(5)는, 데이터 래치 신호(10)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 데이터 래치 신호(10a)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(20)로서 출력한다.

또한, 도 2에서, 표시 데이터(21), 및 표시 데이터(22)는, 각각 GRAM(2)을 구성하는 메모리 소자의 비트에 대응하는 출력 데이터로서, 표시 데이터(21)는 GRAM(2)을 구성하는 메모리 소자의 비트가 H 상태로부터 L 상태로 설정되는 경우의 출력 데이터이며, 표시 데이터(22)는, GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태로부터 H 상태로 설정되는 경우의 출력 데이터이다.

표시 리드 제어 신호(9b)는, 디스차지 기간을 나타내는 H(High) 상태와 메모리 데이터 갱신 기간을 나타내는 L(Low) 상태를 취할 수 있는 제어 신호로서, GRAM(2)에 입력되는 표시 리드 제어 신호(9b)가 H 상태일 때, 즉, 디스차지 기간에 GRAM(2)으로부터 출력되는 표시 데이터는 모두 L로 되며, 래치 회로(3)를 구성하는 메모리 소자의 각 비트는 종전의 데이터값을 유지한 상태로 된다.

또한, GRAM(2)에 입력되는 표시 리드 제어 신호(9b)가 L 상태일 때, 즉, 메모리 데이터 갱신 기간일 때, 래치 회로(3)는, GRAM(2)으로부터 1주사 선분의 화소 데이터를 읽어 들여, 기억한다.

단, GRAM(2)으로부터 출력되는 표시 데이터는, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되면, GRAM(2)을 구성하는 메모리 소자의 비트가 어떠한 값이라도, H 상태를 계속해서 유지한다. 그리고, GRAM(2)으로부터 출력되는 표시 데이터는, 표시 리드 제어 신호(9b)가 H 상태, 즉 디스차지 기간으로 되어 비로소 L 상태로 되돌아갈 수 있다. GRAM(2)으로부터 출력되는 표시 데이터는, 이러한 특성을 갖고 있다.

또한, 래치 회로(3)에 데이터 래치 신호(10b)가 입력되면, 그 데이터 래치 신호(10b)의 하강에서 래치 회로(3)는, 래치 회로(3)를 구성하는 메모리 소자의 각 비트의 값을 확정한다.

또한, 메모리 클럭 신호(12)가 GRAM(2)에 입력되어, 메모리 클럭 신호(12)의 하강의 타이밍에서, GRAM(2)에 화소 데이터가 기입된다. 이와 같이 GRAM(2)에의 화소 데이터의 기입은, 메모리 클럭 신호(12)에 동기하여 행해진다.

이상의 동작을 통합하여 설명하면 다음과 같다.

도 2의 타이밍차트에서는, 메모리 클럭 신호(16)가, 통상 시 표시 리드 제어 신호(14)가 L 상태 즉 메모리 데이터 갱신 기간에 입력되어 있다.

또한, 메모리 클럭 신호(16)가 입력되어, 메모리 클럭 신호(16)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소는, 통상 시 데이터 래치 신호(15)가 입력되어, 통상 시 데이터 래치 신호(15)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있다. 즉, GRAM(2)에 기입되는 화소 데이터에 대응하는 화소와 동일한 화소에 대응하는 화소 데이터가 래치 회로(3)에 의해 읽어 내어진다.

이러한 경우, 우선, 통상 시 표시 리드 제어 신호(14)가 H 상태 즉 경합 발생 시 표시 리드 제어 신호(19)가 H 상태인 경우, 즉 디스차지 기간에 표시 데이터는 모두 L로 되어, 래치 회로(3)를 구성하는 메모리 소자의 각 비트는 종전의 데이터값을 유지한 상태로 된다.

그리고, 통상 시 표시 리드 제어 신호(14)가 L 상태일 때 즉 경합 발생 시 표시 리드 제어 신호(19)가 L 상태일 때, 즉, 메모리 데이터 갱신 기간에, 데이터 래치 회로(3)는, 통상 시 데이터 래치 신호(15) 및 경합 발생 시 데이터 래치 신호(20)로 나타내는 바와 같이, GRAM(2)에 기억되어 있는 화소 데이터를 읽어 내어 기억한다.

경합 발생 시 표시 리드 제어 신호(19)가 L 상태일 때, 즉 메모리 데이터 갱신 기간에, 메모리 클럭 신호(16)가 입력되어, 메모리 클럭 신호(16)의 하강의 타 이밍에서, GRAM(2)에 화소 데이터가 기입된다. 여기서, 표시 데이터(21)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트는, 메모리 클럭 신호(16)가 입력될 때까지는, H 상태로 설정되어 있었던 것으로 한다. 그리고, 메모리 클럭 신호(16)가 입력된 타이밍에서 이 비트에 L 상태가 기입된 것으로 한다.

이러한 경우, 래치 회로(3)는 메모리 클럭 신호(16)가 입력되기 전의 메모리 데이터 갱신 기간에서, 이미, 표시 데이터(21)의 비트를 읽어 내어 기억하고 있다. 그리고, 메모리 클럭 신호(16)가 입력되어, 메모리 클럭 신호(16)의 하강의 타이밍에서 표시 데이터(21)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가 기입된다. 이 비트에 L 상태가 기입된 것으로 한다.

그런데, 종래 기술에서 설명한 바와 같이, GRAM(2)으로부터 출력되는 표시 데이터는, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되면, GRAM(2)을 구성하는 메모리 소자의 비트에 어떠한 값이 설정되어 있어도, H 상태를 계속해서 유지한다. GRAM(2)으로부터 출력되는 표시 데이터는, 경합 발생 시 표시 리드 제어 신호(19)가 H 상태, 즉 디스차지 기간으로 되어 비로소 L 상태로 되돌아갈 수 있다. GRAM(2)으로부터 출력되는 표시 데이터는, 이러한 특성을 갖고 있다.

따라서, GRAM(2)의 표시 데이터(21)에 대응하는 메모리 소자의 비트는 일단 H 상태로 설정되어 있기 때문에, GRAM(2)으로부터 출력되는 표시 데이터(21)는 메모리 데이터 갱신 기간에서는 H 상태 그대로 유지된다.

표시 데이터(22)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트는, 메모리 클럭 신호(16)가 입력되기 이전에는 L 상태로 설정되어 있고, 메모리 클럭 신 호(16)가 입력되어, 그 하강에서 그 비트에 H 상태가 기입된다. 이 경우에는, GRAM(2)에 화소 데이터가 기입되면, GRAM(2)은, 표시 데이터(22)로서, H 상태를 출력한다.

다음으로, 경합 발생 시 데이터 래치 신호(20)가 래치 회로(3)에 입력되면, 경합 발생 시 데이터 래치 신호(20)의 하강에서, 래치 회로(3)는, 래치 회로(3)를 구성하는 메모리 소자가 기억하고 있는 각 비트를 확정한다.

래치 회로(3)가 경합 발생 시 데이터 래치 신호(20)에 의해 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 확정한 경우, 표시 데이터(21)에 대해서는, GRAM(2)의 화소 데이터의 표시 데이터(21)에 대응하는 비트가 L 상태로 되어 있음에도 불구하고, 래치 회로(3)의 표시 데이터(21)에 대응하는 메모리 소자의 비트는 H 상태 그대로 확정되어 있다.

따라서, 경합 발생 시 표시 리드 제어 신호(19)가 L 상태 즉 메모리 데이터 갱신 기간 동안에 메모리 클럭 신호(16)가 입력되며, 또한, 이 메모리 클럭 신호(16)가 입력되어, 메모리 클럭 신호(16)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소가, 경합 발생 시 데이터 래치 신호(20)가 입력되어, 경합 발생 시 데이터 래치 신호(20)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있는 경우에는, 표시 이상이 발생하게 된다.

이러한 GRAM(2)에의 화소 데이터의 기입과 래치 회로(3)에 의해 화소 데이터의 읽어 냄과의 경합은, 통상 시 표시 리드 제어 신호(14)가 메모리 데이터 갱신 기간에 있는 경우에, 메모리 클럭 신호가 H 상태로 된 경우에 발생할 수 있다. 따 라서, 감시 회로(92)는, 이러한 경합이 발생할 수 있는지의 여부를 감시한다. 즉, 감시 회로(92)는, 이하에 설명하는 감시 구간 동안에 메모리 클럭 신호(16)가 H 상태로 되는지의 여부를 감시한다. 그리고, 감시 회로(92)는, 감시 구간 동안에 메모리 클럭 신호(16)가 H 상태로 되는 경우에는, 이하에 설명한 바와 같이, 지연 회로(7)를 동작시켜, 래치 회로(3)에 재읽어 들임 처리를 행하게 한다.

여기서, 감시 구간은, 통상 시 표시 리드 제어 신호(14)의 메모리 데이터 갱신 기간 중, 메모리 데이터 갱신 기간의 종단으로부터 소정 시간을 제외한 구간이다. 그리고, 이러한 소정 시간은, 이 소정 시간 동안에 재차 래치 회로(3)가 GRAM(2)으로부터 1주사 선분의 화소 데이터를 읽어 낼 수 있을 만큼 충분히 긴 시간으로서 설정된다.

또한, 감시 회로(92)는, 드라이버 IC(93)에서 공통으로 이용되고 있는 동기 신호에 기초하여 동작하기 때문에, 데이터 래치 신호(10)나 표시 리드 제어 신호(9)가 어떠한 타이밍에서 입력되어 올지는, 드라이버 IC(93)에서 공통으로 이용되는 동기 신호를 이용하여 연산 처리함으로써 미리 구해 둘 수 있다. 따라서, 상술한 감시 구간도 이러한 동기 신호에 기초하여 연산 처리함으로써 미리 요구할 수 있다.

감시 회로(92)가 감시 구간 동안에 메모리 클럭 신호(16)가 H 상태로 되는 것을 검출하면, 상술한 바와 같이, 지연 회로(7)를 제어하여, 이하의 동작을 행하게 한다.

즉, 제어 수단(4)의 지연 회로(7)는, 메모리 클럭 신호(16)를 입력하고, 메 모리 클럭 신호(16)를 소정 시간만큼 지연시킴으로써, 호스트 리트라이용 표시 리드 신호(17)와 호스트 리트라이용 데이터 래치 신호(18)를 발생하여, 각각, OR 회로(6)와 OR 회로(5)에 출력한다. 여기서, 상기의 소정 시간은, 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보에 기초하여 결정된다. 또한, 지연 시간 저장 메모리(91)에는, 지연 시간을 나타내는 정보가 커맨드에 의해 미리 설정되어 있는 것으로 한다. 또한, 지연 시간을 나타내는 정보는 커맨드에 의해 필요에 따라 재설정할 수 있다.

OR 회로(5)는, 통상 시 표시 리드 제어 신호(14)와 호스트 리트라이용 표시 리드 신호(17)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(19)로서 래치 회로(3)에 출력한다.

또한, OR 회로(6)는, 통상 시 데이터 래치 신호(15)와 호스트 리트라이용 데이터 래치 신호(18)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(20)로서 래치 회로(3)에 출력한다.

그 결과, 경합 발생 시 표시 리드 제어 신호(19)는 L 상태로 된 후, 재차 H 상태로 설정된다. 따라서, 경합 발생 시 표시 리드 제어 신호(19)에 따라, 래치 회로(3)는, 재차, 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 L 상태로 설정한다.

그 후, 경합 발생 시 표시 리드 제어 신호(19)는 H 상태 후에 재차 L 상태로 설정된다. 경합 발생 시 표시 리드 제어 신호(19)가 재차 L 상태로 설정되면, 래치 회로(3)는 GRAM(2)에 기억되어 있는 화소 데이터를 1주사 선분 읽어 내어 기억 한다.

경합 발생 시 표시 리드 제어 신호(19)가 재차 L 상태로 설정되어 있을 때에, 경합 발생 시 데이터 래치 신호(20)가 입력된다. 래치 회로(3)는 경합 발생 시 데이터 래치 신호(20)의 하강의 타이밍에서, 기억하고 있는 1주사 선분의 화소 데이터를 확정한다.

이와 같이, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합한 경우에, 제어 수단(4)은, 경합 발생 시 표시 리드 제어 신호(19)와 경합 발생 시 데이터 래치 신호(20)로 나타내는 바와 같이, 디스차지 기간과 메모리 데이터 갱신 기간, 및 데이터 확정의 타이밍을 경합이 발생한 메모리 클럭 신호(16)보다 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보에 기초하는 소정 시간만큼 지연시킨다. 따라서, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 화소 데이터의 읽어 냄이 경합한 경우라도, 표시 리드 제어 신호(9)가 메모리 데이터 갱신 기간 동안에 래치 회로(3)가 재읽어 들임 처리를 행할 수 있기 때문에, GRAM(2)으로부터 래치 회로(3)에 1주사 선분의 화소 데이터를 정상적으로 읽어 낼 수 있게 된다.

또한, 제1 실시 형태에서는, 감시 회로(92)는, 감시 구간 동안에 메모리 클럭 신호(12)가 H 상태로 되었는지의 여부를 검출하고, 감시 구간 동안에 메모리 클럭 신호(12)가 H 상태로 되어 경합의 가능성이 있는 경우에는, 지연 회로(7)를 동작시켜 래치 회로(3)에 재읽어 들임 처리를 시키는 것으로서 설명하였지만, 이에 한하지 않는다. 감시 회로(92)는, 감시 구간 동안에 메모리 클럭 신호(12)가 H 상태로 된 것을 검출한 경우에는, 실제로 경합함으로써 표시 이상이 발생하는지의 여부를 또한 검출하고, 실제로 경합이 발생하여 표시 이상이 발생하는 경우에만, 지연 회로(7)를 동작시켜 래치 회로(3)에 재읽어 들임 처리를 시켜도 된다.

또한, 제1 실시 형태에서는, 감시 구간은, 표시 리드 제어 신호(9)가 메모리 데이터 갱신 기간 중 종단으로부터 소정 시간을 제외한 부분인 것으로서 설명하였지만, 이에 한하지 않는다. 감시 구간의 시작을, 표시 리드 제어 신호(9)가 메모리 데이터 갱신 기간을 개시하는 시점보다 경합 발생 시 표시 리드 제어 신호가 L의 기간으로 되는 소정 시간만큼 전의 시점으로 하고, 감시 구간의 끝은 상기 제1 실시 형태와 마찬가지로 메모리 데이터 갱신 기간의 종단보다 소정 시간만큼 전의 시점으로 해도 된다. 이와 같이 감시 구간의 시작을, 메모리 데이터 갱신 기간이 시작되는 것보다 전의 시점으로 설정해도, 실제로는 경합이 발생하여 표시 이상이 발생하지 않는 경우라도 래치 회로(3)가 재읽어 들임 처리를 행하게 되는 경우가 발생할 가능성은 있지만, 표시 이상은 회피할 수 있다.

또한, 감시 회로(92)는, 다른 영상 처리 기능과 함께 1칩의 집적 회로에 내장되어 있는 것으로서 설명하였지만, 이에 한하지 않는다. 또한 영상 처리 회로(1)가, 다른 영상 처리 기능과 함께 복수의 집적 회로에 내장되어 있어도 된다.

(제2 실시 형태)

다음으로, 제2 실시 형태에 대하여 설명한다.

도 1에, 제2 실시 형태의 영상 처리 회로(1)를 도시한다. 제2 실시 형태의 영상 처리 회로(1)는, 제1 실시 형태와 마찬가지로 휴대 전화 단말기 등에 이용되는 것이다.

제2 실시 형태의 영상 처리 회로(1)의 구성은, 제1 실시 형태의 것과 마찬가지이기 때문에 설명을 생략한다.

다음으로, 이러한 본 실시 형태의 영상 처리 회로(1)의 동작을 제1 실시 형태와의 상위점을 중심으로 설명한다.

제1 실시 형태에서는, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합한 경우, 메모리 데이터 갱신 기간, 디스차지 기간, 및 데이터를 확정하는 타이밍을 소정 시간만큼 지연시켰다.

그러나, 단순히 메모리 데이터 갱신 기간, 디스차지 기간, 래치 회로(3)의 데이터를 확정하는 타이밍을 소정 시간 지연시킨 것만으로는, 경합이 발생한 메모리 클럭 신호의 다음 메모리 클럭 신호와, 지연된 메모리 데이터 갱신 기간, 및 래치 회로(3)의 데이터를 확정하는 타이밍이 재차 경합할 가능성이 있다.

이러한 경우를 회피하기 위해, 본 실시 형태에서는, 지연시킨 메모리 데이터 갱신 기간, 지연된 디스차지 기간, 및 지연된 데이터를 확정하는 타이밍이, 경합이 발생한 메모리 클럭 신호와, 경합이 발생한 메모리 클럭 신호의 다음 메모리 클럭 신호와의 사이에 들어가도록 하다. 그를 위해서는, 지연 시간 저장 메모리(91)에는, 지연 시간을 나타내는 정보로서, 예를 들면 메모리 클럭 신호(12)가 H 상태로 되는 주기에 기초하여 산출한 시간을 커맨드에 의해 미리 저장해 둔다.

도 3에 영상 처리 회로(1)의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시한다.

도 3의 타이밍차트에서는, 도 1의 표시 리드 제어 신호(9)를 통상 시 표시 리드 제어 신호(23)로서 나타내며, 도 1의 데이터 래치 신호(10)를 통상 시 데이터 래치 신호(24)로서 나타내고, 도 1의 메모리 클럭 신호(12)를 메모리 클럭 신호(25)로서 나타내며, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 표시 리드 제어 신호(9a)를, 호스트 리트라이용 표시 리드 신호(26)로서 나타내고, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 데이터 래치 신호(10a)를, 호스트 리트라이용 데이터 래치 신호(27)로서 나타낸다. 또한, 도 3에서는, OR 회로(6)로부터 출력된 표시 리드 제어 신호(9b)를, 경합 발생 시 표시 리드 제어 신호(28)로서 나타내며, OR 회로(5)로부터 출력된 데이터 래치 신호(10b)를 경합 발생 시 데이터 래치 신호(29)로서 나타내고 있다.

즉, OR 회로(6)는, 표시 리드 제어 신호(9)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 표시 리드 제어 신호(9a)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(28)로서 출력한다. 또한, OR 회로(5)는, 데이터 래치 신호(10)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 데이터 래치 신호(10a)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(29)로서 출력한다.

또한, 도 3에서, 표시 데이터(30), 및 표시 데이터(31)는, 각각 GRAM(2)을 구성하는 메모리 소자의 비트에 대응하는 GRAM(2)으로부터의 출력 데이터로서, 표시 데이터(30)는 GRAM(2)을 구성하는 메모리 소자의 비트가 H 상태로부터 L 상태로 설정되는 경우의 출력 데이터이고, 표시 데이터(31)는, GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태로부터 H 상태로 설정되는 경우의 출력 데이터이다.

도 3의 타이밍차트에서는, 메모리 클럭 신호(25)가, 통상 시 표시 리드 제어 신호(23)가 L 상태 즉 메모리 데이터 갱신 기간에 입력되어 있다.

또한, 메모리 클럭 신호(25)가 입력되어, 메모리 클럭 신호(25)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소는, 통상 시 데이터 래치 신호(24)가 입력되어, 통상 시 데이터 래치 신호(24)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있다. 즉, GRAM(2)에 기입되는 화소 데이터에 대응하는 화소와 동일한 화소에 대응하는 화소 데이터가 래치 회로(3)에 의해 읽어 내어진다.

이러한 경우에는, 제1 실시 형태와 마찬가지로 GRAM(2)에의 기입과, GRAM(2)으로부터 래치 회로(3)에의 읽어 냄이 경합한다.

감시 회로(92)는, 제1 실시 형태와 마찬가지로 하여 이러한 경합이 발생하는지의 여부를 감시한다.

이러한 경우, 우선, 통상 시 표시 리드 제어 신호(23)가 H 상태 즉 경합 발생 시 표시 리드 제어 신호(28)가 H 상태인 경우, 즉 디스차지 기간에 표시 데이터는 L로 되어, 래치 회로(3)를 구성하는 메모리 소자의 각 비트는 종전의 데이터값을 유지한 상태로 된다.

그리고, 통상 시 표시 리드 제어 신호(23)가 L 상태일 때 즉 경합 발생 시 표시 리드 제어 신호(28)가 L 상태일 때, 즉, 메모리 데이터 갱신 기간에, 데이터 래치 회로(3)는, 통상 시 데이터 래치 신호(24) 및 경합 발생 시 데이터 래치 신호(29)로 나타내는 바와 같이 GRAM(2)에 기억되어 있는 화소 데이터를 읽어 내어 기억한다.

경합 발생 시 표시 리드 제어 신호(28)가 메모리 데이터 갱신 기간에, 메모리 클럭 신호(25)가 입력되어, 메모리 클럭 신호(25)의 하강의 타이밍에서, GRAM(2)에 화소 데이터가 기입된다. 여기서, 표시 데이터(30)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트는, 메모리 클럭 신호(25)가 입력될 때까지는, H 상태로 설정되어 있었던 것으로 한다. 그리고, 메모리 클럭 신호(25)가 입력된 타이밍에서 표시 데이터(30)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트에 L 상태가 기입된 것으로 한다.

이러한 경우, 래치 회로(3)는 메모리 클럭 신호(25)가 입력되기 전에 메모리 데이터 갱신 기간에서, 이미, 표시 데이터(30)의 비트를 읽어 내어 기억하고 있다. 그리고, 메모리 클럭 신호(25)가 입력되어, 메모리 클럭 신호(25)의 하강의 타이밍에서 표시 데이터(30)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트가 기입된다. 표시 데이터(30)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트로서 L 상태가 기입된 것으로 한다.

그런데, 종래 기술에서 설명한 바와 같이, GRAM(2)으로부터 출력되는 표시 데이터는, 메모리 데이터 갱신 기간 동안, 일단 H 상태로 설정되면, GRAM(2)을 구 성하는 메모리 소자의 비트에 어떠한 값이 설정되어 있어도, H 상태를 계속해서 유지한다. GRAM(2)으로부터 출력되는 표시 데이터는, 경합 발생 시 표시 리드 제어 신호(28)가 H 상태, 즉 디스차지 기간으로 되어 비로소 L 상태로 되돌아갈 수 있다. GRAM(2)으로부터 출력되는 표시 데이터는, 이러한 특성을 갖고 있다.

따라서, GRAM(2)의 표시 데이터(30)에 대응하는 메모리 소자의 비트는 일단 H 상태로 설정되어 있기 때문에, 메모리 데이터 갱신 기간에서는 H 상태 그대로 유지된다.

표시 데이터(31)에 대응하는 GRAM(2)을 구성하는 메모리 소자의 비트에 관해서는, 메모리 클럭 신호(25)가 입력되기 이전에는 L 상태로 설정되어 있으며, 메모리 클럭 신호(25)가 입력되어, 그 하강에서 GRAM(2)에 기입된 화소 데이터에 대응하여 그 비트에 H 상태가 기입된다. 이 경우에는, GRAM(2)에 화소 데이터가 기입되면, GRAM(2)으로부터 출력되는 표시 데이터(31)는 H 상태를 나타내고 있기 때문에, 래치 회로(3)는, 표시 데이터(31)에 대응하는 래치 회로(3)의 메모리 소자의 비트를 H 상태로 설정한다.

다음으로, 경합 발생 시 데이터 래치 신호(29)가 래치 회로(3)에 입력되면, 경합 발생 시 데이터 래치 신호(29)의 하강에서, 래치 회로(3)는, 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 확정한다.

래치 회로(3)가 경합 발생 시 데이터 래치 신호(29)에 의해 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 확정한 경우, 표시 데이터(30)에 대해서는, GRAM(2)을 구성하는 메모리 소자의 비트가 L 상태로 되어 있음에도 불구하고, 래치 회로(3)의 표시 데이터(30)에 대응하는 메모리 소자의 비트는 H 상태 그대로 확정되어 있다.

따라서, 경합 발생 시 표시 리드 제어 신호(28)가 L 상태 즉 메모리 데이터 갱신 기간 동안에 메모리 클럭 신호(25)가 입력되며, 또한, 이 메모리 클럭 신호(25)가 입력되어, 메모리 클럭 신호(25)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소가, 경합 발생 시 데이터 래치 신호(29)가 입력되어, 경합 발생 시 데이터 래치 신호(29)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있는 경우에는, 표시 이상이 발생하게 된다.

따라서, 이러한 경우가 발생한 경우에는, 제어 수단(4)의 지연 회로(7)는, 메모리 클럭 신호(12)를 입력하고, 메모리 클럭 신호(12)를 소정 시간만큼 지연시킴으로써, 호스트 리트라이용 표시 리드 신호(26)와 호스트 리트라이용 데이터 래치 신호(27)를 발생하여, 각각, OR 회로(6)와 OR 회로(5)에 출력한다.

OR 회로(5)는, 통상 시 표시 리드 제어 신호(23)와 호스트 리트라이용 표시 리드 신호(26)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(28)로서 래치 회로(3)에 출력한다.

또한, OR 회로(6)는, 통상 시 데이터 래치 신호(24)와 호스트 리트라이용 데이터 래치 신호(27)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(29)로서 래치 회로(3)에 출력한다.

그 결과, 경합 발생 시 표시 리드 제어 신호(28)는 L 상태로 된 후, 재차 H 상태로 설정된다. 따라서, 경합 발생 시 표시 리드 제어 신호(28)에 따라, 래치 회로(3)는, 재차, 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 L 상태로 설정한다.

그 후, 경합 발생 시 표시 리드 제어 신호(28)는 L 상태로 재차 설정된다. 경합 발생 시 표시 리드 제어 신호(28)가 재차 L 상태로 설정되면, 래치 회로(3)는 GRAM(2)에 기억되어 있는 화소 데이터를 1주사 선분 읽어 내어 기억한다,

경합 발생 시 표시 리드 제어 신호(28)가 재차 L 상태로 설정되어 있을 때에, 경합 발생 시 데이터 래치 신호(29)가 입력된다. 래치 회로(3)는 경합 발생 시 데이터 래치 신호(29)의 하강의 타이밍에서, 기억하고 있는 1주사 선분의 화소 데이터를 확정한다.

이와 같이, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)로부터 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합한 경우에, 제어 수단(4)은, 경합 발생 시 표시 리드 제어 신호(28)와 경합 발생 시 데이터 래치 신호(29)로 나타내는 바와 같이, 디스차지 기간과 메모리 데이터 갱신 기간, 및 데이터 확정의 타이밍을 경합이 발생한 메모리 클럭 신호(16)보다 소정 시간 지연시킨다. 그리고, 제어 수단(4)은, 경합이 발생하였을 때의 메모리 클럭 신호(25)의 다음 메모리 클럭 신호가 GRAM(2)에 입력될 때까지, 재차의 디스차지 기간과 메모리 데이터 갱신 기간이 개시되어, 재차의 경합 발생 시 데이터 래치 신호(29)가 래치 회로(3)에 입력되어 종료되도록 제어한다. 이러한 제어는, 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보로서, 메모리 클럭 신호(12)의 주기에 기초하는 시간을 나타내는 정보를 설정하였기 때문에, 용이하게 실현할 수 있다.

즉, 이러한 제어는 예를 들면 다음과 같이 하여 행할 수 있다. 즉, 지연 회로(7)에서 메모리 클럭 신호(25)를 지연시켜 호스트 리트라이용 표시 리드 신호(26) 및 호스트 리트라이용 데이터 래치 신호(27)를 발생시킬 때에, 연속하여 입력되는 2개의 메모리 클럭 신호(25)의 간격 데이터인, 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보를 고려하여 메모리 클럭 신호(25)를 지연시킨다. 그리고, 경합이 발생한 메모리 클럭 신호(25)의 다음 메모리 클럭 신호가 입력될 때까지, 재차의 경합 발생 시 표시 리드 제어 신호(28)가 디스차지 기간으로부터 메모리 데이터 갱신 기간으로 이행하고 있고, 재차의 경합 발생 시 데이터 래치 신호(29)가 재차의 메모리 데이터 갱신 기간에, 경합이 발생한 메모리 클럭 신호(25)의 다음 메모리 클럭 신호가 입력될 때까지 하강하고 있도록, 호스트 리트라이용 표시 리드 신호(26) 및 호스트 리트라이용 데이터 래치 신호(27)를 발생한다.

따라서, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 화소 데이터의 읽어 냄이 경합한 경우라도, 경합한 메모리 클럭 신호(25)의 다음 메모리 클럭 신호와 재차의 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합하지 않는다. 이와 같이, 본 실시 형태에 따르면, GRAM(2)으로부터 래치 회로(3)에 1주사 선분의 화소 데이터를 정상적으로 읽어 낼 수 있게 된다.

또한, GRAM(2)으로부터 출력되는 표시 데이터가, 메모리 데이터 갱신 기간 동안, GRAM(2)을 구성하는 메모리 소자의 비트가 일단 H 상태로 설정되어도, GRAM(2)을 구성하는 메모리 소자의 비트가 재차 L 상태로 설정된 경우에는, 그 비 트에 대응하는 표시 데이터로서 GRAM(2)이 L 상태를 출력할 수 있다고 하는 특성을 갖는 경우에는, 경합이 발생하는 것이 통상 시 데이터 래치 신호와 메모리 클럭 신호가 동시에 입력되는 경우이다. 이것을 제외하면, 상기와 마찬가지의 처리를 함으로써 이 경우에도 표시 이상이 발생하지 않는 영상 처리 회로를 실현할 수 있다.

또한, 본 실시 형태에서는 GRAM(2)이 표시 패널(8)의 1화면분의 화소 데이터를 기억하는 것으로서 설명하였지만, 이에 한하지 않는다. GRAM(2)이 표시 패널의 복수 화면분의 화소 데이터를 기억하고 있어도 된다.

또한, 본 실시 형태에서는, 래치 회로(3)가 표시 패널(8)의 1주사 선분의 화소 데이터를 GRAM(2)으로부터 읽어 내어 기억하는 것으로서 설명하였지만, 이에 한하지 않는다. 래치 회로(3)가 복수 주사 선분의 화소 데이터를 GRAM(2)으로부터 읽어 내어 기억해도 된다.

또한, 본 실시 형태에서는, 지연 회로(7)에서 메모리 클럭 신호(25)를 지연시켜 호스트 리트라이용 표시 리드 신호(26) 및 호스트 리트라이용 데이터 래치 신호(27)를 발생시킬 때에, 연속하여 입력되는 2개의 메모리 클럭 신호(25)의 간격 데이터인, 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보를 고려하여 메모리 클럭 신호(25)를 지연시키는 것으로서 설명하였다. 이 경우, GRAM(2)의 메모리 클럭 신호(25)의 주기가 변동되는 경우, GRAM(2)의 메모리 클럭 신호(25)의 주기에 관한 정보에 기초하여 지연 시간 저장 메모리(91)에 저장되어 있는 지연 시간을 나타내는 정보를 적절하게 GRAM(2)의 메모리 클럭 신호(25)의 변동된 주기에 대응할 수 있도록 갱신함으로써, 지연 시간을, 가변으로 조정해도 된 다. 이와 같이 하면, GRAM(2)의 메모리 클럭 신호(25)가 변동되어도, 표시 이상이 발생하지 않는 영상 처리 회로를 실현할 수 있다.

(제3 실시 형태)

다음으로, 제3 실시 형태에 대하여 설명한다.

제1 실시 형태나 제2 실시 형태에서는, 표시 리드 제어 신호(9)가, 메모리 데이터 갱신 기간에 있는 동안에, 메모리 클럭 신호(12)가 H(High) 상태로 되는 횟수는, 많아도 1회이었다. 즉, 제1 실시 형태 및 제2 실시 형태에서는, 메모리 클럭 신호(12)의 주기가, 표시 리드 제어 신호(9)의 메모리 데이터 갱신 기간보다 긴 경우에 대해 설명하였지만, 이에 한하지 않는다.

즉, 제3 실시 형태에서는, 표시 리드 제어 신호(9)가, 메모리 데이터 갱신 기간에 있는 동안에, 메모리 클럭 신호(12)가 2회 이상 H(High) 상태로 되는 경우에 대해 설명한다.

또한, 제3 실시 형태의 구성은, 제1 실시 형태나 제2 실시 형태와 마찬가지이기 때문에 설명을 생략한다.

다음으로, 이러한 본 실시의 동작을 설명한다.

도 9에, 메모리 클럭 신호(12)의 주기가, 표시 리드 제어 신호(9)의 메모리 데이터 갱신 기간보다 짧고, 표시 리드 제어 신호(9)의 메모리 데이터 갱신 기간에, 메모리 클럭 신호(12)가 2회 이상 H(Hlgh) 상태로 되는 경우의 영상 처리 회로(1)의 각종 구동 신호 및 제어 신호의 타이밍차트를 도시한다.

도 9의 타이밍차트에서는, 도 1의 표시 리드 제어 신호(9)를 통상 시 표시 리드 제어 신호(81)로서 나타내며, 도 1의 데이터 래치 신호(10)를 통상 시 데이터 래치 신호(82)로서 나타내고, 도 1의 메모리 클럭 신호(12)를 메모리 클럭 신호(83)로서 나타내며, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 표시 리드 제어 신호(9a)를, 호스트 리트라이용 표시 리드 신호(84)로서 나타내고, 경합 발생 시에 지연 회로(7)로부터 발생된 호스트 리트라이용의 데이터 래치 신호(10a)를, 호스트 리트라이용 데이터 래치 신호(85)로서 나타낸다. 또한, 도 9에서는, OR 회로(6)로부터 출력된 표시 리드 제어 신호(9b)를, 경합 발생 시 표시 리드 제어 신호(86)로서 나타내며, OR 회로(5)로부터 출력된 데이터 래치 신호(10b)를 경합 발생 시 데이터 래치 신호(87)로서 나타내고 있다.

즉, OR 회로(6)는, 표시 리드 제어 신호(9)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 표시 리드 제어 신호(9a)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(86)로서 출력한다. 또한, OR 회로(5)는, 데이터 래치 신호(10)와 지연 회로(7)로부터 출력된 호스트 리트라이용의 데이터 래치 신호(10a)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(87)로서 출력한다.

도 9의 타이밍차트에서는, 메모리 클럭 신호(83)가, 통상 시 표시 리드 제어 신호(81)가 L 상태 즉 메모리 데이터 갱신 기간에 2회 입력되어 있다.

또한, 메모리 클럭 신호(83)가 입력되어, 메모리 클럭 신호(83)의 하강의 시점에서 GRAM(2)에 기입되는 화소 데이터에 대응하는 화소는, 통상 시 데이터 래치 신호(82)가 입력되어, 통상 시 데이터 래치 신호(82)의 하강의 시점에서 확정되는 수평 주사선의 화소 데이터에 대응하는 화소에 포함되어 있다. 즉, GRAM(2)에 기 입되는 화소 데이터에 대응하는 화소와 동일한 화소에 대응하는 화소 데이터가 래치 회로(3)에 의해 읽어 내어진다.

이러한 경우에는, 제1 실시 형태나 제2 실시 형태와 마찬가지로 GRAM(2)에의 기입과, GRAM(2)으로부터 래치 회로(3)에의 읽어 냄이 경합한다.

따라서, 이러한 경우가 발생한 경우에는, 제어 수단(4)의 지연 회로(7)는, 메모리 클럭 신호(12)를 입력하고, 메모리 클럭 신호(12)를 소정 시간만큼 지연시킴으로써, 호스트 리트라이용 표시 리드 신호(84)와 호스트 리트라이용 데이터 래치 신호(85)를 발생하여, 각각, OR 회로(6)와 OR 회로(5)에 출력한다.

OR 회로(5)는, 통상 시 표시 리드 제어 신호(81)와 호스트 리트라이용 표시 리드 신호(84)와의 OR을 취한 신호를 경합 발생 시 표시 리드 제어 신호(86)로서 래치 회로(3)에 출력한다.

또한, OR 회로(6)는, 통상 시 데이터 래치 신호(82)와 호스트 리트라이용 데이터 래치 신호(85)와의 OR을 취한 신호를 경합 발생 시 데이터 래치 신호(87)로서 래치 회로(3)에 출력한다.

그 결과, 경합 발생 시 표시 리드 제어 신호(86)는, 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에, 메모리 클럭 신호(83)가 H 상태를 나타내는 참조 부호 83a와 83b 사이에서 참조 부호 86a로 나타내는 바와 같이 상승하고, 또한, 메모리 클럭 신호(83)가 H 상태를 나타내는 참조 부호 83b와 통상시 표시 리드 제어 신호(81)가 디스차지 기간을 개시하는 시점과의 사이에서 참조 번호 86b로 나타내는 바와 같이 상승하고 있다. 이와 같이 경합 발생 시 리드 제 어 신호(86)는, 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에 참조 부호 86a 및 86b로 나타내는 바와 같이 2회 상승하고 있다. 또한, 경합 발생 시 데이터 래치 신호(87)는, 경합 발생 시 표시 리드 제어 신호(86)가 H 상태 즉 참조 부호 86a와 메모리 클럭 신호(83)가 H 상태를 나타내는 참조 부호 83b 사이에서 참조 부호 87a로 나타내는 바와 같이 상승하고, 또한, 경합 발생 시 표시 리드 제어 신호(86)가 H 상태를 나타내는 참조 부호 86b 후에 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에 참조 부호 87b로 나타낸 바와 같이 상승하고 있다. 즉, 경합 발생 시 데이터 래치 신호(87)는, 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에, 경합 발생 시 리드 제어 신호가 H 상태를 나타내는 참조 부호 86a 및 86b 후에 각각 2회 상승하고 있다. 따라서, 경합 발생 시 표시 리드 제어 신호(86)에 따라, 래치 회로(3)는, 2회 래치 회로(3)를 구성하는 메모리 소자의 각 비트를 L 상태로 설정한다. 그리고, 래치 회로(3)는, 경합 발생 시 표시 리드 제어 신호(86)가 H 상태로부터 L 상태로 하강한 후에, 각 비트의 데이터를 갱신하고, 또한, 래치 회로(3)는, 경합 발생 시 데이터 래치 신호(87)가 H 상태로부터 L 상태로 하강하였을 때에, 각 비트의 데이터를 확정한다.

이와 같이, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합한 경우에, 제어 수단(4)은, 경합 발생 시 표시 리드 제어 신호(86)와 경합 발생 시 데이터 래치 신호(87)로 나타내는 바와 같이, 디스차지 기간과 메모리 데이터 갱신 기간, 및 데이터 확정의 타이밍을 경합이 발생한 메모리 클럭 신호(83)보다 소정 시간 지연시킨다. 그리고, 제어 수단(4)은, 경합이 발생하였을 때의 메모리 클럭 신호(83)의 다음 메모리 클럭 신호가 GRAM(2)에 입력될 때까지, 재차의 디스차지 기간과 메모리 데이터 갱신 기간이 개시되어, 재차의 경합 발생 시 데이터 래치 신호(87)가 래치 회로(3)에 입력되어 종료되도록 제어한다. 제3 실시 형태에서는, 이러한 제어를 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에, 메모리 클럭 신호(83)가 H 상태로 되는 횟수만큼 행한다.

따라서, GRAM(2)에의 화소 데이터의 기입과, GRAM(2)으로부터 래치 회로(3)에의 화소 데이터의 읽어 냄이 경합한 경우라도, 경합한 메모리 클럭 신호(83)의 다음 메모리 클럭 신호와 재차의 래치 회로(3)에의 1주사 선분의 화소 데이터의 읽어 냄이 경합하지 않는다. 이와 같이, 본 실시 형태에 따르면, GRAM(2)으로부터 래치 회로(3)에 1주사 선분의 화소 데이터를 정상적으로 읽어 낼 수 있게 된다.

이와 같이, 통상 시 표시 리드 제어 신호(81)가 메모리 데이터 갱신 기간에 있는 동안에, 메모리 클럭 신호(83)가 2회 이상 H 상태로 되는 경우라도, 제1 실시 형태나 제2 실시 형태와 마찬가지로 2회 이상 래치 회로(3)가 재읽어 들임 처리를 행함으로써 경합을 회피할 수 있다.

이상 설명한 점으로부터 명백해지는 바와 같이, 본 발명은, GRAM에의 화소 데이터의 기입과, 그 화소 데이터에 대응하는 화소를 포함하는 주사 선분의 화소 데이터의 읽어 냄이 경합한 경우라도 표시 이상이 발생하지 않는 영상 처리 회로, 영상 처리 회로의 제어 방법, 및 집적 회로를 제공할 수 있다.

Claims

표시 화면의 화소에 대응하는 데이터인 화소 데이터를 적어도 상기 표시 화면분 기억하고, 상기 화소 데이터가 메모리 클럭 신호에 동기하여 기입되는 GRAM과,

상기 GRAM으로부터 상기 표시 화면의 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어 내어 기억하는 래치 회로와,

통상시의 데이터 래치 신호 또는 호스트 리트라이시의 데이터 래치 신호를 선택적으로 출력하는 데이터 래치신호 출력 수단과, 제1 메모리 데이터 갱신 기간과 제1 디스차지기간을 발생하도록 동작하며, 통상시 또는 호스트 리트라이시의 표시 리드 제어신호를 선택적으로 출력하는 표시 리드 제어신호 출력 수단을 갖는 제어 수단과,

상기 GRAM으로의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치회로로의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄이 경합하는지 여부를 감시하는 감시 수단을 구비하는 영상 신호 처리 회로에 있어서,

상기 래치 회로는, 상기 제1 메모리 데이터 갱신 기간에, 상기 데이터 래치 신호 출력 수단에 의해 출력된 상기 통상시의 데이터 래치 신호 또는 호스트 리트라이시의 데이터 래치 신호의 하강 시에 동기하여, 그 시점에서 상기 GRAM에 기입되어 있는 데이터의 일부를, 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터로서 기억하고,

상기 래치 회로에 기억되어 있는 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터가 상기 디스차지 기간에 상기 표시 화면에 표시되는 구성의 영상 신호 처리 회로군에서는,

상기 감시 수단이, 상기 GRAM에의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치 회로에의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어 냄이 경합한다고 판정한 경우,

상기 제어 수단은, 상기 호스트 리트라이시의 표시 리드 제어신호를 출력하고, 상기 제1 메모리 갱신 기간동안에 제2 디스차지 기간과 제2 메모리 갱신기간을 설정하고, 상기 제2 메모리 갱신 기간에 상기 호스트 리트라이시의 데이터 래치 신호를 출력함으로써, 상기 호스트 리트라이시의 데이터 래치 신호의 하강시에, 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어내어 래치 회로에 기억시켜, 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄을 소정 지연 시간 지연시킴으로써, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄을 행하도록 제어하는 영상 신호 처리 회로.
제1항에 있어서,

상기 제어 수단은, 경합이 발생한, 상기 GRAM의 상기 화소 데이터의 기입에 대응하는 상기 메모리 클럭 신호가 공급된 시점보다 후이고, 그 메모리 클럭 신호의 다음 메모리 클럭 신호가 공급되는 것보다 전의 기간 동안에, 상기 호스트리트라이 시의 래치 회로가 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어 내도록 상기 소정 지연 시간만큼 표시 리드 제어 신호 및 데이터 래치 신호를 지연시켜 입력하는 지연 수단을 갖는 영상 신호 처리 회로.
제2항에 있어서,

상기 소정 지연 시간은, 가변으로 조정 가능한 영상 신호 처리 회로.
삭제
삭제
제1항에 있어서,

상기 GRAM으로부터 상기 래치 회로에 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어 내는 메모리 데이터 갱신 기간에, 상기 GRAM에의 상기 화소 데이터의 기입이 복수회 행해지는 경우, 상기 경합이 발생하였을 때,

상기 제어 수단은, 상기 화소 데이터의 기입 기간과 그 다음 화소 데이터의 기입 기간 동안에, 상기 호스트 리트라이 시의 표시 리드 제어 신호를 출력하고, 새로운 메모리 갱신 기간을 설정하며, 상기 새로이 설정된 메모리 갱신 기간 동안에, 상기 호스트 리트라이 시의 데이터 래치 신호를 출력함으로써, 상기 호스트 리트라이 시의 데이터 래치 신호의 하강 시에, 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어내어 래치회로에 기억시켜, 상기 소정의 주사선에 대응하는 분량의 화소에 대응하는 화소 데이터의 읽어냄을 지연시킴으로써, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄을 상기 경합이 발생하지 않는 경우의 메모리 데이터 갱신 기간에 복수회 행하도록 제어하는 영상 신호 처리 회로.
표시 화면의 화소에 대응하는 데이터인 화소 데이터를 적어도 상기 표시 화면분 기억하고, 상기 화소 데이터가 메모리 클럭 신호에 동기하여 기입되는 GRAM과,

상기 GRAM으로부터 상기 표시 화면의 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어 내어 기억하는 래치 회로와,

통상시의 데이터 래치 신호 또는 호스트 리트라이시의 데이터 래치 신호를 선택적으로 출력하는 데이터 래치신호 출력 수단과, 제1 메모리 데이터 갱신 기간과 제1 디스차지 기간을 발생하도록 동작하며, 통상시 또는 호스트 리트라이시의 표시 리드 제어신호를 선택적으로 출력하는 표시 리드 제어신호 출력 수단을 갖는 제어 수단과,

상기 GRAM으로의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치회로로의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄이 경합하는지 여부를 감시하는 감시 수단을 구비하는 영상 신호 처리 회로에 대한 영상 신호 처리 회로의 제어방법으로서,

상기 래치 회로를 이용하여, 상기 제1 메모리 데이터 갱신 기간에, 상기 데이터 래치 신호 출력 수단에 의해 출력된 상기 통상시의 데이터 래치 신호 또는 호스트 리트라이시의 데이터 래치 신호의 하강 시에 동기하여, 그 시점에서 상기 GRAM에 기입되어 있는 데이터의 일부를, 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터로서 기억하는 단계와,

상기 래치 회로에 기억되어 있는 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터가 상기 디스차지 기간에 상기 표시 화면에 표시되는 구성의 영상 신호 처리 회로군에서는,

상기 감시 수단을 이용하여, 상기 GRAM에의 상기 화소 데이터의 기입과, 상기 GRAM으로부터 상기 래치 회로에의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄이 경합한다고 판정한 경우,

상기 제어 수단을 이용하여, 상기 호스트 리트라이시의 표시 리드 제어신호를 출력하고, 상기 제1 메모리 갱신 기간동안에 제2 디스차지 기간과 제2 메모리 갱신기간을 설정하고, 상기 제2 메모리 갱신 기간에 상기 호스트 리트라이시의 데이터 래치 신호를 출력함으로써, 상기 호스트 리트라이시의 데이터 래치 신호의 하강시에, 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터를 읽어내어 래치 회로에 기억시켜, 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄을 소정 지연시간 지연시킴으로써, 재차 상기 GRAM으로부터 상기 래치 회로에의 상기 소정의 주사선에 대응하는 분량의 각 화소에 대응하는 화소 데이터의 읽어냄을 행하도록 제어하는 단계를 포함하는 영상 신호 처리 회로의 제어방법.
제1항 내지 제3항 또는 제6항 중 어느 한 항의 영상 신호 처리 회로가 내장되어 있는 집적 회로.
제1항 내지 제3항 또는 제6항 중 어느 한 항의 영상 신호 처리 회로가 내장되어 있는 액정 표시 장치의 구동 회로.