WO2005004103A1 - 映像信号処理回路、映像信号処理回路の制御方法、及び集積回路 - Google Patents

映像信号処理回路、映像信号処理回路の制御方法、及び集積回路 Download PDF

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pixel
gram
pixel data
memory
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PCT/JP2004/009771
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Masahiro Kubota
Hideki Mine
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Toshiba Matsushita Display Technology Co., Ltd.
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    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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Definitions

  • Video signal processing circuit control method of video signal processing circuit, and integrated circuit
  • the present invention relates to a video signal processing circuit for processing a video signal displayed on a display screen, a control method of the video signal processing circuit for controlling the video signal processing circuit, and an integrated circuit.
  • a video processing circuit that performs digital signal processing on a video signal is used in a liquid crystal display device used for a mobile phone terminal or the like (see, for example, JP-A-2000-330520).
  • Fig. 4 shows a conventional video processing circuit 13 used for a mobile phone terminal.
  • the video processing circuit 13 includes a latch circuit 3, a graphics random access memory (GRAM) 2, and a power.
  • the GRAM 2 is a readable and writable memory that stores pixel data for one screen displayed on the display panel 8, and a pixel corresponding to one pixel configuring the display panel 8 in synchronization with the input memory clock signal 12. A memory to which data is written.
  • the latch circuit 3 is a circuit that reads pixel data for one scanning line displayed on the display panel 8 from the GRAM 2 and stores the pixel data.
  • the data latch signal 10 is input to the latch circuit 3.
  • the display read control signal 9 and the memory clock signal 12 are input to the GRA M2.
  • FIG. 5 shows the various drive signals and control signals of the video processing circuit 13. 4 shows a timing chart.
  • the display read control signal 9 of FIG. 4 is shown as a display read control signal 51
  • the data latch signal 10 of FIG. 4 is shown as a data latch signal 52
  • the memory clock signal 12 of FIG. Shown as clock signal 53.
  • display data 54 and display data 55 are output data from GRAM 2 corresponding to the bits of the memory element forming GRAM2
  • display data 54 is the bit of the memory element forming GRAM2. Is set from the H state to the L state, it is the output data from the GRAM 2 corresponding to that bit, and the display data 55 indicates that the bit of the memory element configuring GRAM 2 is set from the L state to the H state. If it is, it is the output data from GRAM2 corresponding to the bit.
  • pixel data to be displayed is stored one bit at a time in each bit of the memory element constituting GRAM2.
  • the display read control signal 51 is a control signal that can take an H (High) state indicating a discharge period and an L (Low) state indicating a memory data update period.
  • the display read control signal 51 input to the GRAM2 is in the H state, that is, during the discharge period
  • the display data output from the GRAM2 is a memory element constituting the GRAM2 corresponding to the display data. All bits are in L state regardless of whether they are in L state or H state.
  • the latch circuit 3 reads and stores one scan line of pixel data from the GRAM2. .
  • the memory data update period keeps the H state.
  • the display data output from the GRAM2 can be returned to the H state of the display read control signal 51, that is, the L state for the first time during the discharge period. That is, even if the L state is not written to the bit of the memory element of GRAM2, if the display read control signal 51 becomes H state, the display data output from GRAM2 becomes L state.
  • the display data output from the GRAM 2 has such characteristics.
  • the latch circuit 3 determines the value of each bit of each memory element included in the latch circuit 3 at the falling edge of the data latch signal 52.
  • the memory clock signal 53 is input to GRAM2.
  • pixel data is written to GRAM2.
  • the writing of the pixel data to the GRAM 2 is performed in synchronization with the memory clock signal 53.
  • the writing of the pixel data to the GRAM 2 and the reading of the pixel data for one scan line from the GRAM 2 to the latch circuit 3 are performed as independent operations.
  • the latch circuit 3 stores the data stored in the GRAM 2 in each memory element included in the latch circuit 3 1 The pixel data for the scanning line is read and stored.
  • the latch circuit 3 determines pixel data for one scanning line read and stored in the memory element.
  • the latch circuit 3 switches the corresponding memory element of the latch circuit 3 at the falling edge of the data latch signal 52. Set to L state.
  • the latch circuit 3 causes the corresponding memory of the latch circuit 3 to fall when the data latch signal 52 falls. Set the device to H state. Disclosure of the invention
  • FIG. 6 shows another timing chart of various drive signals and control signals of the video processing circuit 13 different from FIG.
  • the display read control signal 9 of FIG. 4 is shown as the display read control signal 56
  • the data latch signal 10 of FIG. 4 is shown as the data latch signal 57
  • the display data 59 and the display data 60 are output data from the GRAM2 corresponding to the bits of the memory element constituting the GRAM2, and the bit of the GRAM2 memory element corresponding to the display data 59 is , H state is set to L state, and the bit of the memory element of GRAM2 corresponding to the display data 60 is set from L state to H state.
  • the difference between the timing chart described in FIG. 5 of the conventional technology and the timing chart of FIG. 6 is that in the timing chart of FIG. 6, the memory clock signal 58 and the display read control signal 56 are in the L state, that is, the memory data update. This is the point that has been entered in the period.
  • the pixel corresponding to the pixel data which is input to the memory clock signal 58 and which is written to the GRAM 2 at the falling of the memory clock signal 58 receives the data latch signal 57 and outputs the data latch signal 57 at the falling edge S Are included in the pixel corresponding to the pixel data of the horizontal scanning line determined at the time point. That is, pixel data corresponding to the same pixel as the pixel data written to the GRAM 2 is read out by the latch circuit 3.
  • FIG. 8 illustrates this situation.
  • the latch circuit 3 reads the pixel data stored in the memory element 72 of the GRAM 2 in synchronization with the data latch signal 57 and stores the read pixel data in the memory element 75 of the latch circuit 3.
  • pixel data is written into the memory element 73 in synchronization with the memory clock signal 58. Accordingly, in the memory element 73, pixel data is written in synchronization with the memory clock signal 58, and pixel data is read out at the timing when the data latch signal 57 falls, thereby causing competition.
  • the data latch circuit 3 reads and stores the pixel data stored in the memory element configuring the GRAM 2.
  • the memory clock signal 58 is input while the display read control signal 56 is in the memory data update period, and pixel data is written to the GRAM 2 at the falling timing of the memory clock signal 58.
  • the display data 59 has been set to the H state until the bit force memory clock signal 58 of the memory element constituting the GRAM 2 corresponding to the display data 59 is input.
  • the L state is written in the bit of the memory element configuring the GRAM 2 corresponding to the display data 59 at the timing when the memory clock signal 58 is input.
  • the display data 59 output from the GRAM 2 outputs the previous data value, that is, the H state during the memory data update period before the memory clock signal 58 is input. . Then, the memory clock signal 58 is input, and the bit of the memory element corresponding to the display data 59 of the GRAM 2 is written at the falling timing of the memory clock signal 58. It is assumed that an L state is written as a bit corresponding to the display data 59.
  • the display data 59 output from the GRAM2 is such that once set to the H state during the memory data update period, the value of the pixel data stored in the GRAM2 is changed. Regardless of the value, the H state is maintained.
  • the display data 59 output from the GRAM.2 indicates that the display read control signal 56 is in the H state, that is, during the discharge period, the bit of the memory element forming the GRAM 2 corresponding to the display data 59 is in the H state. Regardless of whether it is in the L state or not, the display data 59 is all in the L state.
  • the display data output from the GRAM 2 has such characteristics.
  • the display data 59 output from the GRAM2 is set to the H state during the memory data update period, even if the L state is written to the bit corresponding to the display data 59 of the GRAM2, the memory data update is performed. During the period, it is maintained at the H state.
  • the display data 60 is set to the L state before the memory clock signal 58 is input, the memory clock signal 58 is input S, and the display data 60 corresponds to the pixel data written to the GRAM 2 after that. H state is written. In this case, when pixel data is written to GRAM2, GRAM2 outputs an H state as display data 60.
  • the latch circuit 3 determines each bit of the memory element constituting the latch circuit 3 at the falling edge of the data latch signal 57.
  • the latch circuit 3 determines each bit of the memory element forming the latch circuit 3 by the data latch signal 57, the display data 59 is maintained in the H state during the memory data update period.
  • the bit of the memory element corresponding to the display data 59 of the latch circuit 3 is determined to remain in the H state even though the bit of the memory element forming the GRAM2 corresponding to the L is in the L state.
  • the bit of the memory element of the latch circuit 3 corresponding to the display data 59 is fixed to the H state, even though the bit of the memory element configuring the GRAM 2 corresponding to the display data 59 is in the L state.
  • the GRAM2 and the latch circuit 3 have different values of the same bit of the same pixel. .
  • the display read control signal .56 is in the L state, that is, the memory clock signal 58 is input during the memory data update period, and the memory clock signal 58 is input and the memory clock signal 58 is input at the time when the memory clock signal 58 falls.
  • the pixel corresponding to the pixel data written to the GRAM2 is included in the pixel corresponding to the pixel data of the horizontal scanning line determined when the data latch signal 57 falls when the data latch signal 57 is input. In this case, a display error occurs. That is, when the writing of the pixel data to the GRAM 2 and the reading of the pixel data for the horizontal scanning lines from the GRAM 2 to the latch circuit 3 compete with each other, a display abnormality occurs.
  • the display data output from GRAM2 has been described as having the following characteristics. That is, once the display data output from the GRAM 2 is set to the H state during the memory data update period, whatever the value of the pixel data stored in the GRAM 2 is, Continue to maintain the H state. Then, the display data output from the GRAM 2 can be returned to the L state when the display read control signal 56 is in the H state, that is, during the discharge period.
  • the display data output from the GRAM 2 is set to the H state during the memory data update period, but the pixel data value stored in the GRAM 2 is set to the L state, However, even in the case where the display data output from the GRAM 2 has a characteristic that can be reset to the L state, the same problem as described above may occur.
  • FIG. 7 shows another timing chart of various drive signals and control signals of the video processing circuit 13 different from FIG. Also, in this case, unlike the above, the display data output from the GRAM 2 is not changed even if the display data output from the GRAM 2 is once set to the H state during the memory data update period. If the value of the pixel data stored in the bit of the corresponding memory element configuring GRAM 2 is set to L state, it is considered that the display data output from GRAM 2 can be reset to L state again. , Has the characteristic.
  • the display read control signal 9 of FIG. 4 is shown as a display read control signal 61
  • the data latch signal 10 of FIG. 4 is shown as a data latch signal 62
  • the display data 64 and the display data 65 are output data output from the GRAM 2 corresponding to the bits of the pixel data stored in the GRAM 2, respectively.
  • the display data 65 is output data output from the GRAM2 when the state is set from the H state to the L state
  • the display data 65 is the output data output from the GRAM2 when the corresponding bit is set from the L state to the H state.
  • the display read control signal 61 is in the H state, that is, the display data is all L during the discharge period, and each bit of the memory element forming the latch circuit 3 is in the state holding the previous data value.
  • the latch circuit 3 When the display read control signal 61 is in the L state, that is, during the memory data update period, the latch circuit 3 reads out pixel data for one scanning line from the GRAM 2 and stores it.
  • the data latch signal 62 and the memory clock signal 63 are simultaneously input during the memory data update period. That is, writing of the pixel data to the GRAM 2 and reading of the pixel data for one scanning line including the pixel data to the latch circuit 3 occur simultaneously.
  • the present invention has been made in consideration of the above problems, and has been made in consideration of the writing of pixel data to the GRAM 2 and the pixel data of a scanning line including pixels corresponding to the pixel data. It is an object of the present invention to provide a video processing circuit, a control method of a video processing circuit, and an integrated circuit that do not cause display abnormality even when a readout conflicts.
  • a first aspect of the present invention stores pixel data which is data corresponding to pixels of a display screen for at least the display screen, and the pixel data is written in synchronization with a memory clock signal.
  • a latch circuit for reading and storing pixel data corresponding to each pixel of the scanning line of the display screen from the GRAM;
  • Pixel data corresponding to each pixel of the scanning line stored in the latch circuit is displayed on the display screen.
  • the control unit controls each of the scanning lines.
  • This is a video signal processing circuit that controls to delay reading of pixel data corresponding to a pixel and read pixel data corresponding to each pixel of the scanning line from the GRAM to the latch circuit again.
  • control unit may include a period after the memory clock signal corresponding to the writing of the pixel data of the GRAM is supplied, where the contention has occurred, and During the period before the memory clock signal next to the memory clock signal is supplied, the latch circuit reads out pixel data corresponding to each pixel of the scan line during the time period before the memory clock signal is supplied.
  • a video signal processing circuit according to a first aspect of the present invention comprising delay means for delaying and inputting only a display read control signal and a data latch signal.
  • a third invention is the video signal processing circuit according to the second invention, wherein the delay time is variably adjustable.
  • control means includes a step of writing the pixel data to the GRAM and a step of reading pixel data corresponding to each pixel of the scan line from the GRAM to the latch circuit.
  • 1 is a video signal processing circuit according to a first aspect of the present invention, which has a monitoring means for monitoring whether or not competition has occurred.
  • control means delays reading of pixel data corresponding to each pixel of the scan line based on a monitoring result of the monitoring means, and again reads the pixel data from the GRAM.
  • a video signal processing circuit according to a fourth aspect of the present invention, further comprising a delay unit configured to control reading of pixel data corresponding to each pixel of the scanning line to the latch circuit.
  • the sixth aspect of the present invention is that the pixel data corresponding to each pixel of the scan line is read from the GRAM to the latch circuit, and the memory data is updated to the GRAM during a memory data update period when no conflict occurs.
  • the control unit sets each of the scanning lines between the writing period of the pixel data and the writing period of the next pixel data.
  • the readout of the pixel data corresponding to the pixel is delayed, and the readout of the pixel data corresponding to each pixel of the scanning line from the GRAM to the latch circuit is performed again in the memory data update period when the competition does not occur.
  • 3 is a video signal processing circuit according to a first aspect of the present invention, which controls the video signal processing to be performed multiple times.
  • a seventh invention provides a GRAM in which pixel data, which is data corresponding to pixels of a display screen, is stored at least for the display screen, and wherein the pixel data is written in synchronization with a memory clock signal.
  • a control method of a video signal processing circuit for controlling a video signal processing circuit provided with control means
  • the control unit determines that the scanning line segment.
  • an eighth invention is an integrated circuit in which the video signal processing circuit of the first invention is incorporated.
  • FIG. 1 is a diagram showing a configuration of a video processing circuit according to the first and second embodiments of the present invention.
  • FIG. 2 is a diagram showing a timing chart of various drive signals and control signals of the video processing circuit according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a timing chart of various drive signals and control signals of the video processing circuit according to the second embodiment of the present invention.
  • FIG. 4 is a diagram showing a configuration of a conventional video processing circuit.
  • FIG. 5 is a diagram showing a timing chart of various drive signals and control signals of a conventional video processing circuit.
  • FIG. 6 is a diagram showing a timing chart of various drive signals and control signals when a conflict occurs in a conventional video processing circuit.
  • FIG. 7 is a diagram showing a timing chart of various drive signals and control signals when a conflict occurs in a conventional video processing circuit.
  • Figure 8 shows the memory element between GRAM2 and latch circuit 3 when a conflict occurs. It is a figure showing a child's state.
  • FIG. 9 is a diagram showing a timing chart of various drive signals and control signals of the video processing circuit according to the third embodiment of the present invention.
  • FIG. 1 shows a video processing circuit 1 according to the first embodiment.
  • the video processing circuit 1 according to the first embodiment is used for a mobile phone or the like.
  • the video processing circuit 1 includes a latch circuit 3, a graphics random access memory (GRAM) 2, a control unit 4, and power.
  • the GRAM 2 is a readable and writable memory that stores pixel data for one screen displayed on the display panel 8, and a pixel corresponding to one pixel configuring the display panel 8 in synchronization with an input memory clock signal 12. This is the memory where data is written.
  • the latch circuit 3 is a circuit that reads out pixel data for one scanning line displayed on the display panel 8 from the GRAM 2 and stores it.
  • the control circuit 4 again controls the latch circuit 3 for one scanning line from the GRAM 2. This circuit generates a control signal for controlling the pixel data to be read out and outputs the control signal to the latch circuit 3.
  • the control means 4 includes a delay circuit 7, an OR circuit 5, an OR circuit 6, a delay time storage memory 91, and a monitoring circuit 92.
  • the delay circuit 7 delays the input memory clock signal 12 to provide a data latch signal 10a for rereading data from the GRAM2 (called host retry) and a display read control signal 9a for host retry. This is a circuit that generates
  • the OR circuit 5 is a circuit that outputs a signal obtained by ORing the data latch signal 10 and the data latch signal 10a for host retry generated by the delay circuit 7 as the data latch signal 10b.
  • the OR circuit 6 is connected to the display data read control signal 9 and the host retry delay circuit. This is a circuit that outputs a signal obtained by ORing with the host retry display read control signal 9a generated in step 7 as the display read control signal 9b.
  • the delay time storage memory 91 is a memory for storing information on the time for which the delay circuit 7 delays the input memory clock signal 12.
  • the monitoring circuit 92 is a circuit that monitors whether a conflict occurs. Further, the video processing circuit 1 is incorporated in a dry IC 93 which is a one-chip integrated circuit together with other video processing functions.
  • delay circuit 7 and the delay time storage memory 91 of the present embodiment are examples of the delay means of the present invention.
  • the display read control signal 9, the data latch signal 10, and the memory clock signal 12 are input to the control means 4.
  • the GRAM 2 receives a memory clock signal 12.
  • FIG. 2 shows a timing chart of these various drive signals and control signals of the video processing circuit 1.
  • the display read control signal 9 of FIG. 1 is shown as the normal display read control signal 14
  • the data latch signal 10 of FIG. 1 is shown as the normal data latch signal 15
  • the memory clock signal of FIG. 12 is shown as the memory clock signal 16
  • the display read control signal 9a for host retry generated from the delay circuit 7 when a conflict occurs is shown as the host retry display read signal 17 and generated from the delay circuit 7 when a conflict occurs.
  • the data latch signal 10 a for host retry thus obtained is shown as a data latch signal 18 for host retry.
  • the display read control signal 9b output from the OR circuit 6 is shown as a display read control signal 19 when contention occurs, and the data latch signal 10b output from the OR circuit 5 is used as the data latch signal 20 when contention occurs.
  • the OR circuit 6 outputs a signal obtained by ORing the display read control signal 9 and the display read control signal 9a for host retry output from the delay circuit 7 as the display read control signal 19 when a conflict occurs.
  • the ⁇ R circuit 5 outputs a signal obtained by ORing the data latch signal 10 and the data latch signal 10 a for host retry output from the delay circuit 7 as the data latch signal 20 when a conflict occurs.
  • the display data 21 and the display data 22 are output data corresponding to the bits of the memory element forming the RAM 2, respectively, and the display data 21 is the 'bit' of the memory element forming the GRAM2. Is the output data when the state is set from the H state to the L state, and the display data 22 is the output data when the bit of the memory element constituting the GRAM2 is set from the L state to the H state.
  • the display read control signal 9b is a control signal that can take an H (High) state indicating a discharge period and an L (Low) state indicating a memory data update period, and is a display read control signal 9b input to the GRAM 2. Is in the H state, that is, the display data output from the GRAM 2 during the discharge period is all L, and each bit of the memory element forming the latch circuit 3 is in the state holding the previous data value.
  • the latch circuit 3 reads and stores one scan line of pixel data from the RAM2. .
  • the display data output from the GRAM 2 is set to the H state during the memory data update period, regardless of the value of the bit of the memory element constituting the GRAM 2, Continue to maintain state. Then, the display data output from the GRA M2 can be returned to the L state only when the display read control signal 9b is in the H state, that is, the discharge period. .
  • the display data output from the GRAM 2 has such characteristics.
  • the latch circuit 3 determines the value of each bit of the memory element constituting the latch circuit 3 at the falling edge of the data latch signal 10b.
  • the memory clock signal 12 is input to the GRAM 2.
  • Pixel data is written to GRAM 2 at the falling timing of 1 2 (in this way, writing of pixel data to GRAM 2
  • the writing of the pixel data to the GRAM 2 and the reading of the pixel data for one scanning line from the GRAM 2 to the latch circuit 3 are performed as independent operations.
  • the memory clock signal 16 and the normal display read control signal 14 are input in the L state, that is, during the memory data update period.
  • the normal data latch signal 15 is input and the normal data latch signal 15 It is included in the pixel corresponding to the pixel data of the horizontal scanning line determined at the time of falling. That is, pixel data corresponding to the same pixel as the pixel data written to the GRAM 2 is read out by the latch circuit 3.
  • the normal display read control signal 14 is in the H state, that is, when the display read control signal 19 in the event of contention is in the H state, that is, all the display data becomes L during the discharge period, and the latch circuit 3 is reset.
  • Each bit of the constituent memory element is in a state of retaining the previous data value.
  • the data latch circuit 3 outputs the normal data latch signal 15
  • the data latch signal 20 as shown by the data latch signal 20 at the time of occurrence of a conflict, the pixel data stored in the GRAM 2 is read and stored.
  • the memory clock signal 16 is input S, and the pixel data is written to the GRAM 2 at the falling timing of the memory clock signal 16.
  • the bit of the memory element configuring the GRAM 2 corresponding to the display data 21 is set to the H state until the memory clock signal 16 is input.
  • the L state is written to this bit at the timing when the memory clock signal 16 is input.
  • the latch circuit 3 has already read and stored the bits of the display data 21 in the memory data update period before the memory clock signal 16 is input. Then, the memory clock signal 16 is input, and at the falling timing of the memory clock signal 16, the bit of the memory element forming the G "RAM2 corresponding to the display data 21 is written. It is assumed that the L state is written to this bit. .
  • the display data output from the GRAM 2 is set to the H state during the memory data update period, and once set to the H state, how the bits of the memory element constituting the GRAM 2 Even if a proper value is set, keep the H state.
  • the display data output from the GRAM 2 can be returned to the L state only when the display read control signal 19 at the time of contention occurs is in the H state, that is, during the discharge period.
  • the display data output from the GRAM 2 has such characteristics.
  • the bit of the memory element corresponding to the display data 21 of GRAM2 is Since the display data 21 is set to the H state, the display data 21 output from the GRAM 2 is maintained at the H state during the memory data update period.
  • the bit of the memory element configuring the GRAM 2 corresponding to the display data 22 is set to the L state before the memory clock signal 16 is input, and the memory clock signal 16 is input, and the bit is dropped in the falling state. H state is written to. In this case, when the pixel data is written into the GRAM2, the GRAM2 outputs the H state as the display data 22.
  • the latch circuit 3 is stored in the memory element constituting the latch circuit 3 when the conflict occurrence data latch signal 20 falls. Determine each bit.
  • the latch circuit 3 determines each bit of the memory element constituting the latch circuit 3 by the data latch signal 20 when a conflict occurs, the bit corresponding to the display data 21 of the pixel data of the GRAM2 is in the L state for the display data 21. Despite the state, the bit of the memory element corresponding to the display data 21 of the latch circuit 3 is fixed in the H state.
  • the display read control signal 19 when the display read control signal 19 is in the L state, that is, when the contention occurs, the memory clock signal 16 is input during the memory data update period, and when the memory clock signal 16 is input, the memory clock signal 16 falls at the falling point.
  • the pixel corresponding to the pixel data to be written to GRAM 2 corresponds to the pixel data of the horizontal scanning line that is determined when the data latch signal 20 is input when a conflict occurs and the data latch signal 20 falls when a conflict occurs. If it is included in the pixels, the display error will occur.
  • the competition between the writing of pixel data to GRAM2 and the reading of pixel data by the latch circuit 3 is such that when the normal display read control signal 14 is in the memory data update period, the memory clock signal goes high. It can happen when it gets stuck. Therefore, the monitoring circuit 92 monitors whether such a conflict can occur. That is, the monitoring circuit 92 monitors whether the memory clock signal 16 is in the H state during a monitoring period described below. Then, when the memory clock signal 16 is in the H state during the monitoring period, the monitoring circuit 92 activates the delay circuit 7 and performs a rereading process to the latch circuit 3 as described below.
  • the monitoring section is a section obtained by removing a predetermined time from the end of the memory data update period in the memory data update period of the normal display read control signal 14. Then, such a predetermined time is set as a time long enough that the latch circuit 3 can again read pixel data of one scanning line from the GRAM 2 during the predetermined time.
  • the timing at which the data latch signal 10 and the display read control signal 9 are input is determined by It can be obtained in advance by performing arithmetic processing using a synchronization signal commonly used in the driver IC 93. Therefore, the above-described monitoring section can be obtained in advance by performing arithmetic processing based on such a synchronization signal.
  • the monitoring circuit 92 When the monitoring circuit 92 detects that the memory clock signal 16 is in the H state during the monitoring period, it controls the delay circuit 7 to perform the following operation as described above.
  • the delay circuit 7 of the control means 4 receives the memory clock signal 16 and delays the memory clock signal 16 by a predetermined time, thereby connecting the display read signal 17 for host retry and the data latch signal 18 for host retry. It is generated and output to the OR circuit 6 and the OR circuit 5, respectively.
  • the above-mentioned predetermined time is the delay time stored in the delay time storage memory 91. It is determined based on the information indicating the time. It is also assumed that information indicating the delay time is set in advance in the delay time storage memory 91 by a command. In addition, the information indicating the delay time can be reset as needed by a command.
  • the R circuit 5 outputs a signal obtained by ORing the normal display read control signal 14 and the host retry display read signal 17 to the latch circuit 3 as a conflict occurrence display read control signal 19.
  • the OR circuit 6 outputs a signal obtained by ORing the normal data latch signal 15 and the host retry data latch signal 18 to the latch circuit 3 as a conflict occurrence data latch signal 20.
  • the latch circuit 3 sets each bit of the memory element configuring the latch circuit 3 to the L state again according to the display read control signal 19 when contention occurs.
  • the display read control signal 19 when contention occurs is set to the L state again after the H state.
  • the latch circuit 3 reads and stores the pixel data stored in the GRAM 2 for one scanning line.
  • the conflict data latch signal 20 is input.
  • the latch circuit 3 determines the stored pixel data for one scanning line at the falling timing of the data latch signal 20 when a conflict occurs.
  • the control means 4 sets the conflicting display read control signal.
  • the discharge period and memory data are delayed by a predetermined time based on the information indicating the delay time stored in the delay time storage memory 91 from the memory clock signal 16 in which the conflict has occurred. Therefore, even if the writing of pixel data to GRAM2 and the reading of pixel data from GRAM2 to latch circuit 3 conflict with each other, display read control signal 9 is applied to the latch circuit during the memory data update period. 3 can perform the re-reading process, so that the pixel data for one scanning line can be normally read from the GRAM 2 to the latch circuit 3.
  • the monitoring circuit 92 detects whether the memory clock signal 12 is in the H state during the monitoring period, and the memory clock signal 12 is in the H state during the monitoring period. In the case where there is a possibility of contention, it has been described that the delay circuit 7 is operated to cause the latch circuit 3 to perform rereading processing, but the present invention is not limited to this. When the monitoring circuit 92 detects that the memory clock signal 12 is in the H state during the monitoring period, the monitoring circuit 92 further detects whether or not a display abnormality occurs due to actual conflict, and the actual conflict occurs. The delay circuit 7 may be operated to cause the latch circuit 3 to perform the re-reading process only when the display error occurs due to the occurrence of the error.
  • the monitoring section is described as the part where the display read control signal 9 is obtained by removing a predetermined time from the end of the memory data update period, but is not limited to this.
  • the start of the monitoring period is set to a point in time when the display read control signal 9 starts the memory data update period and a predetermined time before the display read control signal becomes the period of L when the contention occurs.
  • the time may be a predetermined time before the end of the memory data update period. In this way, even if the start of the monitoring section is set to a time before the start of the memory data update period, there is actually no conflict and no display abnormality occurs. However, there is a possibility that the latch circuit 3 performs the rereading process, but the display abnormality can be avoided.
  • monitoring circuit 92 has been described as being incorporated in a one-chip integrated circuit together with other video processing functions, the present invention is not limited to this.
  • the video processing circuit 1 may be incorporated in a plurality of integrated circuits together with other video processing functions.
  • FIG. 1 shows a video processing circuit 1 according to a second embodiment.
  • the video processing circuit 1 according to the second embodiment is used for a mobile phone terminal or the like as in the first embodiment.
  • the configuration of the video processing circuit 1 according to the second embodiment is the same as that of the first embodiment, and a description thereof will be omitted.
  • the memory data update period, the discharge period, And the timing to determine the data was delayed by a predetermined time.
  • the delayed memory data update period, the delayed discharge period, and the delayed The timing for determining the data is set between the memory clock signal in which the conflict occurs and the memory clock signal following the memory clock signal in which the conflict occurs.
  • the delay time storage memory 91 previously stores, for example, a time calculated based on a cycle in which the memory clock signal 12 is in the H state as information indicating the delay time by using a command.
  • delay circuit 7 and the delay time storage memory 91 of the present embodiment are examples of the delay means of the present invention.
  • FIG. 3 shows a timing chart of various drive signals and control signals of the video processing circuit 1.
  • the display read control signal 9 of FIG. 1 is shown as a normal display read control signal 23
  • the data latch signal 10 of FIG. 1 is shown as a normal data latch signal 24
  • the memory clock signal 1 of FIG. 2 is shown as a memory clock signal 25
  • the display read control signal 9a for host retry generated from the delay circuit 7 when a conflict occurs is shown as a host retry display read signal 26
  • the delay The generated host retry data latch signal 10a is shown as a host retry data latch signal 27.
  • the display read control signal 9b output from the OR circuit 6 is shown as a display read control signal 28 when contention occurs
  • the data latch signal 10b output from the OR circuit 5 is used as the data latch signal when contention occurs. Shown as 29.
  • the OR circuit 6 outputs a signal obtained by ORing the display read control signal 9 and the host retry display read control signal 9a output from the delay circuit 7 as the display read control signal 28 when a conflict occurs.
  • the OR circuit 5 outputs a signal obtained by ORing the data latch signal 10 with the host retry data latch signal 10a output from the delay circuit 7 as the data latch signal 29 when a conflict occurs.
  • the display data 30 and the display data 31 are output data from the GRAM 2 corresponding to the bits of the memory elements constituting the GRAM 2, respectively, and the display data 30 is the memory element constituting the GRAM 2.
  • the display data 31 is the output data when the bit of the memory element constituting GRAM2 is set from L state to H state. It is.
  • the memory clock signal 25 is input during the normal display read control signal 23 during the L state, that is, during the memory data update period.
  • the normal data latch signal 24 is input and the normal data latch signal 24 is input. It is included in the pixels corresponding to the pixel data of the horizontal scanning line determined at the time of falling. That is, pixel data corresponding to the same pixel as pixel data written to the GRAM 2 is read out by the latch circuit 3.
  • the monitoring circuit 92 monitors whether such a conflict occurs as in the first embodiment.
  • the data latch circuit 3 reads and stores the pixel data stored in the GRAM 2 as indicated by the normal data latch signal 24 and the conflict occurrence data latch signal 29.
  • the memory clock signal 25 is input while the display read control signal 28 at the time of contention is updated in the memory data, and the pixel data is written to the GRAM 2 at the timing of the falling of the memory clock signal 25.
  • the bit of the memory element configuring the GRAM 2 corresponding to the display data 30 is set to the H state until the memory clock signal 25 is input.
  • the L state is written to the bit of the memory element configuring the GRAM2 corresponding to the display data 30 at the timing when the memory clock signal 25 is input.
  • the latch circuit 3 has already read and stored the bits of the display data 30 in the memory data update period before the memory clock signal 25 is input. Then, a memory clock signal 25 S is input, and at the falling timing of the memory clock signal 25, the bit of the memory element constituting the G RAM 2 corresponding to the display data 30 is written. It is assumed that the L state is written as the bit of the memory element configuring GRAM2 corresponding to the display data 30. '.
  • the display data output from the GRAM 2 is set to the H state during the memory data update period, and once set to the H state, the bit of the memory element configuring the GRAM 2 Even if the value is set, keep H state.
  • the display data output from the GRAM 2 can be returned to the L state only when the display read control signal 28 at the time of contention occurs is in the H state, that is, during the discharge period.
  • the display data output from the GRAM 2 has such characteristics.
  • the bit of the memory element constituting the GRAM 2 corresponding to the display data 31 is set to the L state before the memory clock signal 25 is input, and the memory clock signal 25 is input, and the falling edge is set.
  • the H state is written to the bit corresponding to the pixel data written to GRAM2.
  • the display data 31 output from the GRA2 indicates the H state
  • the latch circuit 3 determines the memory element of the latch circuit 3 corresponding to the display data 31. Set bit. To the H state.
  • the latch circuit 3 determines each bit of the memory element constituting the latch circuit 3 when the conflict occurrence data latch signal 29 falls. I do.
  • the latch circuit 3 determines each bit of the memory element constituting the latch circuit 3 by the data latch signal 29 when a conflict occurs, the bit of the memory element constituting the GRAM 2 becomes L state for the display data 30. Nevertheless, the bit of the memory element corresponding to the display data 30 of the latch circuit 3 is fixed in the H state.
  • the display read control signal 28 is in the L state, that is, the memory clock signal 25 is input during the memory data update period.
  • the pixel corresponding to the pixel data written to GRAM2 at the time when the conflict occurs when the data latch signal 29 is input, and when the conflict occurs the pixel data corresponding to the pixel data of the horizontal scanning line determined at the falling point of the data latch signal 29 If it is included in a pixel, a display error will occur. Therefore, when such a case occurs, the delay circuit 7 of the control means 4 receives the memory clock signal 12 and delays the memory clock signal 12 by a predetermined time, thereby displaying the host retry display.
  • a read signal 26 and a host data latch signal 27 are generated and output to the OR circuit 6 and the OR circuit 5, respectively.
  • the OR circuit 5 outputs a signal obtained by ORing the normal display read control signal 23 and the host retry display read signal 26 to the latch circuit 3 as a conflict occurrence display read control signal 28.
  • the OR circuit 6 outputs a signal obtained by ORing the normal data latch signal 24 and the host retry data latch signal 27 to the latch circuit 3 as a conflict occurrence data latch signal 29.
  • the latch circuit 3 sets each bit of the memory element constituting the latch circuit 3 to the L state again according to the display read control signal 28 at the time of contention occurrence.
  • the display read control signal 28 at the time of contention occurrence is reset to the L state.
  • the latch circuit 3 reads out the pixel data stored in the GRAM 2 for one scanning line and stores it. 'When the conflict occurrence display read control signal 28 is set to the L state again, the conflict occurrence data latch signal 29 is input. The latch circuit 3 determines the stored pixel data for one scanning line at the falling timing of the data latch signal 29 when a conflict occurs.
  • the control means 4 controls the display read control when the conflict occurs.
  • Conflict with signal 28 As indicated by the time data latch signal 29, the discharge period, the memory data update period, and the data determination timing are delayed by a predetermined time from the memory clock signal 16 in which the conflict has occurred. Then, the control means 4 restarts the discharge period and the memory data update period by the time the memory clock signal 25 following the memory clock signal 25 at the time of the conflict is input to the GRAM2, When a conflict occurs, control is performed so that the data latch signal 29 has been completely input to the latch circuit 3.
  • Such control can be easily realized because the information indicating the time based on the cycle of the memory clock signal 12 is set as the information indicating the delay time stored in the delay time storage memory 91.
  • such control can be performed, for example, as follows. That is, when the memory clock signal 25 is delayed by the delay circuit 7 to generate the host retry display read signal 26 and the host retry data latch signal 27, the interval between two subsequently input memory clock signals 25.
  • the memory clock signal 25 is delayed in consideration of information indicating the delay time stored in the delay time storage memory 91 which is data.
  • the display read control signal 28 at the time of the occurrence of the conflict has shifted from the distortion period to the memory data update period.
  • the host retry display read signal is set so that the data latch signal 29 falls during the memory data update period again and before the memory clock signal 25 following the contention-generated memory clock signal 25 is input. 26 and a host retry data latch signal 27 are generated.
  • pixel data for one scan line can be normally read from the GRAM 2 to the latch circuit 3.
  • the GRAM 2 has been described as storing pixel data for one screen of the display panel 8, but the present invention is not limited to this.
  • the GRAM 2 may store pixel data for a plurality of surfaces of the display panel.
  • the present embodiment has been described assuming that the latch circuit 3 reads out pixel data for one scanning line of the display panel 2 from the GRAM 2 and stores it.
  • the present invention is not limited to this.
  • the latch circuit 3 may read pixel data for a plurality of scanning lines from the G RAM 2 and store it.
  • the memory clock signal 25 is delayed by the delay circuit 7 to generate the host retry display read signal 26 and the host retry data latch signal 27, the input is continued after the bow I.
  • the memory clock signal 25 is delayed in consideration of the information indicating the delay time stored in the delay time storage memory 91, which is the interval data between the two memory clock signals 25.
  • the information indicating the delay time stored in the delay time storage memory 91 is appropriately updated based on the information to be made so as to correspond to the fluctuating period of the memory clock signal 25 of the GRAM 2 so that the delay time can be varied. It may be adjusted. This makes it possible to realize a video processing circuit in which no display abnormality occurs even if the memory clock signal 25 of the GRAM 2 fluctuates.
  • the number of times that the memory clock signal 12 goes to the H (High) state during the display read control signal 9 and the memory data update period is at most One time. That is, in the first and second embodiments, the case where the cycle of the memory clock signal 12 is longer than the memory data update period of the display read control signal 9 has been described, but the present invention is not limited to this.
  • the memory clock signal 12 enters the H (High) state twice or more while the display read control signal 9 is in the memory data update period.
  • Figure 9 shows that the period of the memory clock signal 12 is shorter than the memory data update period of the display read control signal 9, and the memory clock signal 12 is at least twice during the memory data update period of the display read control signal 9 H (High) 4 shows a timing chart of various drive signals and control signals of the video processing circuit 1 when the state is changed.
  • the display read control signal 9 of FIG. 1 is shown as a normal display read control signal 81
  • the data latch signal 10 of FIG. 1 is shown as a normal data latch signal 82
  • the display read control signal 9a for host retry generated from the delay circuit 7 at the time of contention is shown as the host retry display read signal 84, and is generated from the delay circuit 7 at the time of contention.
  • the data latch signal 10a for host retry thus obtained is shown as a data latch signal 85 for host retry.
  • the display read control signal 9b output from the OR circuit 6 is shown as a display read control signal 86 when contention occurs, and the data latch signal 10b output from the OR circuit 5 is used as the data latch signal when contention occurs. Shown as 87.
  • the OR circuit 6 outputs a signal obtained by ORing the display read control signal 9 with the host retry display read control signal 9a output from the delay circuit 7 as the display read control signal 86 when a conflict occurs.
  • the OR circuit 5 outputs a signal obtained by ORing the data latch signal 10 with the host retry data latch signal 10a output from the delay circuit 7 as the data latch signal 87 when a conflict occurs.
  • the memory clock signal 83 is input twice during the normal display read control signal 81 during the L state, that is, during the memory data update period.
  • the normal data latch signal 82 is input and the normal data latch signal 82 is input. It is included in the pixels corresponding to the pixel data of the horizontal scanning line determined at the time of falling. That is, pixel data corresponding to the same pixel as the pixel data corresponding to the pixel data written to GRAM2 is latched. Read by road 3.
  • the delay circuit 7 of the control means 4 inputs the memory clock signal 12 and delays the memory clock signal 12 by a predetermined time, thereby displaying the host retry display read signal.
  • a signal 84 and a host data latch signal 85 are generated and output to the OR circuit 6 and the OR circuit 5, respectively.
  • the OR circuit 5 outputs a signal obtained by ORing the normal display read control signal 81 and the host retry display read signal 84 to the latch circuits 3 and 6 as a conflict occurrence display read control signal 86.
  • the OR circuit 6 outputs a signal obtained by ORing the normal data latch signal 82 and the host retry data latch signal 85 to the latch circuit 3 as a conflict occurrence data latch signal 87.
  • the display read control signal 86 at the time of contention occurrence becomes 86a between 83a and 83b indicating that the memory clock signal 83 is in the H state while the normal display read control signal 81 is in the memory data update period.
  • the memory clock signal 83 rises as indicated by 86b between the time 83b indicating the H state and the normal-time display read control signal 81 starting the discharge period.
  • the read control signal 86 at the time of contention rises twice as shown by 86a and 86b while the normal display read control signal 81 is in the memory data update period.
  • the data latch signal 87 rises as shown at 87a between the time when the display read control signal 86 at the time of conflict occurs, that is, 86a and the memory clock signal 83, which indicates the power state, 83b.
  • the display read control signal 86 After 86b indicating the H state, the normal display read control signal 81 rises as indicated by 87b during the memory data update period. That is, the contention data latch signal 87 rises twice after the contention read control signal 81 indicates the H state 86a and 86b, respectively, while the normal display read control signal 81 is in the memory data update period. The top is on.
  • the latch circuit 3 sets each bit of the memory element forming the latch circuit 3 to the L state twice according to the display read control signal 86 at the time of contention occurrence. Then, the latch circuit 3 updates the data of each bit after the display read control signal 86 at the time of contention falls from the H state to the L state. Determine the data of each bit when 87 falls from the H state to the L state.
  • the control means 4 sets the conflicting display read control signal. As shown by 86 and the data latch signal 87 at the time of contention, the discharge period, the memory data update period, and the data determination timing are delayed by a predetermined time from the memory clock signal 83 in which the contention has occurred. Then, the control means 4 restarts the discharge period and the memory data update period by the time the memory clock signal next to the memory clock signal 83 at the time of the conflict is input to the GRAM2, and restarts the memory data signal period.
  • control is performed so that the data latch signal 87 has been completely input to the latch circuit 3.
  • such control is performed as many times as the memory clock signal 83 goes to the H state while the normal display read control signal 81 is in the memory data update period.
  • the present invention relates to a case where writing of pixel data to the GRAM and reading of pixel data of a scanning line including a pixel corresponding to the pixel data compete with each other. Also, it is possible to provide a video processing circuit, a control method of the video processing circuit, and an integrated circuit in which no display abnormality occurs.

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Abstract

ＧＲＡＭへの画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合、表示異常が発生する。　ラッチ回路３に記憶されている走査線分の各画素に対応する画素データは、表示画面８に表示され、ＧＲＡＭ２への画素データの書き込みと、ＧＲＡＭ２からラッチ回路３への走査線分の各画素に対応する画素データの読み出しとが競合した場合、制御手段４は、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度ＧＲＡＭ２からラッチ回路３への走査線分の各画素に対応する画素データの読み出しを行うよう制御する。

Description

明 細 書 映像信号処理回路、映像信号処理回路の制御方法、及び集積回 路 技術分野
本発明は、表示画面に表示される映像信号を処理する映像信号処 理回路、映像信号処理回路を制御する映像信号処理回路の制御方 法、及び集積回路に関するものである。 背景技術
携帯電話端末等に用いられる液晶表示装置には、映像信号を表示 するために、映像信号をデジタル信号処理する映像処理回路が用い られている（例えば特開 2000— 330520号公報参照。）。図 4に携帯 電話端末に用いられる従来の映像処理回路 13を示す。
映像処理回路 13は、ラッチ回路 3と GRAM (graphics Random acces s memory) 2と力 ら構成される。 GRAM2は、表示パネノレ 8 に表示される 1画面分の画素データを記憶する読み書き可能なメモリ であり、入力されるメモリクロック信号 12に同期して表示パネル 8を構 成する 1画素に対応する画素データが書き込まれるメモリである。 ラッチ回路 3は、表示パネル 8に表示される 1走査線分の画素デー タを GRAM 2から読み出して記憶する回路である。
次に、このような従来の映像処理回路 13の動作を説明する。
ラッチ回路 3には、データラッチ信号 10が入力される。また、 GRA M2には表示リード制御信号 9、メモリクロック信号 12が入力される。 図 5に、映像処理回路 13のこれらの各種駆動信号及び制御信号の タイミングチャートを示す。
図 5のタイミングチャートでは、図 4の表示リード制御信号 9を表示リ ード制御信号 51として示し、図 4のデータラッチ信号 10をデータラッ チ信号 52として示し、図 4のメモリクロック信号 12をメモリクロック信号 53として示す。また、図 5で、表示データ 54、及び表示データ 55は、 GRAM2を構成するメモリ素子のビットに対応する GRAM 2からの出 力データであり、表示データ 54は、 GRAM2を構成するメモリ素子の ビットが H状態から L状態に設定される場合、そのビットに対応する G RAM 2からの出力データであり、表示データ 55は、 GRAM 2を構成 するメモリ素子のビットが L状態から H状態に設定される場合、そのビ ットに対応する GRAM2からの出力データである。ここで、 GRAM2 を構成するメモリ素子の各ビットには、表示すべき画素データが 1ビッ トづっ記憶されている。
表示リード制御信号 51は、デイスチャージ期間を示す H (High)状 態とメモリデータ更新期間を示す L (Low)状態をとり得る制御信号で ある。 GRAM2に入力される表示リード制御信号 51が H状態であると き、すなわち、デイスチャージ期間である場合に、 GRAM2から出力 される表示データは、その表示データに対応する GRAM2を構成す るメモリ素子のビットが L状態であるか H状態であるかに関わらず全て L状態になる。また、 GRAM2に入力される表示リード制御信号 51が L状態であるとき、'すなわち、メモリデータ更新期間であるとき、ラッチ 回路 3は、 GRAM2から 1走查線分の画素データを読み込み、記憶 する。
ただし、 GRAM2から出力される表示データはメモリデータ更新期 間の間に、ー且 H状態に設定されると、 GRAM2を構成するメモリ素 子のビットの値がどのような値であっても、そのメモリデータ更新期間 の間は H状態を維持し続ける。 GRAM2から出力される表示データ は、表示リード制御信号 51が H状態、すなわちデイスチャージ期間に 初めて L状態に戻すことが出来る。すなわち、 GRAM2のメモリ素子の ビットに L状態を書き込まなくても表示リード制御信号 51が H状態に なれば GRAM 2から出力される表示データは L状態になる。 GRAM 2から出力される表示データは、このような特性を有している。
また、ラッチ回路 3にデータラッチ信号 52が入力されると、そのデー タラツチ信号 52のたち下がりでラッチ回路 3は、ラッチ回路 3を構成す る各メモリ素子の各ビットの値を確定する。
また、メモリクロック信号 53が GRAM 2に入力され。メモリクロック信 号 53のたち下がりのタイミングで、 GRAM2に画素データが書き込ま れる。このように GRAM 2への画素データの書き込みは、メモリクロッ ク信号 53に同期して行われる。
そして、 GRAM2への画素データの書き込みと、 GRAM 2から 1走 査線分の画素データのラッチ回路 3への読み出しとは独立した動作と して行われる。
以上の動作をまとめて説明すると次のようになる。
すなわち、表示リード制御信号 51が H状態の間に、 GRAM2から 出力される表示データは L状態になる。そして、メモリクロック信号が G RAM 2に入力されると、メモリクロック信号のたち下がりのタイミングで GRAM2に画素データが書き込まれる。
表示リード制御信号 51が H状態から L状態になると、すなわち表示 リード制御信号 51がメモリデータ更新期間になると、ラッチ回路 3は、 ラッチ回路 3を構成する各メモリ素子に GRAM2に記憶されている 1 走査線分の画素データを読み出して記憶する。
そして、データラッチ信号 52がラッチ回路 3に入力されると、データ ラッチ信号 52のたち下がりで、ラッチ回路 3は、メモリ素子に読み込ん で記憶した 1走査線分の画素データを確定する。
例えば表示データ 54などのように GRAM2にから出力される表示 データが H状態から L状態に更新された場合、ラッチ回路 3は、デー タラツチ信号 52のたち下がりでラッチ回路 3の対応するメモリ素子を L 状態に設定する。
一方、表示データ 55などのように GRAM 2から出力される表示デー タが L状態から H状態に更新された場合、ラッチ回路 3は、データラッ チ信号 52のたち下がりでラッチ回路 3の対応するメモリ素子を H状態 に設定する。 発明の開示
図 6に映像処理回路 13の各種駆動信号及び制御信号の図 5とは別 のタイミングチャートを示す。
図 6のタイミングチャートでは、図 4の表示リード制御信号 9を表示リ ード制御信号 56として示し、図 4のデータラッチ信号 10をデータラッ チ信号 57として示し、図 4のメモリクロック信号 12をメモリクロック信号 58として示す。また、図 6で、表示データ 59、及ぴ表示データ 60は、 それぞれ GRAM2を構成するメモリ素子のビットに対応する GRAM2 からの出力データであり、表示データ 59に対応する GRAM2のメモリ 素子のビットは、 H状態から L状態に設定されており、表示データ 60 に対応する GRAM2のメモリ素子のビットは、 L状態から H状態に設 定されている。
従来の技術の図 5で説明したタイミングチャートと、図 6のタイミング チャートとの相違点は、図 6のタイミングチャートでは、メモリクロック信 号 58が、表示リード制御信号 56が L状態すなわちメモリデータ更新 期間に入力されている点である。
また、メモリクロック信号 58力入力され、メモリクロック信号 58のたち 下がりの時点で GRAM 2に書き込まれる画素データに対応する画素 は、データラッチ信号 57が入力され、データラッチ信号 57のたち下 力 Sりの時点で確定される水平走査線の画素データに対応する画素に 含まれている。すなわち、 GRAM2に書き込まれる画素データに対応 する画素と同じ画素に対応する画素データがラッチ回路 3によって読 み出される。
図 8に、このような状況を示す。ラッチ回路 3は、データラッチ信号 5 7に同期して、 GRAM2のメモリ素子 72に記憶されている画素データ を読み出してラッチ回路 3が有するメモリ素子 75に読み出した画素デ ータを記憶する。一方 GRAM2のメモリ素子 71のうち、メモリ素子 73 の部分には、メモリクロック信号 58に同期して画素データが書き込ま れる。従ってメモリ素子 73の部分は、メモリクロック信号 58に同期して 画素データが書き込まれるとともに、データラッチ信号 57のたち下が りのタイミングで画素データが読み出されることになり、競合が発生す る。
このような場合、まず、表示リード制御信号 56が H状態すなわちデ イスチャージ期間では、 GRAM2を構成するメモリ素子のビットに L状 態が書き込まれているか H状態が書き込まれているかにかかわらず、 そのビットに対応する表示データは全て L状態になるが、ラッチ回路 3 では、ラッチ回路 3を構成するメモリ素子は従前のデータ値を保持し 続けている。
そして、表示リード制御信号 56が L状態のときすなわちメモリデータ 更新期間に、データラッチ回路 3は、 GRAM2を構成するメモリ素子 に記憶されている画素データを読み出して記憶する。 表示リード制御信号 56がメモリデータ更新期間に、メモリクロック信 号 58が入力され、メモリクロック信号 58のたち下がりのタイミングで、 GRAM 2に画素データが書き込まれる。ここで、表示データ 59は、表 示データ 59に対応する GRAM2を構成するメモリ素子のビット力 メ モリクロック信号 58が入力されるまでは、 H状態に設定されていたと する。そして、メモリクロック信号 58が入力されたタイミングで表示デ ータ 59に対応する GRAM2を構成するメモリ素子のビットに L状態が 書き込まれたとする。
このような場合、 GRAM2から出力される表示データ 59は、メモリク ロック信号 58が入力される前にメモリデータ更新期間で、従前のデー タ値すなわち H状態を出力する。。そして、メモリクロック信号 58力 S入 力され、メモリクロック信号 58のたち下がりのタイミングで GRAM 2の 表示データ 59に対応するメモリ素子のビットが書き込まれる。表示デ ータ 59に対応するビットとして L状態が書き込まれたとする。
ところが、従来の技術で説明したように、 GRAM2から出力される表 示データ 59は、メモリデータ更新期間の間、一旦 H状態に設定される と、 GRAM 2に記憶されている画素データの値がどのような.値であつ ても、 H状態を維持し続ける。 GRAM.2から出力される表示データ 59 は、そして、表示リード制御信号 56が H状態、すなわちディスチヤー ジ期間には、表示データ 59に対応する GRAM 2を構成するメモリ素 子のビットが H状態であるか L状態であるかにかかわらず、表示デー タ 59は、全て L状態になる。 GRAM2から出力される表示データは、 このような特性を有している。
従って、 GRAM2から出力される表示データ 59は、メモリデータ更 新期間にー且 H状態に設定されているので、 GRAM2の表示データ 59に対応するビットに L状態が書き込まれてもそのメモリデータ更新 期間では H状態のまま維持される。
表示データ 60に関しては、メモリクロック信号 58が入力される以前 は L状態に設定されており、メモリクロック信号 58力 S入力され、そのた ち下がりで GRAM 2に書き込まれた画素データに対応して H状態が 書き込まれる。この場合には、 GRAM2に画素データが書き込まれる と、 GRAM2は、表示データ 60として H状態を出力する。
次に、データラッチ信号 57がラッチ回路 3に入力されると、データラ ツチ信号 57のたち下がりで、ラッチ回路 3は、ラッチ'回路 3を構成する メモリ素子の各ビットを確定する。
ラッチ回路 3がデータラッチ信号 57によりラッチ回路 3を構成するメ モリ素子の各ビットを確定した場合、表示データ 59については、メモリ データ更新期間には H状態のまま維持されるので、表示データ 59に 対応する GRAM2を構成するメモリ素子のビットが L状態になってい るにもかかわらず、ラッチ回路 3の表示データ 59に対応するメモリ素 子のビットは H状態のまま確定されている。すなわち、表示データ 59 に対応する GRAM 2を構成するメモリ素子のビットは L状態であるに も関わらず、表示データ 59に对応するラッチ回路 3のメモリ素子のビ ットは H状態に確定され、 GRAM2とラッチ回路 3とで同じ画素の同じ ビットの値に食い違いが生じることになる。 .
従って、表示リード制御信号.56が L状態すなわちメモリデータ更新 期間の間にメモリクロック信号 58が入力され、し力も、このメモリクロッ ク信号 58が入力され、メモリクロック信号 58のたち下がりの時点で G RAM2に書き込まれる画素データに对応する画素が、データラッチ 信号 57が入力され、データラッチ信号 57のたち下がりの時点で確定 される水平走査線の画素データに対応する画素に含まれている場合 には、表示異常が発生する。 すなわち、 GRAM2への画素データの書き込みと、 GRAM 2からラ ツチ回路 3への水平走査線分の画素データの読み出しとが競合した 場合、表示異常が発生する。
なお、上記では、 GRAM2から出力される表示データは、次の特性 を有するとして説明した。すなわち、 GRAM 2から出力される表示デ ータは、メモリデータ更新期間の間、一旦 H状態に設定されると、 GR AM 2に記憶されている画素データの値がどのような値であっても、 H 状態を維持し続ける。そして、 GRAM 2から出力される表示データは、 表示リード制御信号 56が H状態、すなわちデイスチャージ期間になつ てネ刀めて L状態に戻すことが出来る。
しかしながら、 GRAM 2から出力される表示データが、メモリデータ 更新期間の間、ー且 H状態に設定されても、 GRAM 2に記憶されて いる画素データの値が L状態に設定された場合には、 GRAM 2から 出力される表示データを L状態に再設定出来るという特性を有する場 合であっても上記と同様の問題が起こり得る。
すなわち、図 7に映像処理回路 13の各種駆動信号及び制御信号の 図 6とは別のタイミングチャートを示す。また、この場合、上記とは異な り、 GRAM 2から出力される表示データは、 GRAM2から出力される 表示データが、メモリデータ更新期間の間、一旦 H状態に設定されて も、その表示データに対応する GRAM 2を構成するメモリ素子のビッ トに記憶されている画素データの値が L状態に設定された場合には、 GRAM 2から出力される表示データを再び L状態に再設定出来ると レ、う特性を有する。
図 7のタイミングチャートでは、図 4の表示リード制御信号 9を表示リ ード制御信号 61として示し、図 4のデータラッチ信号 10をデータラッ チ信号 62として示し、図 4のメモリクロック信号 12をメモリクロック信号 63として示す。また、図 7で、表示データ 64、及び表示データ 65は、 それぞれ GRAM2に記憶されている画素データのビットに対応する G RAM 2から出力される出力データであり、表示データ 64は対応する ビットが H状態から L状態に設定される場合の GRAM2から出力され る出力データであり、表示データ 65は、対応するビットが L状態から H 状態に設定される場合の GRAM2から出力される出力データである。 このような場合、表示リード制御信号 61が H状態すなわち、ディスチ ヤージ期間に表示データは全て Lとなり、ラッチ回路 3を構成するメモ リ素子の各ビットは従前のデータ値を保持した状態になる。
表示リード制御信号 6 1が L状態すなわち、メモリデータ更新期間に、 ラッチ回路 3は、 GRAM 2から 1走査線分の画素データを読み出して 記憶する。
ところが、図 7から明らかなように、メモリデータ更新期間にデータラ ツチ信号 62とメモリクロック信号 63とが同時に入力されている。すな わち、 GRAM2への画素データの書き込みと、その画素データを含 む 1走査線分の画素データのラッチ回路 3への読み出しとが同時に発 生している。
このような場合、表示データ 64、及び表示データ 65としてデータラ ツチ回路 3に読み出されたデータはどのような値になるか不明であり、 従って表示異常が発生する。
このように、上記いずれの場合であっても、 GRAM2への画素デー タの書き込みと、その画素データに対応する画素を含む走査線分の 画素データの読み出しとが競合した場合、表示異常が発生するという 課題がある。
本発明は、上記課題を考慮し、 GRAM 2への画素データの書き込 みと、その画素データに対応する画素を含む走査線分の画素データ の読み出しとが競合した場合であっても表示異常が発生することがな い映像処理回路、映像処理回路の制御方法、及ぴ集積回路を提供 することを目的とするものである。
上述した課題を解決するために、第 1の本発明は、表示画面の画素 に対応するデータである画素データを少なくとも前記表示画面分記憶 し、前記画素データがメモリクロック信号に同期して書き込まれる GR AMと、
前記 GRAMから前記表示画面の走査線分の各画素に対応する画 素データを読み出して記憶するラッチ回路と、
制御手段とを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応す る画素データは、前記表示画面に.表示され、
前記 GRAMへの前記画素データの書き込みと、前記 GRAMから 前記ラッチ回路への前記走査線分の各画素に対応する画素データの 読み出しとが競合した場合、前記制御手段は、前記走査線分の各画 素に対応する画素データの読み出しを遅延させ、再度前記 GRAM から前記ラッチ回路への前記走査線分の各画素に対応する画素デー タの読み出しを行うよう制御する映像信号処理回路である。
また、第 2の本発明は、前記制御手段は、競合が発生した、前記 G RAMの前記画素データの書き込みに対応する前記メモリクロック信 号が供給された時点より後の期間であって、そのメモリクロック信号の 次のメモリクロック信号が供給されるより前の前記期間の間に、前記ラ ツチ回路が前記走查線分の各画素に対応する画素データを読み出 すよう前記遅延時間の分だけ表示リード制御信号及びデータラッチ信 号を遅らせて入力する遅延手段を有する、第 1の本発明の映像信号 処理回路である。 また、第 3の本発明は、前記遅延時間は、可変に調整可能である、 第 2の本発明の映像信号処理回路である。
また、第 4の本発明は、前記制御手段は、前記 GRAMへの前記画 素データの書き込みと、前記 GRAMから前記ラッチ回路への前記走 査線分の各画素に対応する画素データの読み出しとが競合したかど うかを監視する監視手段を有する、第 1の本発明の映像信号処理回 路である。
また、第 5の本発明は、前記制御手段は、前記監視手段の監視結 果に基づいて、前記走查線分の各画素に対応する画素データの読み 出しを遅延させ、再度前記 GRAMから前記ラッチ回路への前記走査 線分の各画素に対応する画素データの読み出しを行うよう制御する 遅延手段を備えた、第 4の本発明の映像信号処理回路である。
また、第 6の本発明は、前記 GRAMから前記ラッチ回路へ前記走 查線分の各画素に対応する画素データを読み出す、競合が発生しな い場合のメモリデータ更新期間に、前記 GRAMへの前記画素データ の書き込みが複数回行われる場合、前記競合が発生した際、前記制 御手段は、前記画素データの書き込み期間とその次の画素データの 書き込み期間の間に、前記走査線分の各画素に対応する画素データ の読み出しを遅延させ、再度前記 GRAMから前記ラッチ回路への前 記走查線分の各画素に対応する画素データの読み出しを前記競合 · が発生しない場合のメモリデータ更新期間に複数回行うよう制御する、 第 1の本発明の映像信号処理回路である。
また、第 7の本発明は、表示画面の画素に対応するデータである画 素データを少なくとも前記表示画面分記憶し、前記画素データがメモ リクロック信号に同期して書き込まれる GRAMと、
前記 GRAMから前記表示画面の走查線分の各画素に対応する画 素データを読み出して記憶するラッチ回路と、
制御手段とを備えた映像信号処理回路を制御する映像信号処理回 路の制御方法であって、
前記 GRAMへの前記画素データの書き込みと、前記 GRAMから 前記ラッチ回路への前記走査線分の各画素に対応する画素データの 読み出しとが競合した場合、前記制御手段が、前記走查線分の各画 素に対応する画素データの読み出しを遅延させるよう制御するステツ プを備えた映像信号処理回路の制御方法である。
また、第 8の本発明は、第 1の本発明の映像信号処理回路が組み込 まれている、集積回路である。 図面の簡単な説明
図 1は、本発明の第 1及び第 2の実施の形態における映像処理回路 の構成を示す図である。
図 2は、本発明の第 1の実施の形態における映像処理回路の各種 駆動信号及び制御信号のタイミングチャートを示す図である。
図 3は、本発明の第 2の実施の形態における映像処理回路の各種 駆動信号及び制御信号のタイミングチャートを示す図である。
図 4は、従来の映像処理回路の構成を示す図である。
図 5は、従来の映像処理回路の各種駆動信号及ぴ制御信号のタイ ミングチャートを示す図である。
図 6は、従来の映像処理回路で競合が発生した場合の各種駆動信 号及び制御信号のタイミングチャートを示す図である。
図 7は、従来の映像処理回路で競合が発生した場合の各種駆動信 号及び制御信号のタイミングチャートを示す図である。
図 8は、競合が発生した場合の GRAM2とラッチ回路 3とのメモリ素 子の状態を示す図である。
図 9は、本発明の第 3の実施の形態における映像処理回路の各種 駆動信号及び制御信号のタイミングチャートを示す図である。
(符号の説明）
1 映像処理回路
2 GRAM
3 ラッチ回路
4 ラッチ回路制御手段
5 OR回路
6 OR回路
7 ホストリトライ遅延回路
8 表示パネル
9 表示リード制御信号
9a ホストリトライ用の表示リード制御信号
9b 表示リード制御信号
10 データラッチ信号
10a ホストリトライ用のデータラッチ信号
10b データラッチ信号
91 遅延時間格納メモリ
92 監視回路 92
93 ドライバー IC 発明を実施するための最良の形態
以下に、本発明の実施の形態を図面を参照しながら説明する。 (第 1の実施の形態） 図 1に、第 1の実施の形態の映像処理回路 1を示す。第 1の実施の 形態の映像処理回路 1は携帯電話等に用いられるものである。
映像処理回路 1は、ラッチ回路 3と GRAM (graphics Random acce s s memory) 2と、制彿卩手段 4と力 ら構成される。 GRAM2は、 表示パネル 8に表示される 1画面分の画素データを記憶する読み書き 可能なメモリであり、入力されるメモリクロック信号 1 2に同期して表示 パネル 8を構成する 1画素に対応する画素データが書き込まれるメモ リである。
ラッチ回路 3は、表示パネル 8に表示される 1走査線分の画素デー タを GRAM2から読み出して記憶する回路である。
制御手段 4は、 GRAM 2への画素データの書き込みと、 GRAM 2 からラッチ回路 3への 1走査線分の画素データの読み出しとが競合し た場合、再度ラッチ回路 3が GRAM2から 1走査線分の画素データを 読み出すよう制御する制御信号を発生して、ラッチ回路 3へ出力する 回路である。 ·
制御手段 4は、遅延回路 7、 OR回路 5、 OR回路 6、遅延時間格納メ モリ 91、及び監視回路 92から構成される。
遅延回路 7は、入力されてくるメモリクロック信号 12を遅延させて、 G RAM2からのデータの再読み込み用（ホストリトライ用という）のデー タラツチ信号 10aと、ホストリトライ用の表示リード制御信号 9aとを発生 させる回路である。
OR回路 5は、データラッチ信号 10と遅延回路 7で発生されたホスト リトライ用のデータラッチ信号 10aとの ORをとつた信号をデータラッチ 信号 10bとして出力する回路である。
OR回路 6は、表示データリード制御信号 9とホストリトライ遅延回路 7で発生されたホストリトライ用の表示リード制御信号 9aとの ORをとつ た信号を表示リード制御信号 9bとして出力する回路である。
遅延時間格納メモリ 91は、入力されてくるメモリクロック信号 12を遅 延回路 7が遅延させる時間に関する情報を格納するメモリである。
監視回路 92は、競合が発生するかどうかを監視する回路である。 また、映像処理回路 1は、他の映像処理機能とともに、 1チップの集 積回路であるドライパー IC 93に組み込まれている。
なお、本実施の形態の遅延回路 7及び遅延時間格納メモリ 91は本 発明の遅延手段の例である。
次に、このような本実施の形態の映像処理回路 1の動作を説明する。 制御手段 4には、表示リード制御信号 9、データラッチ信号 10、及びメ モリクロック信号 12が入力される。また、 GRAM 2にはメモリクロック信 号 12が入力される。
図 2に、映像処理回路 1のこれらの各種駆動信号及び制御信号のタイ ミングチャートを示す。
図 2のタイミングチャートでは、図 1の表示リード制御信号 9を通常時 表示リード制御信号 14として示し、図 1のデータラッチ信号 10を通常時 データラッチ信号 1 5として示し、図 1のメモリクロック信号 12をメモリクロ ック信号 16として示し、競合発生時に遅延回路 7から発生されたホスト リトライ用の表示リード制御信号 9aを、ホストリトライ用表示リード信号 1 7として示し、競合発生時に遅延回路 7から発生されたホストリトライ用 のデータラッチ信号 10 aを、ホストリトライ用データラッチ信号 18として 示す。また、図 2では、 OR回路 6から出力された表示リード制御信号 9b を、競合発生時表示リード制御信号 19として示し、 OR回路 5から出力 されたデータラッチ信号 10bを競合発生時データラッチ信号 20として 示す。 すなわち、 OR回路 6は、表示リード制御信号 9と遅延回路 7から出力 されたホストリトライ用の表示リード制御信号 9 aとの ORをとつた信号を 競合発生時表示リード制御信号 1 9として出力する。また、〇R回路 5は. データラッチ信号 10と遅延回路 7から出力されたホストリトライ用のデー タラツチ信号 10aとの ORをとつた信号を競合発生時データラッチ信号 2 0として出力する。
また、図 2で、表示データ 21、及び表示データ 22は、それぞれ GRA M 2を構成するメモリ素子のビットに対応する出力データであり、表示デ ータ 21は GRAM2を構成するメモリ素子の'ビットが H状態から L状態に 設定される場合の出力データであり、表示データ 22は、 GRAM2を構 成するメモリ素子のビットが L状態から H状態に設定される場合の出力 データである。
表示リード制御信号 9bは、デイスチャージ期間を示す H (High)状態 とメモリデータ更新期間を示す L (Low)状態とをとり得る制御信号であ り、 GRAM 2に入力される表示リード制御信号 9bが H状態であるとき、 すなわち、デイスチャージ期間に GRAM2から出力される表示データ は全て Lとなり、ラッチ回路 3を構成するメモリ素子の各ビットは従前の データ値を保持した状態になる。
また、 GRAM2に入力される表示リード制御信号 9bが L状態であると き、すなわち、メモリデータ更新期間であるとき、ラッチ回路 3は、 GRA M2から 1走査線分の画素データを読み込み、記憶する。
ただし、 GRAM 2から出力される表示データは、メモリデータ更新期 間の間、ー且 H状態に設定されると、 GRAM 2を構成するメモリ素子の ビットがどのような値であっても、 H状態を維持し続ける。そして、 GRA M2から出力される表示データは、表示リード制御信号 9bが H状態、す なわちデイスチャージ期間になって初めて L状態に戻すことが出来る。 . GRAM2から出力される表示データは、このような特性を有している。 また、ラッチ回路 3にデータラッチ信号 10bが入力されると、そのデー タラツチ信号 10bのたち下がりでラッチ回路 3は、ラッチ回路 3を構成す るメモリ素子の各ビットの値を確定する。
また、メモリクロック信号 12が GRAM 2に入力され。メモリクロック信号
1 2のたち下がりのタイミングで、 GRAM 2に画素データが書き込まれる ( このように GRAM 2への画素データの書き込みは、メモリクロック信号 1
2に同期して行われる。
そして、 GRAM 2への画素データの書き込みと、 GRAM2から 1走査 線分の画素データのラッチ回路 3への読み出しとは独立した動作として 行われる。
以上の動作をまとめて説明すると次のようになる。
図 2のタイミングチャートでは、メモリクロック信号 16が、通常時表示リ ード制御信号 14が L状態すなわちメモリデータ更新期間に入力されて いる。
また、メモリクロック信号 16が入力され、メモリクロック信号 16のたち下 がりの時点で GRAM2に書き込まれる画素データに対応する画素は、 通常時データラッチ信号 15が入力され、通常時データラッチ信号 1 5の たち下がりの時点で確定される水平走査線の画素データに対応する画 素に含まれている。すなわち、 GRAM2に書き込まれる画素データに 対応する画素と同じ画素に対応する画素データがラッチ回路 3によって 読み出される。
このような場合、まず、通常時表示リード制御信号 14が H状態すなわ ち競合発生時表示リード制御信号 19が H状態の場合、つまりディスチ ヤージ期間に表示データは全て Lとなり、ラッチ回路 3を構成するメモリ 素子の各ビットは従前のデータ値を保持した状態になる。 そして、通常時表示リード制御信号 14が L状態のときすなわち競合 発生時表示リード制御信号 19が L状態のとき、つまり、メモリデータ更 新期間に、データラッチ回路 3は、通常時データラッチ信号 15及び競 合発生時データラッチ信号 20に示すように、 GRAM2に記憶されて いる画素データを読み出して記憶する。
競合発生時表示リード制御信号 19が L状態のとき、すなわちメモリ データ更新期間に、メモリクロック信号 16力 S入力され、メモリクロック信 号 16のたち下がりのタイミングで、 GRAM2に画素データが書き込ま れる。ここで、表示データ 21に対応する GRAM 2を構成するメモリ素 子のビットは、メモリクロック信号 16が入力されるまでは、 H状態に設 定されていたとする。そして、メモリクロック信号 16が入力されたタイミ ングでこのビットに L状態が書き込まれたとする。
このような場合、ラッチ回路 3はメモリクロック信号 16が入力される前 のメモリデータ更新期間で、すでに、表示データ 21のビットを読み出 して記憶している。そして、メモリクロック信号 16が入力され、メモリク ロック信号 16のたち下がりのタイミングで表示データ 21に対応する G " RAM2を構成するメモリ素子のビットが書き込まれる。このビットに L 状態が書き込まれたとする。
ところが、従来の技術で説明したように、 GRAM 2から出力される表 示データは、メモリデータ更新期間の間、一旦 H状態に設定されると、 GRAM 2を構成するメモリ素子のビットにどのような値が設定されてい ても、 H状態を維持し続ける。 GRAM 2から出力される表示データは、 競合発生時表示リード制御信号 19が H状態、すなわちディスチヤー ジ期間になって初めて L状態に戻すことが出来る。 GRAM 2から出力 される表示データは、このような特性を有している。
従って、 GRAM2の表示データ 21に対応するメモリ素子のビットは ー且 H状態に設定されているので、 GRAM2から出力される表示デ ータ 21はメモリデータ更新期間では H状態のまま維持される。
表示データ 22に対応する GRAM 2を構成するメモリ素子のビットは、 メモリクロック信号 16が入力される以前は L状態に設定されており、メ モリクロック信号 16が入力され、そのたち下がりでそのビットに H状態 が書き込まれる。この場合には、 GRAM2に画素データが書き込まれ . ると、 GRAM2は、表示データ 22として、 H状態を出力する。
次に、競合発生時データラッチ信号 20がラッチ回路 3に入力される と、競合発生時データラッチ信号 20のたち下がりで、ラッチ回路 3は、 ラッチ回路 3を構成するメモリ素子が記憶している各ビットを確定する。 ラッチ回路 3が競合発生時データラッチ信号 20によりラッチ回路 3を 構成するメモリ素子の各ビットを確定した場合、表示データ 21につい ては、 GRAM2の画素データの表示データ 21に対応するビットが L 状態になっているにもかかわらず、ラッチ回路 3の表示データ 21に対 応するメモリ素子のビットは H状態のまま確定されている。
従って、競合発生時表示リード制御信号 19が L状態すなわちメモリ データ更新期間の間にメモリクロック信号 16が入力され、し力も、この メモリクロック信号 16が入力され、メモリクロック信号 16のたち下がり の時点で GRAM 2に書き込まれる画素データに対応する画素が、競 合発生時データラッチ信号 20が入力され、競合発生時データラッチ 信号 20のたち下がりの時点で確定される水平走査線の画素データに 対応する画素に含まれている場合には、表示異常が発生することに なる。
このような GRAM2への画素データの書き込みとラッチ回路 3により 画素データの読み出しとの競合は、通常時表示リード制御信号 14が メモリデータ更新期間にある場合に、メモリクロック信号が H状態にな つた場合に起こりうる。従って、監視回路 92は、このような競合が発生 し得るかどうかを監視する。すなわち、監視回路 92は、以下に説明す る監視区間の間にメモリクロック信号 16が H状態になるかどうかを監 視する。そして、監視回路 92は、監視区間の間にメモリクロック信号 1 6が H状態になる場合には、以下に説明するように、遅延回路 7を動 作させ、ラッチ回路 3に再読み込み処理を行わせる。
ここで、監視区間は、通常時表示リード制御信号 14のメモリデータ 更新期間のうち、メモリデータ更新期間の終端から所定の時間を除い た区間である。そして、このような所定の時間は、この所定の時間の間 に再度ラッチ回路 3が GRAM2から 1走查線分の画素データを読み 出すことが出来るだけ十分長い時間として設定される。
なお、監視回路 92は、ドライバー IC 93で共通に用いられている同 期信号に基づいて動作するので、データラッチ信号 10や表示リード 制御信号 9がどのようなタイミングで入力されてくるかは、ドライバー I C 93で共通に用いられる同期信号を利用して演算処理することによ つて予め求めておくことが出来る。従って、上述した監視区間もこのよ うな同期信号に基づいて演算処理することにより予め求めることが出 来る。
監視回路 92が監視区間の間にメモリクロック信号 16が H状態にな ることを検出すると、上述したように、遅延回路 7を制御して、以下の 動作を行わせる。
すなわち、制御手段 4の遅延回路 7は、メモリクロック信号 16を入力 し、メモリクロック信号 16を所定の時間だけ遅延させることにより、ホス トリトライ用表示リード信号 17とホストリトライ用データラッチ信号 18と を発生して、それぞれ、 OR回路 6と OR回路 5とに出力する。ここで、 上記の所定の時間は、遅延時間格納メモリ 91に格納されている遅延 時間を示す情報に基づいて決定される。また、遅延時間格納メモリ 9 1には、遅延時間を示す情報がコマンドにより予め設定されているも のとする。また、遅延時間を示す情報はコマンドにより必要に応じて再 設定することが出来る。
◦ R回路 5は、通常時表示リード制御信号 14とホストリトライ用表示リ ード信号 1 7との ORをとつた信号を競合発生時表示リード制御信号 1 9としてラッチ回路 3に出力する。
また、 OR回路 6は、通常時データラッチ信号 1 5とホストリトライ用デ 一タラツチ信号 18との ORをとつた信号を競合発生時データラッチ信 号 20としてラッチ回路 3に出力する。
その結果、競合発生時表示リード制御信号 19は L状態になった後、 再度 H状態に設定される。従って、競合発生時表示リード制御信号 1 9に従って、ラッチ回路 3は、再度、ラッチ回路 3を構成するメモリ素子 の各ビットを L状態に設定する。
その後、競合発生時表示リード制御信号 19は H状態の後に再度 L 状態に設定される。競合発生時表示リード制御信号 19が再度 L状態 に設定されると、ラッチ回路 3は GRAM 2に記憶されている画素デー タを 1走査線分読み出して記憶する。
競合発生時表示リード制御信号 1 9が再度 L状態に設定されている ときに、競合発生時データラッチ信号 20が入力される。ラッチ回路 3 は競合発生時データラッチ信号 20のたち下がりのタイミングで、記憶 している 1走査線分の画素データを確定する。
このように、 GRAM2への画素データの書き込みと、 GRAM 2から ラッチ回路 3への 1走査線分の画素データの読み出しとが競合した場 合に、制御手段 4は、競合発生時表示リード制御信号 19'と競合発生 時データラッチ信号 20とに示すように、デイスチャージ期間とメモリデ ータ更新期間、及びデータ確定のタイミングを競合が発生したメモリク ロック信号 16より遅延時間格納メモリ 91に格納されている遅延時間を 示す情報に基づく所定の時間だけ遅延させる。従って、 GRAM2へ の画素データの書き込みと、 GRAM 2からラッチ回路 3への画素デー タの読み出しとが競合した場合であっても、表示リード制御信号 9がメ モリデータ更新期間の間にラッチ回路 3が再読込処理を行うことが出 来るので、 GRAM 2からラッチ回路 3へ 1走査線分の画素データを正 常に読み出すことが出来るようになる。
なお、第 1の実施の形態では、監視回路 92は、監視区間の間にメ モリクロック信号 12が H状態になったかどうかを検出し、監視区間の 間にメモリクロック信号 12が H状態になり競合の可能性がある場合に は、遅延回路 7を動作させラッチ回路 3に再読込処理をさせるとして説 明したが、これに限らない。監視回路 92は、監視区間の間にメモリク ロック信号 12が H状態になったことを検出した場合には、実際に競合 することにより表示異常が発生するかどうかをさらに検出し、実際に競 合が発生して表示異常が発生する場合のみ、遅延回路 7を動作させ ラッチ回路 3に再読込処理をさせても構わない。
さらに、第 1の実施の形態では、.監視区間は、表示リード制御信号 9 がメモリデータ更新期間のうち終端から所定の時間を除いた部分であ るとして説明したが、これに限らない。監視区間の始まりを、表示リー ド制御信号 9がメモリデータ更新期間を開始する時点より競合発生時 表示リード制御信号が Lの期間となる所定の時間だけ前の時点とし、 監視区間の終わりは上記第 1の実施の形態と同様にメモリデータ更新 期間の終端より所定の時間だけ前の時点としても構わない。このよう に監視区間の始まりを、メモリデータ更新期間が始まるより前の時点 に設定しても、実際には競合が発生して表示異常が発生しない場合 でもラッチ回路 3が再読込処理を行ってしまう場合が発生する可能性 はあるが、表示異常は回避することが出来る。
なお、監視回路 92は、他の映像処理機能とともに 1チップの集積回 路に組み込まれているとして説明したが、これに限らない。また映像 処理回路 1が、他の映像処理機能とともに複数の集積回路に組み込 まれていても構わない。
(第 2の実施の形態）
次に、第 2の実施の形態について説明する。
図 1に、第 2の実施の形態の映像処理回路 1を示す。第 2の実施の 形態の映像処理回路 1は、第 1の実施の形態と同様に携帯電話端末 などに用いられるものである。
第 2の実施の形態の映像処理回路 1の構成は、第 1の実施の形態の ものと同様であるので説明を省略する。
次に、このような本実施の形態の映像処理回路 1の動作を第 1の実 施の形態との相違点を中心に説明する。
第 1の実施の形態では、 GRAM 2への画素データの書き込みと、 G RAM2からラッチ回路 3への 1走查線分の画素データの読み出しが 競合した場合、メモリデータ更新期間、デイスチャージ期間、及びデ ータを確定するタイミングを所定の時間だけ遅延させた。
しかしながら、単にメモリデータ更新期間、デイスチャージ期間、ラッ チ回路 3のデータを確定するタイミングを所定の時間遅延させただけ では、競合が発生したメモリクロック信号の次のメモリクロック信号と、 遅延されたメモリデータ更新期間、及びラッチ回路 3のデータを確定 するタイミングとが再度競合する可能性がある。
このような場合を回避するために、本実施の形態では、遅延させたメ モリデータ更新期間、遅延されたデイスチャージ期間、及び遅延され たデータを確定するタイミングが、競合が発生したメモリクロック信号と、 競合が発生したメモリクロック信号の次のメモリクロック信号との間に入 るようにする。そのためには、遅延時間格納メモリ 91には、遅延時間 を示す情報として、例えばメモリクロック信号 12が H状態になる周期 に基づいて算出した時間をコマンドにより予め格納しておく。
なお、本実施の形態の遅延回路 7及び遅延時間格納メモリ 91は本 発明の遅延手段の例である。
図 3に、映像処理回路 1の各種駆動信号及び制御信号のタイミング チャートを示す。
図 3のタイミングチャートでは、図 1の表示リード制御信号 9を通常時 表示リード制御信号 23として示し、図 1のデータラッチ信号 10を通常 時データラッチ信号 24として示し、図 1のメモリクロック信号 1 2をメモ リクロック信号 25として示し、競合発生時に遅延回路 7から発生され たホストリトライ用の表示リード制御信号 9 aを、ホストリトライ用表示リ ード信号 26として示し、競合発生時に遅延回路 7から発生されたホス トリトライ用のデータラッチ信号 10aを、ホストリトライ用データラッチ信 号 27として示す。また、図 3では、 OR回路 6から出力された表示リー ド制御信号 9bを、競合発生時表示リード制御信号 28として示し、 OR 回路 5から出力されたデータラッチ信号 10bを競合発生時データラッ チ信号 29として示している。
すなわち、 OR回路 6は、表示リード制御信号 9と遅延回路 7から出 力されたホストリトライ用の表示リード制御信号 9aとの ORをとつた信 号を競合発生時表示リード制御信号 28として出力する。また、 OR回 路 5は、データラッチ信号 10と遅延回路 7から出力されたホストリトライ 用のデータラッチ信号 10aとの ORをとつた信号を競合発生時データ ラッチ信号 29として出力する。 また、図 3で、表示データ 30、及び表示データ 31は、それぞれ GR AM 2を構成するメモリ素子のビットに対応する GRAM 2からの出力 データであり、表示データ 30は GRAM 2を構成するメモリ素子のビッ トが H状態から L状態に設定される場合の出力データであり、表示デ ータ 31は、 GRAM2を構成するメモリ素子のビットが L状態から H状 態に設定される場合の出力データである。
図 3のタイミングチャートでは、メモリクロック信号 25が、通常時表示 リード制御信号 23が L状態すなわちメモリデータ更新期間に入力され ている。
また、メモリクロック信号 25が入力され、メモリクロック信号 25のたち 下がりの時点で GRAM 2に書き込まれる画素データに対応する画素 は、通常時データラッチ信号 24が入力され、通常時データラッチ信 号 24のたち下がりの時点で確定される水平走査線の画素データに対 応する画素に含まれている。すなわち、 GRAM2に書き込まれる画素 データに対応する画素と同じ画素に対応する画素データがラッチ回 路 3によって読み出される。
このような場合には、第 1の実施の形態と同様に GRAM2への書き 込みと、 GRAM 2からラッチ回路 3への読み出しとが競合する。
監視回路 92は、第 1の実施の形態と同様にしてこのような競合が発生 するかどうかを監視する。
このような場合、まず、通常時表示リード制御信号 23が H状態すなわ ち競合発生時表示リード制御信号 28が H状態の場合、つまりディスチ ヤージ期間に表示データは Lとなり、ラッチ回路 3を構成するメモリ素子 の各ビットは従前のデータ値を保持した状態になる。
そして、通常時表示リード制御信号 23が L状態のときすなわち競合 発生時表示リード制御信号 28が L状態のとき、つまり、メモリデータ更 新期間に、データラッチ回路 3は、通常時データラッチ信号 24及び競 合発生時データラッチ信号 29に示すように、 GRAM2に記憶されて いる画素データを読み出して記憶する。
競合発生時表示リード制御信号 28がメモリデータ更新期間に、メモ リクロック信号 25が入力され、メモリクロック信号 25のたち下がりのタ イミングで、 GRAM 2に画素データが書き込まれる。ここで、表示デー タ 30に対応する GRAM 2を構成するメモリ素子のビットは、メモリクロ ック信号 25が入力されるまでは、 H状態に設定されていたとする。そ して、メモリクロック信号 25が入力されたタイミングで表示データ 30に 対応する GRAM2を構成するメモリ素子のビットに L状態が書き込ま れたとする。
このような場合、ラッチ回路 3はメモリクロック信号 25が入力される前 にメモリデータ更新期間で、すでに、表示データ 30のビットを読み出 して記憶している。そして、メモリクロック信号 25力 S入力され、メモリク ロック信号 25のたち下がりのタイミングで表示データ 30に対応する G RAM 2を構成するメモリ素子のビットが書き込まれる。表示データ 30 に対応する GRAM2を構成するメモリ素子のビットとして L状態が書き 込まれたとする。 ' .
ところが、従来の技術で説明したように、 GRAM2から出力される表 示データは、メモリデータ更新期間の間、一旦 H状態に設定されると、 GRAM 2を構成するメモリ素子のビットにどのような値が設定されてい ても、 H状態を維持し続ける。 GRAM 2から出力される表示データは、 競合発生時表示リード制御信号 28が H状態、すなわちディスチヤー ジ期間になって初めて L状態に戻すことが出来る。 GRAM 2から出力 される表示データは、このような特性を有している。
従って、 GRAM 2のの、表示データ 30に対応するメモリ素子のビッ トはー且 H状態に設定されているので、メモリデータ更新期間では H 状態のまま維持される。
表示データ 31に対応する GRAM 2を構成するメモリ素子のビットに 関しては、メモリクロック信号 25が入力される以前は L状態に設定され ており、メモリクロック信号 25が入力され、そのたち下がりで GRAM 2 に書き込まれた画素データに対応してそのビットに H状態が書き込ま れる。この場合には、 GRAM2に画素データが書き込まれると、 GRA M2から出力される表示データ 31は H状態を表しているので、ラッチ 回路 3は、表示データ 31に対応するラッチ回路 3のメモリ素子のビット . を H状態に設定する。
次に、競合発生時データラッチ信号 29がラッチ回路 3に入力される と、競合発生時データラッチ信号 29のたち下がりで、ラッチ回路 3は、 ラッチ回路 3を構成するメモリ素子の各ビットを確定する。
ラッチ回路 3が競合発生時データラッチ信号 29によりラッチ回路 3を 構成するメモリ素子の各ビットを確定した場合、表示データ 30につい ては、 GRAM 2を構成するメモリ素子のビットが L状態になっているに もかかわらず、ラッチ回路 3の表示データ 30に対応するメモリ素子の ビットは H状態のまま確定されている。
従って、競合発生時表示リード制御信号 28が L状態すなわちメモリ データ更新期間の間にメモリクロック信号 25が入力され、し力も、この メモリクロック信号 25が入力され、メモリクロック信号 25のたち下がり の時点で GRAM2に書き込まれる画素データに対応する画素が、競 合発生時データラッチ信号 29が入力され、競合発生時データラッチ 信号 29のたち下がりの時点で確定される水平走査線の画素データに 対応する画素に含まれている場合には、表示異常が発生することに なる。 そこで、このような場合が発生した場合には、制御手段 4の遅延回 路 7は、メモリクロック信号 12を入力し、メモリクロック信号 1 2を所定の 時間だけ遅延させることにより、ホストリトライ用表示リード信号 26とホ ストリトライ用データラッチ信号 27とを発生して、それぞれ、 OR回路 6 と OR回路 5とに出力する。
OR回路 5は、通常時表示リード制御信号 23とホストリトライ用表示リ ード信号 26との ORをとつた信号を競合発生時表示リード制御信号 2 8としてラッチ回路 3に出力する。
また、 OR回路 6は、通常時データラッチ信号 24とホストリトライ用デ 一タラツチ信号 27との ORをとつた信号を競合発生時データラッチ信 号 29としてラッチ回路 3に出力する。
その結果、競合発生時表示リード制御信号 28は L状態になった後、 再度 H状態に設定される。従って、競合発生時表示リード制御信号 2 8に従って、ラッチ回路 3は、再度、ラッチ回路 3を構成するメモリ素子 の各ビットを L状態に設定する。
その後、競合発生時表示リード制御信号 28は L状態に再度設定さ れる。競合発生時表示リード制御信号 28が再度 L状態に設定される と、ラッチ回路 3は GRAM 2に記憶されている画素データを 1走査線 分読み出して記憶する。 ' 競合発生時表示リード制御信号 28が再度 L状態に設定されている ときに、競合発生時データラッチ信号 29が入力される。ラッチ回路 3 は競合発生時データラッチ信号 29のたち下がりのタイミングで、記憶 している 1走査線分の画素データを確定する。
このように、 GRAM2への画素データの書き込みと、 GRAM 2力 ら ラッチ回路 3への 1走査線分の画素データの読み出しとが競合した場 合に、制御手段 4は、競合発生時表示リード制御信号 28と競合発生 時データラッチ信号 29とに示すように、デイスチャージ期間とメモリデ ータ更新期間、及びデータ確定のタイミングを競合が発生したメモリク ロック信号 16より所定の時間遅延させる。そして、制御手段 4は、競 合が発生した際のメモリクロック信号 25の次のメモリクロック信号が G RAM2に入力されるまでに、再度のデイスチャージ期間とメモリデー タ更新期間が開始され、再度の競合発生時データラッチ信号 29がラ ツチ回路 3に入力し終わっているように制御する。このような制御は、 遅延時間格納メモリ 91格納されている遅延時間を示す情報として、メ · モリクロック信号 12の周期に基づく時間を示す情報を設定したので、 容易に実現することが出来る。
つまり、このような制御は例えば次のようにして行うことが出来る。す なわち、遅延回路 7でメモリクロック信号 25を遅延させてホストリトライ 用表示リード信号 26及びホストリトライ用データラッチ信号 27を発生 させる際に、引き続いて入力される 2つのメモリクロック信号 25の間隔 データである、遅延時間格納メモリ 91に格納されている遅延時間を 示す情報を考慮してメモリクロック信号 25を遅延させる。そして、競合 が発生したメモリクロック信号 25の次のメモリクロック信号が入力され るまでに、再度の競合発生時表示リード制御信号 28がデイスチヤ一 ジ期間からメモリデータ更新期間に移行しており、再度の競合発生時 データラッチ信号 29が再度のメモリデータ更新期間に、競合が発生 したメモリクロック信号 25の次のメモリクロック信号が入力されるまでに たち下がっているように、ホストリトライ用表示リード信号 26及びホスト リトライ用データラッチ信号 27を発生する。
従って、 GRAM2への画素データの書き込みと、 GRAM2からラッ チ回路 3への画素データの読み出しとが競合した場合であっても、競 合したメモリクロック信号 25の次のメモリクロック信号と再度のラッチ回 路 3への 1走査線分の画素データの読み出しお,競合することがない。 このように、本実施の形態によれば、 GRAM 2からラッチ回路 3へ 1走 查線分の画素データを正常に読み出すことが出来るようになる。
なお、 GRAM 2から出力される表示データ力 S、メモリデータ更新期 間の間、 GRAM 2を構成するメモリ素子のビットが一旦 H状態に設定 されても、 GRAM2を構成するメモリ素子のビットが再度 L状態に設定 された場合には、そのビットに対応する表示データとして GRAM 2が L状態を出力出来るという特性を有する場合には、競合が発生するの が通常時データラッチ信号とメモリクロック信号とが同時に入力される 場合である。このことを除けば、上記と同様の処理をすることによりこ の場合にも表示異常が発生することがない映像処理回路を実現する ことが出来る。
なお、本実施の形態では GRAM 2が表示パネル 8の 1画面分の画 素データを記憶するとして説明したが、これに限らなレ、。 GRAM2が 表示パネルの複数面面分の画素データを記憶していても構わない。 さらに、本実施の形態では、ラッチ回路 3が表示パネル 2の 1走査線 分の画素データを GRAM2から読み出して記憶するとして説明した ヽこれに限らない。ラッチ回路 3が複数走査線分の画素データを G RAM2から読み出して記憶しても構わない。
なお、本実施の形態では、遅延回路 7でメモリクロック信号 25を遅 延させてホストリトライ用表示リード信号 26及ぴホストリトライ用データ ラッチ信号 27を発生させる際に、弓 Iき続いて入力される 2つのメモリク ロック信号 25の間隔データである、遅延時間格納メモリ 91に格納さ れている遅延時間を示す情報を考慮してメモリクロック信号 25を遅延 させるとして説明した。この場合、 GRAM2のメモリクロック信号 25の 周期が変動する場合、 GRAM 2のメモリクロック信号 25の周期に関 する情報に基づいて遅延時間格納メモリ 91に格納されている遅延時 間を示す情報を適宜 GRAM 2のメモリクロック信号 25の変動した周 期に対応出来るように更新することにより、遅延時間を、可変に調整し ても構わない。このようにすれば、 GRAM2のメモリクロック信号 25が 変動しても、表示異常が発生することがない映像処理回路を実現する ことが出来る。
(第 3の実施の形態）
次に、第 3の実施の形態について説明する。
第 1の実施の形態や第 2の実施の形態では、表示リード制御信号 9 力 S、メモリデータ更新期間にある間に、メモリクロック信号 12が H (Hig h)状態になる回数は、多くとも 1回であった。すなわち、第 1の実施の 形態及び第 2の実施の形態では、メモリクロック信号 12の周期が、表 示リード制御信号 9のメモリデータ更新期間より長い場合について説 明したが、これに限らない。
すなわち、第 3の実施の形態では、表示リード制御信号 9が、メモリ データ更新期間にある間に、メモリクロック信号 12が 2回以上 H (Hig h)状態になる場合について説明する。
なお、第 3の実施の形態の構成は、第 1の実施の形態や第 2の実施 の形態と同様であるので説明を省略する。 ， 次に、このような本実施の動作を説明する。
図 9に、メモリクロック信号 1 2の周期が、表示リード制御信号 9のメモ リデータ更新期間より短ぐ表示リード制御信号 9のメモリデータ更新 期間に、メモリクロック信号 12が 2回以上 H (High)状態になる場合 の映像処理回路 1の各種駆動信号及び制御信号のタイミングチャート を示す。 図 9のタイミングチャートでは、図 1の表示リード制御信号 9を通常時 表示リード制御信号 81として示し、図 1のデータラッチ信号 10を通常 時データラッチ信号 82として示し、図 1のメモリクロック信号 1 2をメモ リクロック信号 83として示し、競合発生時に遅延回路 7から発生され たホストリトライ用の表示リード制御信号 9aを、ホストリトライ用表示リ ード信号 84として示し、競合発生時に遅延回路 7から発生されたホス トリトライ用のデータラッチ信号 10aを、ホストリトライ用データラッチ信 号 85として示す。また、図 9では、 OR回路 6から出力された表示リー ド制御信号 9bを、競合発生時表示リード制御信号 86として示し、 OR 回路 5から出力されたデータラッチ信号 10bを競合発生時データラッ チ信号 87として示している。
すなわち、 OR回路 6は、表示リード制御信号 9と遅延回路 7から出 力されたホストリトライ用の表示リード制御信号 9aとの ORをとつた信 号を競合発生時表示リード制御信号 86として出力する。また、 OR回 路 5は、データラッチ信号 10と遅延回路 7から出力されたホストリトライ 用のデータラッチ信号 10aとの ORをとつた信号を競合発生時データ ラッチ信号 87として出力する。
図 9のタイミングチャートでは、メモリクロック信号 83が、通常時表示 リード制御信号 81が L状態すなわちメモリデータ更新期間に 2回入力 されている。
また、メモリクロック信号 83が入力され、メモリクロック信号 83のたち 下がりの時点で GRAM 2に書き込まれる画素データに対応する画素 は、通常時データラッチ信号 82が入力され、通常時データラッチ信 号 82のたち下がりの時点で確定される水平走査線の画素データに対 応する画素に含まれている。すなわち、 GRAM2に書き込まれる画素 データに対応する画素と同じ画素に対応する画素データがラッチ回 路 3によって読み出される。
このような場合には、第 1の実施の形態や第 2の実施の形態と同様 に GRAM2への書き込みと、 GRAM2からラッチ回路 3への読み出し とが競合する。
そこで、このような場合が発生した場合には、制御手段 4の遅延回 路 7は、メモリクロック信号 12を入力し、メモリクロック信号 12を所定の 時間だけ遅延させることにより、ホストリトライ用表示リード信号 84とホ ストリトライ用データラッチ信号 85とを発生して、それぞれ、 OR回路 6 と OR回路 5とに出力する。
OR回路 5は、通常時表示リード制御信号 81とホストリトライ用表示リ ード信号 84との ORをとつた信号を競合発生時表示リード制御信号 8 6としてラッチ回路 3·に出力する。
また、 OR回路 6は、通常時データラッチ信号 82とホストリ.トライ用デ 一タラツチ信号 85との ORをとつた信号を競合発生時データラッチ信 号 87としてラッチ回路 3に出力する。
その結果、競合発生時表示リード制御信号 86は、通常時表示リー ド制御信号 81がメモリデータ更新期間にある間に、メモリクロック信号 83が H状態を示す 83aと 83bとの間で 86 aに示すように立ち上がり、 また、メモリクロック信号 83が H状態を示す 83bと通常時表示リード制 御信号 81がデイスチャージ期間を開始する時点との間で 86bに示す ように立ち上がつている。このように競合発生時リード制御信号 86は、 通常時表示リード制御信号 81がメモリデータ更新期間にある間に 86 a及び 86bに示すように 2回立ち上がつている。また、競合発生時デ 一タラツチ信号 87は、競合発生時表示リード制御信号 86が H状態す なわち 86 aとメモリクロック信号 83力 状態を示す 83bとの間で 87a に示すように立ち上がり、また、競合発生時表示リード制御信号 86が H状態を示す 86bの後で通常時表示リード制御信号 81がメモリデー タ更新期間にある間で 87bに示すように立ち上がつている。すなわち、 競合発生時データラッチ信号 87は、通常時表示リード制御信号 81が メモリデータ更新期間にある間に、競合発生時リード制御信号が H状 態を示す 86 a及び 86bの後にそれぞれ 2回立ち上がつている。従って、 競合発生時表示リード制御信号 86に従って、ラッチ回路 3は、 2回ラ ツチ回路 3を構成するメモリ素子の各ビットを L状態に設定する。そし て、ラッチ回路 3は、競合発生時表示リード制御信号 86が H状態から L状態へ立ち下がった後に、各ビットのデータを更新し、さらに、ラッ チ回路 3は、競合発生時データラッチ信号 87が H状態から L状態に 立ち下がった際に、各ビットのデータを確定する。
このように、 GRAM2への画素データの書き込みと、 GRAM2力 ら ラッチ回路 3への 1走査線分の画素データの読み出しとが競合した場 合に、制御手段 4は、競合発生時表示リード制御信号 86と競合発生 時データラッチ信号 87とに示すように、デイスチャージ期間とメモリデ ータ更新期間、及びデータ確定のタイミングを競合が発生したメモリク ロック信号 83より所定の時間遅延させる。そして、制御手段 4は、競 合が発生した際のメモリクロック信号 83の次のメモリクロック信号が G RAM2に入力されるまでに、再度のデイスチャージ期間とメモリデー タ更新期間が開始され、再度の競合発生時データラッチ信号 87がラ ツチ回路 3に入力し終わっているように制御する。第 3の実施の形態 では、このような制御を通常時表示リード制御信号 81がメモリデータ 更新期間にある間に、メモリクロック信号 83が H状態になる回数だけ 行う。
従って、 GRAM2への画素データの書き込みと、 GRAM2からラッ チ回路 3への画素データの読み出しとが競合した場合であっても、競 合したメモリクロック信号 83の次のメモリクロック信号と再度のラッチ回 路 3への 1走査線分の画素データの読み出しが競合することがない。 このように、本実施の形態によれば、 GRAM2からラッチ回路 3へ 1走 査線分の画素データを正常に読み出すことが出来るようになる。 このように、通常時表示リード制御信号 81がメモリデータ更新期間 にある間に、メモリクロック信号 83が 2回以上 H状態になる場合であつ ても、第 1の実施の形態や第 2の実施の形態と同様に 2回以上ラッチ 回路 3が再読込処理を行うことにより競合を回避することが出来る。 産業上の利用可能性
以上説明したところから明らかなように、本発明は、 GRAMへの画 素データの書き込みと、その画素データに对応する画素を含む走査 線分の画素データの読み出しとが競合した場合であっても表示異常 が発生することがない映像処理回路、映像処理回路の制御方法、及 び集積回路を提供することが出来る。

Claims

請 求 の 範 囲
1 . 表示画面の画素に対応するデータである画素データを少なくと も前記表示画面分記憶し、前記画素データがメモリクロック信号に同 期して書き込まれる GRAMと、
前記 GRAMから前記表示画面の走査線分の各画素に対応する画 素データを読み出して記憶するラッチ回路と、
制御手段とを備え、
前記ラッチ回路に記憶されている前記走査線分の各画素に対応す る画素データは、前記表示画面に表示され、
前記 GRAMへの前記画素データの書き込みと、前記 GRAMから 前記ラッチ回路への前記走査線分の各画素に対応する画素データの 読み出しとが競合した場合、前記制御手段は、前記走査線分の各画 素に対応する画素データの読み出しを遅延させ、再度前記 GRAM から前記ラッチ回路への前記走査線分の各画素に対応する画素デー タの読み出しを行うよう制御する映像信号処理回路。
2. 前記制御手段は、競合が発生した、前記 GRAMの前記画素 データの書き込みに対応する前記メモリクロック信号が供給された時 点より後の期間であって、そのメモリクロック信号の次のメモリクロック 信号が供給ざれるより前の前記期間の間に、前記ラッチ回路が前記 ' 走査線分の各画素に対応する画素データを読み出すよう前記遅延時 間の分だけ表示リード制御信号及びデータラッチ信号を遅らせて入 力する遅延手段を有する、請求項 1記載の映像信号処理回路。
3. 前記遅延時間は、可変に調整可能である、請求項 2記載の映 像信号処理回路。
4. 前記制御手段は、前記 GRAMへの前記画素データの書き込 みと、前記 GRAMから前記ラッチ回路への前記走査線分の各画素に 対応する画素データの読み出しとが競合したかどうかを監視する監視 手段を有する、請求項 1記載の映像信号処理回路。
5. 前記制御手段は、前記監視手段の監視結果に基づいて、前記 走査線分の各画素に対応する画素データの読み出しを遅延させ、再 度前記 GRAMから前記ラッチ回路への前記走査線分の各画素に対 応する画素データの読み出しを行うよう制御する遅延手段を備えた、 請求項 4記載の映像信号処理回路。
6. 前記 GRAMから前記ラッチ回路へ前記走查線分の各画素に 対応する画素データを読み出す、競合が発生しない場合のメモリデ ータ更新期間に、前記 GRAMへの前記画素データの書き込みが複 数回行われる場合、前記競合が発生した際、前記制御手段は、前記 画素データの書き込み期間とその次の画素データの書き込み期間の 間に、前記走査線分の各画素に対応する画素データの読み出しを遅 延させ、再度前記 GRAMから前記ラッチ回路への前記走査線分の 各画素に対応する画素データの読み出しを前記競合が発生しない場 合のメモリデータ更新期間に複数回行うよう制御する、請求項 1記載 の映像信号処理回路。
7. 表示画面の画素に対応するデータである画素データを少なくと も前記表示画面分記憶し、前記画素データがメモリクロック信号に同 期して書き込まれる GRAMと、
前記 GRAMから前記表示画面の走査線分の各画素に対応する画 素データを読み出して記憶するラッチ回路と、
制御手段とを備えた映像信号処理回路を制御する映像信号処理回 路の制御方法であって、 前記 GRAMへの前記画素データの書き込みと、前記 GRAMから 前記ラッチ回路への前記走査線分の各画素に対応する画素データの 読み出しとが競合した場合、前記制御手段が、前記走査線分の各画 素に対応する画素データの読み出しを遅延させるよう制御するステツ プを備えた映像信号処理回路の制御方法。
8. 請求項 1記載の映像信号処理回路が組み込まれている、集積 回路。
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