JP2003058112A - 画像表示装置、表示信号供給装置および画像表示素子への表示信号供給方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接する２つ以上の画素に１本の表示信号線
から時分割で電位を与えるアクティブ・マトリックス方
式の表示装置に適した、表示信号の供給方法を提供す
る。 【解決手段】 信号制御回路５は、入力メモリ・コント
ローラ５１と、第１の記憶装置としてのＦＩＦＯ−Ａ５
２と、第２の記憶装置としてのＦＩＦＯ−Β５３と、出
力メモリ・コントローラ５４と、ＸＹタイミング発生器
５５とを備えている。ＦＩＦＯ−Α５２およびＦＩＦＯ
−Α５２より記憶容量の大きいＦＩＦＯ−Β５３は、先
入れ先出し機能を有するメモリである。第１水平周期内
に外部から入力されたビデオ・データＡおよびビデオ・
データＢについて、ＦＩＦＯ−Ａ５２に記憶されたビデ
オ・データＡを、ＦＩＦＯ−Ｂ５３に記憶されたビデオ
・データＢに優先して出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像表示装置、特に
液晶表示装置の高精細化に寄与する技術に関するもので
ある。

【０００２】

【従来の技術】ＣＲＴディスプレイにおいて進歩の遅か
ったディスプレイの高解像度化は、液晶をはじめとする
新たな技術の導入とともに飛躍的な進歩を遂げようとし
ている。つまり、液晶表示装置は微細加工を施すことに
よりＣＲＴディスプレイに比べて高精細化が比較的容易
である。液晶表示装置として、スイッチング素子として
のＴＦＴ（Thin Film Transistor、薄膜トランジスタ）
を用いたアクティブ・マトリックス方式の液晶表示装置
が知られている。このアクティブ・マトリックス方式の
液晶表示装置は、走査信号線と表示信号線とをマトリッ
クス状に配設し、その交点に薄膜トランジスタが配設さ
れたＴＦＴアレイ基板と、その基板と所定の間隙を隔て
て配置されるカラーフィルタ基板との間に液晶材料を封
入し、この液晶材料に与える電圧を薄膜トランジスタに
より制御して、液晶の電気光学的効果を利用して表示を
可能としている。

【０００３】アクティブ・マトリックス方式の液晶表示
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ＩＣの数も膨大となり、コストの上昇を招いて
いる。また、駆動ＩＣとＴＦＴアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、隣接する２つ以上の画素に１本の表
示信号線から時分割で電位を与えることで、必要な駆動
ＩＣの数を減らし、接続端子のピッチを大きくする提案
がこれまで数多くなされている。例えば、特開平６−１
３８８５１号公報、特開平６−１４８６８０号公報、特
開平１１−２８３７号公報、特開平５−２６５０４５号
公報、特開平５−１８８３９５号公報、特開平５−３０
３１１４号公報である。

【０００４】

【発明が解決しようとする課題】以上のように、アクテ
ィブ・マトリックス方式の液晶表示装置の高精細化に対
応する回路構造が種々提案されている。本発明は、この
ような回路構造を有する画像表示素子に適した、表示信
号の供給方法を提供することを課題とする。また、本発
明は、この表示信号の供給方法を実行するための表示信
号供給装置、この表示信号の供給方法を具備する画像表
示装置の提供を課題とする。

【０００５】

【課題を解決するための手段】本発明は、表示信号を供
給するための複数の表示信号線と、共通する表示信号線
から表示信号が供給される第１の画素電極および第２の
画素電極と、前記第１の画素電極および前記第２の画素
電極に対して走査信号を供給するための走査信号線と、
外部から入力された、前記第１の画素電極に対応する第
１の信号および前記第２の画素電極に対応する第２の信
号に基づき前記表示信号を生成し、かつ前記表示信号線
に供給する信号処理手段と、を備え、前記信号処理手段
は、前記第１の信号を記憶する第１の記憶領域と、前記
第２の信号を記憶し、かつ前記第１の記憶領域よりも記
憶容量の大きい第２の記憶領域と、前記第１の信号を前
記第１の記憶領域に、前記第２の信号を前記第２の記憶
領域に割り振る割り振り手段と、前記第１の記憶領域に
記憶された前記第１の信号または前記第２の記憶領域に
記憶された前記第２の信号を選択して出力させる出力選
択手段と、を備えたことを特徴とする画像表示装置によ
り前記課題を解決する。

【０００６】以上の本発明の画像表示装置は、第１の信
号を記憶する第１の記憶領域と、第２の信号を記憶し、
かつ前記第１の記憶領域よりもデータ記憶量の大きい第
２の記憶領域と、を備えている。割り振り手段により第
１の記憶領域および第２の記憶領域に各々記憶された第
１の信号および第２の信号のうち、記憶容量の相対的に
小さい第１の記憶領域に記憶された第１の信号を、出力
選択手段の指示により先行して出力する。この出力が終
了した後に、記憶容量の相対的に大きい第２の記憶領域
に記憶された第２の信号を出力する。つまり、第１の画
素電極に入力されるべき第１の信号および第２の画素電
極に入力されるべき第２の信号が連続して供給される。
ここで、第１の信号を出力選択手段の指示により先行し
て出力するため、第１の記憶領域は、第２の記憶領域よ
りも記憶容量が小さくて済む。つまり、本発明によれ
ば、表示信号を記憶する手段の容量を小さくすることが
できる。また、本発明の画像表示装置は、共通する表示
信号線から、第１の画素電極および第２の画素電極とい
う２つの画素電極に対して表示信号が供給される構造を
有しているから、表示信号線の数を１行に配置される画
素数の１／２以下に低減することができる。

【０００７】本発明の画像表示装置において、前記出力
選択手段は、同一の水平周期内に外部から入力された前
記第１の信号および前記第２の信号について、前記第１
の記憶領域に記憶された前記第１の信号を、前記第２の
記憶領域に記憶された前記第２の信号に優先して出力さ
せることができる。本発明の画像表示装置において、前
記信号処理手段は、所定の第１の水平周期内において、
前記第１の記憶領域に前記第１の信号を記憶し、かつ前
記第２の記憶領域に前記第２の信号を記憶し、前記第１
の記憶領域に記憶された前記第１の信号を前記第１の水
平周期内に出力するように制御することができる。ま
た、本発明の画像表示装置において、前記信号処理手段
は、前記第１の水平周期に続く第２の水平周期内におい
て、前記第１の水平周期内に前記第２の記憶領域に記憶
された前記第２の信号の出力が完了するように制御する
ことができる。

【０００８】また本発明の画像表示装置において、前記
信号処理手段は、前記第１の記憶領域からの前記第１の
信号の出力および前記第２の記憶領域からの前記第２の
信号の出力を、１水平周期内で完了するように制御する
ことができる。さらに本発明の画像表示装置において、
前記第１の記憶領域および前記第２の記憶領域は、デー
タ入力および出力について、先入れ先出し機能を備えて
いることが望ましい。また、前記第１の記憶領域および
／または前記第２の記憶領域は、複数の記憶手段から構
成することができる。つまり、前記第１の記憶領域およ
び前記第２の記憶領域は、単一の構造を有する場合に限
定されない。さらに、第１の記憶領域および第２の記憶
領域を論理的に構成し、物理的には１系統の論理記憶装
置として構成することもできる。

【０００９】また本発明は、以下の新規な画像表示装置
によっても前記課題を解決することができる。すなわち
本発明の画像表示装置は、複数の画素をマトリックス状
に配列し、かつ各画素に対して表示信号を供給する表示
信号線と走査信号を供給する走査信号線とを設けた画像
表示素子と、外部から入力された信号に基づいて前記表
示信号を生成しかつ前記表示信号線に向けて供給する信
号処理手段と、を備えた画像表示装置であって、前記画
像表示素子は、同一の行に存在する第１の画素電極およ
び第２の画素電極が、共通する前記表示信号線に接続さ
れ、前記信号処理手段は、前記第１の画素電極に入力さ
れるべき第１の表示信号を、前記第１の表示信号に関す
る１／２水平周期に対応する量を記憶する第１の記憶領
域と、前記第２の画素電極に入力されるべき第２の表示
信号を、前記第２の表示信号に関する１水平周期に対応
する量を記憶する容量を有する第２の記憶領域と、を備
えることを特徴とする。

【００１０】本発明の画像表示装置は、第１の記憶領域
は１／２水平周期に対応する表示信号を記憶する容量を
備え、また第２の記憶領域は１水平周期に対応する表示
信号を記憶する容量を備えている。つまり、第１の記憶
領域および第２の記憶領域の記憶容量は、各々１水平周
期に対応する表示信号を記憶する容量を備える必要があ
るのに対して、一方が１／２水平周期に対応する表示信
号を記憶する容量で足りる。これは、前記信号処理手段
が以下のように制御するからである。つまり、所定の水
平周期間内に第１の表示信号が入力され、第１の記憶領
域が、第１の表示信号を前記第１の表示信号に関する１
／２水平周期に対応する量だけ記憶すると、記憶した順
に第１の表示信号を出力するように制御するからであ
る。第２の表示信号については、所定の水平周期間内に
第２の表示信号が入力され、第２の記憶領域が、第２の
表示信号を前記第２の表示信号に関する１水平周期に対
応する量だけ記憶した後に、記憶した順に第２の表示信
号を出力するように制御する。

【００１１】本発明の画像表示装置に適用される画像表
示素子は、以下のものが望ましい。つまり、本発明は、
表示信号を供給するための複数の表示信号線と、走査信
号を供給するための複数の走査信号線と、共通する表示
信号線から表示信号が供給される第１の画素電極および
第２の画素電極と、前記共通する表示信号線と前記第１
の画素電極との間に配設され、かつ前記表示信号の供給
を制御するゲート電極を備えた第１のスイッチング素子
と、前記第１のスイッチング素子の前記ゲート電極と所
定の走査信号線との間に配設される第２のスイッチング
素子と、前記所定の信号線に接続され、かつ前記第２の
画素電極への前記表示信号の供給を制御する第３のスイ
ッチング素子と、を備える画像表示素子を用いるのが望
ましい。

【００１２】この画像表示素子は、第１の画素電極およ
び第２の画素電極に対して、共通する所定の信号線から
表示信号を供給することができる。したがって、Ｍ列の
画素が存在する場合に、信号線、つまりデータ・ドライ
バの数をＭ／２にすることができる。また、この画像表
示素子は、第１の画素電極と所定の走査信号線との間に
配設された第１のスイッチング素子のゲート電極と所定
の走査信号線との間に第２のスイッチング素子を配設す
る構成を採用した。つまり、第１の画素電極と所定の表
示信号線との間に２つのスイッチング素子を直列に配置
することがない。したがって、ＴＦＴに代表されるスイ
ッチング素子を大型化する必要がない。一方、第２の画
素電極には第３のスイッチング素子が接続されており、
この第３のスイッチング素子がオンになったときに信号
線からの表示信号を第２の画素電極に供給することがで
きる。なお、ここでは第１の画素電極および第２の画素
電極と２つの画素電極について述べた。しかし、以上の
本発明の趣旨は、３つ以上の画素電極が１本の信号線を
共有する形態にも適用することができる。本発明はもち
ろんこの形態をも包含している。

【００１３】また本発明は、ｎ（ｎは正の整数）番目の
走査信号線とｎ＋１番目の走査信号線との間に配設さ
れ、かつ所定の信号線からの表示信号が供給される第１
の画素電極および第２の画素電極と、前記ｎ＋１番目の
走査信号線およびｎ＋ｍ（ｍは０，１を除く整数）番目
の走査信号線がともに選択されている際に走査信号の通
過を許容する第１のスイッチング機構と、前記ｎ＋１番
目の走査信号線が選択されている際に前記第２の画素電
極に走査信号の通過を許容する第２のスイッチング機構
と、を備えた画像表示素子を用いることも望ましい。こ
の画像表示素子は、第１の画素電極および第２の画素電
極が、所定の信号線を共有して、その信号線から表示信
号が供給される。また本発明の画像表示素子は、第１の
画素電極に対してｎ＋１番目の走査信号線およびｎ＋ｍ
（ｍは０，１を除く整数）番目の走査信号線がともに選
択されている際に走査信号が供給され、かつ第２の画素
電極に対してｎ＋１番目の走査信号線が選択されている
際に走査信号が供給される。したがって、ｍを選択する
ことにより、第１の画素電極および第２の画素電極の駆
動に関与しない前段の走査信号線との間に蓄積容量を形
成することができる。

【００１４】また、本発明は、アクティブ・マトリック
ス型の画像表示素子へ表示信号を供給するための以下の
新規な表示信号供給装置を提供する。すなわち本発明の
表示信号供給装置は、外部から入力された表示信号を、
第１の信号と第２の信号に振り分ける振り分け手段と、
前記振り分け手段により振り分けられた前記第１の信号
を記憶する第１の記憶領域と、前記振り分け手段により
振り分けられた前記第２の信号を記憶する第２の記憶領
域と、全ての前記第１の信号が前記第１の記憶領域に記
憶される前に先行して記憶された前記第１の信号を前記
第１の記憶領域から出力することを指示する信号出力手
段と、を備えたことを特徴とする。本発明の表示信号供
給装置は、前記信号出力手段は、前記第１の記憶領域か
ら所定量の第１の信号が出力された後に、前記第２の記
憶領域に記憶された前記第２の信号を前記第２の記憶領
域から出力すること指示することができる。そして、前
記振り分け手段は、外部から入力されたｍ画素分の表示
信号を、ｍ／２画素分の第１の信号とｍ／２画素分の第
２の信号に振り分ける。また、前記信号出力手段は、前
記第１の記憶領域にｍ／４画素分の第１の信号が記憶さ
れると、先行して記憶された第１の信号を前記第１の記
憶領域から出力すること、および前記第１の記憶領域か
らｍ／２画素分の第１の信号が出力された後に、前記第
２の記憶領域に記憶された前記第２の信号を前記第２の
記憶領域から出力することを指示する。本発明の表示信
号供給装置は、第１の記憶領域にｍ／４画素分の第１の
信号が記憶されると、先行して記憶された第１の信号
を、記憶された順に前記第１の記憶領域から出力する。
したがって、第１の記憶領域は、ｍ／２画素分の記憶容
量を持つ必要がない。

【００１５】本発明の表示信号供給装置は、外部から表
示信号およびクロック信号を受けるとともに、表示信号
および制御信号を出力する信号制御回路と、前記信号制
御回路から出力される前記表示信号および前記制御信号
を受けるとともに、前記制御信号に基づいて前記表示信
号を前記画像表示素子に向けて供給するドライバと、を
備えることができる。その場合、前記第１の記憶領域お
よび前記第２の記憶領域は、前記信号制御回路内に設け
ることができるし、または前記ドライバに設けることも
できる。

【００１６】本発明は以下の画像表示素子への表示信号
供給方法を提供する。すなわち、本発明は、表示信号を
供給する複数の表示信号線と、走査信号を供給する複数
の走査信号線と、隣接する前記走査信号線の間に配設さ
れ、かつ所定の表示信号線に接続された第１の画素電極
と、前記所定の表示信号線に接続された第２の画素電極
と、を備えた画像表示素子への表示信号供給方法であっ
て、ｍ画素分の表示信号を受け、前記第１の画素電極に
対応する第１の表示信号をｍ／４画素分だけ蓄積した後
に、後続する前記第１の表示信号を蓄積しつつ、先行し
て蓄積された前記第１の表示信号を前記第１の画素電極
に向けて出力し、前記第１の表示信号の出力が終了した
後に、ｍ／２画素分だけ蓄積された、前記第２の画素電
極に対応する第２の表示信号を、前記第２の画素電極に
向けて出力する、ことを特徴とする画像表示素子への表
示信号供給方法である。

【００１７】本発明の画像表示素子への表示信号供給方
法において、前記第１の表示信号および前記第２の表示
信号は、異なる領域に、かつ同時期から蓄積を開始する
ことができる。また、前記第１の表示信号の蓄積および
出力、ならびに前記第２の表示信号の蓄積は、１水平周
期内で行うことができる。

【００１８】

【発明の実施の形態】（第１の実施形態）以下、本発明
の画像表示装置を液晶表示装置に関する実施形態に基づ
き説明する。図１は本実施の形態にかかる画像表示素子
としてのアレイ基板１の主要構成を示す概略図、図２は
表示領域２の回路構成を示す図、図３〜図６は表示領域
２の動作を示す図、図７は走査信号のタイミングチャー
トである。また、図８は、表示信号のタイミングチャー
トである。本実施の形態にかかる液晶表示装置は、１つ
の共通する表示信号線を挟んで隣接する２つの画素が当
該表示信号線を共有することにより、表示信号線の本数
を半減するところに特徴を有している。また、本実施の
形態による液晶表示装置は、表示信号の供給を、後述す
る２つのＦＩＦＯ−Ａ５２，ＦＩＦＯ−Ｂ５３を用いて
行うところにも特徴がある。もちろん、液晶表示装置と
しては、表示領域２を構成し互いにアレイ基板１と対向
するカラーフィルタ基板、バックライトユニット等他の
要素も備える必要があるが、本発明の特徴部分ではない
ことからその説明は省略する。

【００１９】図１に示すように、アレイ基板１は、表示
信号線３０を介して表示領域２内に配置される画素電極
に表示信号を供給、つまり電圧を印加するための駆動回
路であるＸドライバ３と、走査信号線４０を介してＴＦ
Ｔ（薄膜トランジスタ）のオン・オフを制御する走査信
号を供給するための駆動回路であるＹドライバ４を備え
ている。アレイ基板１の表示領域２には、画素がｍ×ｎ
（ｍ，ｎは任意の正の整数）の数だけマトリックス状に
配列してある。Ｘドライバ３は、所定数の表示信号線３
０ごとに対応する５つのドライバ３２〜３６に分割され
ている。同様に、Ｙドライバ４も、所定数の走査信号線
４０ごとに対応する５つのドライバ４２〜４６に分割さ
れている。なお、５つはあくまで例示であって、他の分
割数を採用することができることはいうまでもない。Ｘ
ドライバ３およびＹドライバ４は、信号制御回路５に接
続されている。信号制御回路５は、例えばパーソナル・
コンピュータ等のホスト側から、表示信号であるデジタ
ル・ビデオ・データ（Digital Video Data、以下ビデオ
・データ）および同期信号（Sync）、クロック信号（Cl
ock）を受けて、Ｘドライバ３およびＹドライバ４の駆
動を制御する。信号制御回路５は、入力メモリ・コント
ローラ５１と、第１の記憶装置としてのＦＩＦＯ−Ａ５
２と、第２の記憶装置としてのＦＩＦＯ−Β５３と、出
力メモリ・コントローラ５４と、ＸＹタイミング発生器
５５とを備えている。ＦＩＦＯ−Α５２およびＦＩＦＯ
−Β５３は、先入れ先出し（First in First out）機能
を有するメモリであり、この機能を備えている限り、そ
の具体的な構造は問われない。Ｘドライバ３、Ｙドライ
バ４および信号制御回路５の個々、または組み合わせに
よって、本発明の信号処理手段が構成される。

【００２０】入力メモリ・コントローラ５１は、ビデオ
・データを受けると、受けたデータを、ＦＩＦＯ−Α５
２およびＦＩＦＯ−Β５３のいずれに転送するか、およ
び転送のタイミングを制御する。ＦＩＦＯ−Α５２およ
びＦＩＦＯ−Β５３は、入力メモリ・コントローラ５１
から転送されたビデオ・データを逐次記憶する。記憶さ
れたビデオ・データは、入力メモリ・コントローラ５１
または出力メモリ・コントローラ５２の制御に基づき、
出力メモリ・コントローラ５４に対して出力される。出
力メモリ・コントローラ５４は、ＦＩＦＯ−Α５２およ
びＦＩＦＯ−Β５３のいずれに記憶されたビデオ・デー
タを読み出して、Ｘドライバ３に供給するかの制御を実
行する。出力メモリ・コントローラ５４は、ビデオ・デ
ータをＸドライバ３に供給するタイミングをも制御す
る。

【００２１】出力メモリ・コントローラ５４の動作に基
づいて供給されたビデオ・データは、データ・バス３１
を介して、Ｘドライバ３に転送される。ビデオ・データ
は、Ｘドライバ３を構成する各ドライバ３２〜３６に向
けて供給されるが、供給されたビデオ・データが具体的
に入力されるドライバ３２〜３６は、ＸＹタイミング発
生器５５からＸドライバ３に向けて出力されるＸタイミ
ング・パルス（Ｘ ＤＩＯ）によって決定する。ＸＹタ
イミング発生器５５は、上記のように、データ・バス３
１に転送されたビデオ・データを、ドライバ３２〜３６
のいずれで処理するかを指示するＸタイミング・パルス
を発生する。また、ＸＹタイミング発生器５５は、Ｙド
ライバ４に対して、薄膜トランジスタのオン・オフを制
御する信号を供給する。このオン・オフの制御信号を、
Ｙドライバ４のいずれのドライバ４２〜４６に振り分け
るか、を指示するＹタイミング・パルス（Ｙ ＤＩＯ）
を発生する。このＹタイミング・パルスは、Ｙドライバ
４に対して供給される。信号制御回路５のなかで、ＦＩ
ＦＯ−Α５２およびＦＩＦＯ−Β５３と２つのメモリを
備えている点に本実施の形態の特徴があることは前述の
通りである。この２つのメモリを用いたビデオ・データ
の供給方式の具体的内容については、追って詳しく説明
する。

【００２２】図２は、表示領域２内の回路構造を示す図
である。なお、図２は表示領域２の一部についてのみ記
載しており、実際の表示領域２には図２に示す構造の回
路が連続的に形成されている。図２において、表示信号
線Ｄｍを挟んで隣接する画素電極Ａ１およびＢ１につい
て、第１のＴＦＴ Ｍ１、第２のＴＦＴ Ｍ２および第３
のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置され
ている。まず、第１のＴＦＴ Ｍ１は、そのソース電極
が表示信号線Ｄｍに、またそのドレイン電極が画素電極
Ａ１に接続する。また、第１のＴＦＴ Ｍ１のゲート電
極は第２のＴＦＴ Ｍ２のソース電極に接続している。
ここで、ＴＦＴは３端子のスイッチング素子であり、液
晶表示装置において、表示信号線に接続される側をソー
ス電極と、また画素電極に接続される側をドレイン電極
と呼ぶ例があるが、逆の例もある。つまり、ゲート電極
を除く２つの電極のいずれをソース電極と、またドレイ
ン電極と呼ぶかは一義的に定まっていない。そこで以下
では、ゲート電極を除く２つの電極をともにソース／ド
レイン電極と呼ぶことにする。

【００２３】次に、第２のＴＦＴ Ｍ２は、そのソース
／ドレイン電極が第１のＴＦＴ Ｍ１のゲート電極に、
またそのソース／ドレイン電極が走査信号線Ｇｎ＋２に
接続されている。したがって、第１のＴＦＴ Ｍ１のゲ
ート電極は第２のＴＦＴ Ｍ２を介して走査信号線Ｇｎ
＋２に接続されることになる。また、第２のＴＦＴ Ｍ
２のゲート電極は走査信号線Ｇｎ＋１に接続される。し
たがって、隣接する２本の走査信号線Ｇｎ＋１とＧｎ＋
２が同時に選択電位になっている期間にのみ、第１のＴ
ＦＴＭ１がオンになり表示信号線Ｄｍの電位が画素電極
Ａ１に供給される。このことは、第２のＴＦＴ Ｍ２が
第１のＴＦＴ Ｍ１のオン・オフを制御することを示唆
している。第３のＴＦＴ Ｍ３は、そのソース／ドレイ
ン電極が表示信号線Ｄｍに、またそのソース／ドレイン
電極が画素電極Ｂ１に接続されている。また、第３のＴ
ＦＴ Ｍ３のゲート電極は走査信号線Ｇｎ＋１に接続さ
れている。したがって、走査信号線Ｇｎ＋１が選択電位
になっているときに、第３のＴＦＴ Ｍ３がオンになり
表示信号線Ｄｍの電位が画素電極Ｂ１に供給される。

【００２４】以上では第１のＴＦＴ Ｍ１〜第３のＴＦ
Ｔ Ｍ３からみた表示領域２内の回路構成を説明した
が、画素電極Ａ１および画素電極Ｂ１からみた表示領域
２内の回路構成を説明する。画素電極Ａ１および画素電
極Ｂ１は、共通する単一の表示信号線Ｄｍから表示信号
が供給される。つまり、表示信号線Ｄｍは、画素電極Ａ
１および画素電極Ｂ１に対して共通の表示信号線Ｄｍと
いうことができる。したがって、画素がＭ×Ｎのマトリ
ックス状に配列されているのに対して、表示信号線Ｄｍ
はＭ／２本となる。画素電極Ａ１には第１のＴＦＴ Ｍ
１および第２のＴＦＴ Ｍ２が接続されており、第１の
ＴＦＴ Ｍ１は表示信号線Ｄｍに接続されるとともに、
第２のＴＦＴ Ｍ２に接続される。第２のＴＦＴ Ｍ２の
ゲート電極は画素電極Ａ１の後段の走査信号線Ｇｎ＋１
に接続され、また第２のＴＦＴ Ｍ２のドレイン電極は
走査信号線Ｇｎ＋１の後段の走査信号線Ｇｎ＋２に接続
されている。ここで、画素電極Ａ１に表示信号線Ｄｍの
電位を供給するためには、第１のＴＦＴ Ｍ１がオンさ
れる必要がある。そして、第１のＴＦＴ Ｍ１のゲート
電極は第２のＴＦＴＭ２のソース／ドレイン電極に接続
され、かつ第２のＴＦＴ Ｍ２のゲート電極は自己の走
査信号線Ｇｎ＋１に、またソース／ドレイン電極は後段
の走査信号線Ｇｎ＋２に接続されているから、第１のＴ
ＦＴ Ｍ１をオンするためには、第２のＴＦＴ Ｍ２がオ
ンされる必要がある。第２のＴＦＴ Ｍ２がオンされる
ためには、走査信号線Ｇｎ＋１が選択されている必要が
あり、その間、走査信号線Ｇｎ＋２が選択されると、第
１のＴＦＴＭ１もオンになる。したがって、第１のＴＦ
Ｔ Ｍ１および第２のＴＦＴ Ｍ２は、走査信号線Ｇｎ＋
１および走査信号線Ｇｎ＋２がともに選択されている際
に走査信号の通過を許容するスイッチング機構を構成す
る。かくして、画素電極Ａ１は、走査信号線Ｇｎ＋１か
らの走査信号および走査信号線Ｇｎ＋２からの走査信号
に基づき駆動され、表示信号線Ｄｍからの電位を受け
る。画素電極Ｂ１には第３のＴＦＴ Ｍ３が接続されて
おり、そのゲート電極は走査信号線Ｇｎ＋１に接続され
ている。したがって、画素電極Ｂ１は自己の走査信号線
Ｇｎ＋１が選択されると表示信号線Ｄｍから電位を供給
される。以上では画素電極Ａ１および画素電極Ｂ１につ
いて説明したが、画素電極Ａ２および画素電極Ｂ２、画
素電極Ｃ１および画素電極Ｄ１、画素電極Ｃ２および画
素電極Ｄ２、さらに他の画素についても同様の構成をな
している。

【００２５】次に、図３〜図６の回路図および図７に示
す走査信号のタイミングチャートを参照しつつ、走査信
号線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極
Ａ１〜画素電極Ｄ１の動作について説明する。図７に示
すＤｍ（１）およびＤｍ（２）は、表示信号線Ｄｍによ
り供給されるデータ信号の電位であり、データ信号が変
化するタイミングを示している。このＤｍ（１）および
Ｄｍ（２）は、極性、階調の変化を含んでいる。したが
って、極性の変化と捉えれば、Ｄｍ（１）による動作の
場合には画素電極Ａ１および画素電極Ｂ１の極性は異な
り、画素電極Ａ１および画素電極Ｃ１の極性は同じにな
る。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ
１および画素電極Ｂ１の極性が同じになり、画素電極Ａ
１および画素電極Ｃ１の極性は異なることになる。ま
た、図７において、走査信号線Ｇｎ〜Ｇｎ＋３の線図
は、走査信号線Ｇｎ〜Ｇｎ＋３の選択、非選択を示して
いる。具体的には、この線図が立ち上がっている部分は
当該走査信号線が選択され、そうでない部分は当該走査
信号線が非選択の状態を示している。

【００２６】図３および図７に示すように走査信号線Ｇ
ｎ＋１と走査信号線Ｇｎ＋２の両方が選択されてから走
査信号線Ｇｎ＋２が非選択電位になるまでの期間（ｔ
１）には、第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３がオ
ンされる。なお、図３において走査信号線Ｇｎ＋１と走
査信号線Ｇｎ＋２が選択されていることを、当該線図を
太線で示している。図３に示すように画素電極Ａ１、画
素電極Ｂ１および画素電極Ｄ１に、表示信号線Ｄｍから
画素電極Ａ１に与えるべき電位Ｖａ１が供給される。こ
こで画素電極Ａ１の電位Ｖａ１が決まる。

【００２７】走査信号線Ｇｎ＋２が非選択電位になった
後に、表示信号線Ｄｍから供給される電位は画素電極Ｂ
１に与えるべき電位Ｖｂ１に変わる。図７に示すよう
に、走査信号線Ｇｎ＋２が非選択電位になった後の期間
（ｔ２）も引き続き走査信号線Ｇｎ＋１を選択電位にし
ておくことで、図４に示すように画素電極Ｂ１には電位
Ｖｂ１が供給され、画素電極Ｂ１の電位が決まる。この
ように、表示信号線Ｄｍの電位が時分割で画素電極Ａ１
および画素電極Ｂ１に供給される。走査信号線Ｇｎ＋１
が非選択電位になった後に、表示信号線Ｄｍの電位は画
素電極Ｃ１に与えるべき電位Ｖｃ１に変わる。

【００２８】また、図７に示すように、走査信号線Ｇｎ
＋１が非選択電位になった後の期間（ｔ３）に、走査信
号線Ｇｎ＋２が再び選択電位になるとともに走査信号線
Ｇｎ＋３が選択電位になると、図５に示すように画素電
極Ｃ１、画素電極Ｄ１および画素電極Ｆ１に電位Ｖｃ１
が供給される。ここで画素電極Ｃ１の電位Ｖｃ１が決ま
る。走査信号線Ｇｎ＋３が非選択電位になった後に、表
示信号線Ｄｍから供給される電位は画素電極Ｄ１に与え
るべき電位Ｖｄ１に変わる。図７に示すように、走査信
号線Ｇｎ＋３が非選択電位になった後の期間（ｔ４）も
引き続き走査信号線Ｇｎ＋２を選択電位にしておくこと
で、図６に示すように画素電極Ｄ１には電位Ｖｄ１が供
給され、画素電極Ｄ１の電位が決まる。

【００２９】第１の実施形態による液晶表示装置は、１
つの表示信号線、例えば表示信号線Ｄｍから、これを挟
んで隣接する２つの画素電極Ａ１および画素電極Ｂ１に
駆動電位を供給する構成を採用している。したがって、
画素と表示信号線が一対一で対応していた従来の液晶表
示装置に比べて、表示信号線、つまりデータ・ドライバ
の数を半減することができる。しかも第１の実施形態に
よる液晶表示装置は、画素電極Ａ１に接続される第１の
ＴＦＴ Ｍ１および画素電極Ｂ１に接続される第２のＴ
ＦＴ Ｍ２は、共通の表示信号線Ｄｍに直接接続されて
いる。したがって、特開平５−２６５０４５号公報に開
示された回路構成のように表示信号線と画素電極との間
に２つのＴＦＴを直列に接続したもののように、所望の
電流を確保するためにＴＦＴを大きく設計する必要がな
い。つまり、第１の実施形態によれば、上記の特開平５
−２６５０４５号公報に開示された液晶表示装置に比べ
てスイッチング素子としての第１のＴＦＴ Ｍ１および
第２のＴＦＴ Ｍ２を小寸法にすることができる。

【００３０】第１の実施形態による液晶表示装置は、蓄
積容量Ｃｓを前段の走査信号線との間に設置している。
つまり、図２に示すように、画素電極Ａ１，Ｂ１，Ａ２
およびＢ２の蓄積容量Ｃｓは走査信号線Ｇｎとの間に設
けてあり、また画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の
蓄積容量Ｃｓは走査信号線Ｇｎ＋１との間に設けてあ
る。走査信号線Ｇｎは画素電極Ａ１，Ｂ１，Ａ２および
Ｂ２の駆動に関与せず、また走査信号線Ｇｎ＋１は画素
電極Ｃ１，Ｄ１，Ｃ２およびＤ２の駆動に関与しない。
ここで、画素電極Ａ１，Ｂ１，Ａ２およびＢ２に対して
表示信号線Ｄｍ、Ｄｍ＋１から電位の供給がなされてい
る期間およびその直後には、走査信号線Ｇｎの電位が変
動することがない。したがって、画素電極Ａ１，Ｂ１，
Ａ２およびＢ２における画素電位の変動が避けられるか
ら、画素電位を精度良く制御することができることを意
味する。これは、画質上大きな優位点となり、高品質の
画像を提供することができる。この蓄積容量Ｃｓを前段
の走査信号線との間に設置できるという本実施の形態の
特徴は、表示信号線と画素との間に２つのＴＦＴを直列
に接続した場合であっても享受することができる。

【００３１】ここで、前段の走査信号線との間に蓄積容
量を配置すると当該画素に表示信号線から電位の供給が
なされている期間に前段の走査信号線の電位が変動する
ことになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走
査信号線の一部を利用する形態ではなく、独立した蓄積
容量を形成すればよい。ところが、独立した蓄積容量を
形成すれば画素の開口率を低下させる要因となるし、ア
レイ基板作成上のプロセス変更や追加が必要となる場合
もある。したがって、第１の実施形態は、開口率の観点
および製造プロセスの観点から望ましい形態ということ
ができる。もっとも本発明において独立した蓄積容量Ｃ
ｓの形成を否定するものではない。

【００３２】さて、本実施の形態による液晶表示装置
は、入力されるビデオ・データのＸドライバ３への供給
方法に特徴がある。以下、この特徴あるビデオ・データ
の供給方法を、図８を参照しつつ説明する。図８は、水
平周期に対して、入力されるビデオ・データ（Data）、
ＦＩＦＯ−Α５２およびＦＩＦＯ−Β５３におけるデー
タの記憶状況、ＦＩＦＯ−Ａ５２およびＦＩＦＯ−Β５
３からのデータ出力状況、Ｘドライバ３へ供給されるデ
ータを対比して示すタイミング・チャートである。図８
において、Ｔｉｍｅで示される行の線図に付された「１
Ｈ」は、１水平周期を示している。いま、表示領域２の
水平方向には、ｍ個の画素が配列されているものとす
る。Ｔｉｍｅ線図に示されている、「ｍ ｐｉｘｅｌ」
は、水平方向にｍ個の画素が配列されていること、およ
び１水平周期内に同列に配置されているｍ個の画素に対
して表示信号が供給されることを示している。

【００３３】さて、最初の水平周期（以下、第１水平周
期という）が開始すると、ホストからビデオ・データが
信号制御回路５に入力される。いま、図２における、画
素電極Ａ１、Ｂ１、Ａ２、Ｂ２…が配列されている列、
およびに画素電極Ｃ１、Ｄ１、Ｃ２、Ｄ２…が配列され
ている列に対するビデオ・データが入力されるものとす
る。第１水平周期に画素電極Ａ１、Ｂ１、Ａ２、Ｂ２…
が配列されている列に対するビデオ・データが、次の１
水平周期に画素電極Ｃ１、Ｄ１、Ｃ２、Ｄ２…が配列さ
れている列に対するビデオ・データが入力される。この
様子が、図８の、「Ｄａｔａ」の行に模式的に示されて
いる。第１水平周期に入力されるビデオ・データは、画
素電極Ａ１に供給されるべきビデオ・データ、画素電極
Ｂ１に供給されるべきビデオ・データ、画素電極Ａ２に
供給されるべきビデオ・データ、画素電極Ｂ２に供給さ
れるべきビデオ・データ…の順に、ホストから供給され
る。画素電極Ａ１、Ａ２、Ａ３、Ａ４…に供給されるべ
きビデオ・データをＡと、また画素電極Ｂ１、Ｂ２、Ｂ
３、Ｂ４…に供給されるべきビデオ・データをＢとする
と、ビデオ・データＡはｍ／２画素分、またビデオ・デ
ータＢはｍ／２画素分で合計ｍ画素分のデータが、第１
水平周期に信号制御回路５に入力される。次の１水平周
期（以下、第２水平周期という）においても同様であ
る。すなわち、画素電極Ｃ１に供給されるべきビデオ・
データ、画素電極Ｄ１に供給されるべきビデオ・デー
タ、画素電極Ｃ２に供給されるべきビデオ・データ…の
順に、ホストから供給される。そして、Ｃ１、Ｃ２、Ｃ
３、Ｃ４…に供給されるべきビデオ・データをＣと、ま
た画素電極Ｄ１、Ｄ２、Ｄ３、Ｄ４…に供給されるべき
ビデオ・データをＤとすると、ビデオ・データＣはｍ／
２画素分、またデータＤはｍ／２画素分で合計ｍ画素分
のビデオ・データが、第２水平周期内に信号制御回路５
に入力される。

【００３４】信号制御回路５に入力されたビデオ・デー
タは、入力メモリ・コントローラ５１により、ＦＩＦＯ
−Α５２およびＦＩＦＯ−Β５３に振り分けられる。本
実施の形態では、ビデオ・データＡおよびＣをＦＩＦＯ
−Α５２に、またビデオ・データＢおよびＤをＦＩＦＯ
−Ｂ５３に振り分ける。ＦＩＦＯ−Α５２はｍ／４画素
分のデータを記憶する容量を備え、またＦＩＦＯ−Β５
３はｍ／２画素分のデータを記憶する容量を備えてい
る。ｍ／４画素分のデータは、ビデオ・データＡ（Ｃ）
の１／２水平周期に対応する容量を有し、ｍ／２画素分
のデータは、ビデオ・データＢ（Ｄ）の１水平周期に対
応する容量を有している。図８の、「ＦＩＦＯ−Α」お
よび「ＦＩＦＯ−Β」の行におけるデータの記憶状況の
線図において、Ｆｕｌｌ（ｍ／４ ｐｉｘｅｌ）および
Ｆｕｌｌ（ｍ／２ ｐｉｘｅｌ）は、ＦＩＦＯ−Α５２
およびＦＩＦＯ−Β５３のデータ記憶容量を示してい
る。

【００３５】第１水平周期には、ＦＩＦＯ−Α５２には
ビデオ・データＡが、ＦＩＦＯ−Β５３にはビデオ・デ
ータＢが記憶される。ＦＩＦＯ−Α５２およびＦＩＦＯ
−Β５３におけるビデオ・データＡおよびビデオ・デー
タＢの記憶量は、図８に示すように直線的に増加する。
ＦＩＦＯ−Α５２において、順次入力されるビデオ・デ
ータＡでＦＩＦＯ−Α５２が満たされると、先入れ先出
し機能により、ＦＩＦＯ−Α５２からビデオ・データＡ
が出力される。ＦＩＦＯ−Α５２からビデオ・データＡ
が出力される速度は、第１のＦＩＦＯにビデオ・データ
Ａが入力される速度の２倍である。したがって、図８の
「ＦＩＦＯ−Α」の行に示すように、ＦＩＦＯ−Α５２
にビデオ・データＡが満たされた後に、ＦＩＦＯ−Α５
２におけるデータ記憶量は直線的に減少する。この間、
図８の「ＦＩＦＯ−ΑＯｕｔｐｕｔ」の行に示すよう
に、ＦＩＦＯ−Α５２からビデオ・データＡが継続的に
出力される。ビデオ・データＡは、出力メモリ・コント
ローラ５４において生成される供給スタート信号（図８
Ｌｏａｄ Ｓｔａｒｔ）を合図に、ＦＩＦＯ−Α５２か
ら出力され、かつ出力メモリ・コントローラ５４におい
て生成されるデータ・ストローブ信号（図８ Ｄａｔａ
Ｓｔｒｏｂｅ）の指示によりＸドライバ３の内部に保持
されて、画素信号として表示信号線３０から出力される
（図８ Ｌｏａｄｉｎｇ Ｄａｔａ）。

【００３６】ＦＩＦＯ−Β５３において、順次入力され
るビデオ・データＢでＦＩＦＯ−Β５３が満たされる
と、先入れ先出し機能により、ＦＩＦＯ−Β５３からビ
デオ・データＢが出力される。ここで、ＦＩＦＯ−Α５
２と相違するのは、ＦＩＦＯ−Β５３のデータ記憶容量
がＦＩＦＯ−Α５２よりも大きいために、ＦＩＦＯ−Β
５３からビデオ・データＢの出力が開始されるタイミン
グが遅れる点である。図８の「ＦＩＦＯ−Β」の行に示
されるように、ｍ／２画素分、つまり１水平周期に対応
する量のビデオ・データＢがＦＩＦＯ−Β５３に記憶さ
れた後に、供給スタート信号（Ｌｏａｄ Ｓｔａｒｔ）
の指示によって、ビデオ・データＢはＦＩＦＯ−Β５３
からの出力が開始される。そうすると、ＦＩＦＯ−Β５
３におけるデータ記憶量は直線的に減少する。この間、
図８の「ＦＩＦＯ−ΒＯｕｔｐｕｔ」の欄に示すよう
に、ＦＩＦＯ−Β５３からビデオ・データＢが継続的に
出力される。ＦＩＦＯ−Β５３から出力されたビデオ・
データＢは、データ・ストローブ信号（図８ Ｄａｔａ
Ｓｔｒｏｂｅ）の合図により、Ｘドライバ３の内部に保
持され表示信号線３０を介して画素信号として出力され
る。

【００３７】第２水平周期には、ＦＩＦＯ−Α５２には
ビデオ・データＣが、ＦＩＦＯ−Β５２にはビデオ・デ
ータＤが記憶される。図８に示すように、ビデオ・デー
タＣが信号制御回路５に入力される時点では、ビデオ・
データＡはＦＩＦＯ−Α５２から全て出力されている。
したがって、ビデオ・データＣは、第１水平周期におけ
るビデオ・データＡと同様の過程を経てＸドライバ３に
供給される。ビデオ・データＤが信号制御回路５に入力
される時点では、ＦＩＦＯ−Ｂ５３にはビデオ・データ
Ｂが残存している。したがって、ＦＩＦＯ−Ｂ５３に
は、ビデオ・データＢとビデオ・データＤの両者が記憶
されている期間がある。ビデオ・データＢが全てＦＩＦ
Ｏ−Ｂ５３から出力され、かつ全てのビデオ・データＣ
がＦＩＦＯ−Ａ５２から出力されると、供給スタート信
号（図８ Ｌｏａｄ Ｓｔａｒｔ）の合図により、ビデオ
・データＤがＦＩＦＯ−Ｂ５３から出力される。ビデオ
・データＣおよびビデオ・データＤのＸドライバ３への
供給は、ビデオ・データＡおよびビデオ・データＢの場
合と同様である。以上の説明では、ビデオ・データＡ〜
Ｄについて説明したが、他の画素Ｅ，Ｆ…についても同
様の動作が実行される。

【００３８】以上説明したように、第１の実施形態によ
れば、ＦＩＦＯ−Ａ５２の記憶容量をＦＩＦＯ−Ｂ５３
の１／２にしたとしても、その外部からの入力および出
力のタイミングを適正化することにより、支障のない表
示信号の供給を実現することができる。タイミングのよ
り具体的な内容は以下の通りである。つまり、第１水平
周期内に外部から入力されたビデオ・データＡおよびビ
デオ・データＢについて、ＦＩＦＯ−Ａ５２に記憶され
たビデオ・データＡを、ＦＩＦＯ−Ｂ５３に記憶された
ビデオ・データＢに優先して出力させる。また、ＦＩＦ
Ｏ−Ａ５２にビデオ・データＡを第１水平周期内に記憶
し、かつＦＩＦＯ−Ｂ５３にビデオ・データＢを記憶
し、第１水平周期内にＦＩＦＯ−Ａ５２に記憶されたビ
デオ・データＡを出力している。そして、第１水平周期
に続く第２水平周期内において、第１水平周期にＦＩＦ
Ｏ−Ｂ５３に記憶されたビデオ・データＢの出力を完了
している。この場合、ＦＩＦＯ−Ａ５２からのビデオ・
データＡの出力およびＦＩＦＯ−Ｂ５３からのビデオ・
データＢの出力を、１水平周期内で完了させている。ま
た、以上の第１の実施形態では、共通する表示信号線３
０に対して２つの画素電極が接続された例を示したが、
３以上の画素電極に共通する表示信号線３０を接続する
画素構造を有する表示装置に記憶容量のバランスを調整
して適用することもできる。

【００３９】（第２の実施形態）第１の実施形態では、
Ｘドライバ３にビデオ・データを供給する信号制御回路
５にＦＩＦＯ−Ａ５２およびＦＩＦＯ−Ｂ５３を備える
例を示したが、２つのＦＩＦＯ−Ａ５２およびＦＩＦＯ
−Ｂ５３の機能を、Ｘドライバ３内に備えることも可能
である。第２の実施形態は、Ｘドライバ３内にＦＩＦＯ
−Ａ５２およびＦＩＦＯ−Ｂ５３の機能を持たせたもの
である。図９は、第２の実施形態におけるドライバ３２
の構成を示す図である。なお、第２の実施形態におい
て、ドライバ３３〜３６もドライバ３２と同様の構成を
なしている。図９に示すように、ドライバ３２は、入力
セレクタ３２１、ＦＩＦＯ−Ａ３２２、ＦＩＦＯ−Ｂ３
２３、出力セレクタ３２５、データ・レジスタ３２６、
ラッチ３２７、レベル・シフタ３２８、ＤＡ（Digital
Analog）コンバータ３２９およびアンプ３３０とを備え
ている。入力セレクタ３２１は、信号制御回路５から送
られてくるビデオ・データを、ＦＩＦＯ−Ａ３２２また
はＦＩＦＯ−Ｂ３２３のいずれに転送するか、および転
送のタイミングを制御する。ＦＩＦＯ−Ａ３２２および
ＦＩＦＯ−Ｂ３２３は、入力セレクタ３２１から転送さ
れたビデオ・データを逐次記憶する。記憶されたビデオ
・データは、出力セレクタ３２５の制御に基づき、デー
タ・レジスタ３２６に対して出力される。出力セレクタ
３２５は、ＦＩＦＯ−Α３２２およびＦＩＦＯ−Β３２
３のいずれかに記憶されたビデオ・データを読み出し
て、データ・レジスタ３２６に供給する。出力セレクタ
３２５は、ビデオ・データをデータ・レジスタ３２６に
供給するタイミングをも制御する。

【００４０】データ・レジスタ３２６に記憶されたビデ
オ・データは、信号制御回路５から送られてくるストロ
ーブ信号の合図により、ラッチ３２７に転送される。ラ
ッチ３２７に転送されたビデオ・データは、レベル・シ
フタ３２８によりビデオ・データの電圧を、例えば３.
３Ｖから８Ｖに変換された後、ＤＡコンバータ３２９に
供給される。ＤＡコンバータ３２９により、デジタル信
号からアナログ信号に変換されたビデオ・データは、ア
ンプ３３０で所定値に増幅された後に、各表示信号線３
０に表示信号として出力される。

【００４１】図９に示すドライバ３２に、例えばｍａ／
２の表示信号線３０が接続されているものとすると、ド
ライバ３２はｍａ／２個の画素に対する表示信号を供給
する。第１の実施形態と同様に、ビデオ・データは、Ａ
１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３…の順にホストから
信号制御回路５に入力され、かつ同様の順にドライバ３
２に対して入力される。以下、図１０に基づいて、第２
の実施形態におけるビデオ・データの供給方法を説明す
る。

【００４２】図１０は、水平周期に対して、入力される
ビデオ・データ、ＦＩＦＯ−Α３２２およびＦＩＦＯ−
Β３２３におけるデータの記憶状況、ＦＩＦＯ−Ａ３２
２およびＦＩＦＯ−Β３２３からのデータ出力状況、出
力セレクタ３２５からデータ・レジスタ３２６へ供給さ
れるデータおよびデータ・レジスタ３２６におけるビデ
オ・データの供給状況を対比して示すタイミング・チャ
ートである。

【００４３】いま、画素電極Ａ１、Ｂ１、Ａ２、Ｂ２…
が配列されている列に対するビデオ・データが入力され
るものとする。また、図１０において、Ａ１、Ｂ１、Ａ
２、Ｂ２は、同符号の画素電極に対応するビデオ・デー
タを示している。ドライバ３２は、第１水平周期に、図
１０に示すように、ビデオ・データＡ（１Ｈ）およびＢ
（１Ｈ）の入力を信号制御回路５から受ける。次の第２
水平周期においては、ビデオ・データＡ（２Ｈ）および
Ｂ（２Ｈ）の入力を受ける。なお、図１０において、Ａ
（１Ｈ）の１Ｈは第１水平周期を、Ａ（２Ｈ）の２Ｈは
第２水平周期を意味している。ドライバ３２に入力され
たビデオ・データは、入力セレクタ３２１により、ＦＩ
ＦＯ−Α３２２およびＦＩＦＯ−Β３２３に振り分けら
れる。本実施の形態では、ビデオ・データＡ（１Ｈ），
Ａ（２Ｈ）…をＦＩＦＯ−Α３２２に、またビデオ・デ
ータＢ（１Ｈ），Ｂ（２Ｈ）…をＦＩＦＯ−Ｂ３２３に
振り分ける。ドライバ３２に接続された画素数が１列あ
たりｍａであり、ＦＩＦＯ−Α３２２はｍａ／４画素分
のデータを記憶する容量を備え、またＦＩＦＯ−Β３２
３ｍａ／２画素分のデータを記憶する容量を備えてい
る。

【００４４】第１水平周期には、ＦＩＦＯ−Α３２２に
はビデオ・データＡ（１Ｈ）が、ＦＩＦＯ−Β３２３に
はビデオ・データＢ（１Ｈ）が記憶される。ＦＩＦＯ−
Α３２２において、順次入力されるビデオ・データＡ
（１Ｈ）でＦＩＦＯ−Α３２２が満たされると、先入れ
先出し機能により、ＦＩＦＯ−Α３２２からビデオ・デ
ータＡ（１Ｈ）が出力される。ＦＩＦＯ−Α３２２から
ビデオ・データＡ（１Ｈ）が出力される速度は、ＦＩＦ
Ｏ−Ａ３２２にビデオ・データＡ（１Ｈ）が入力される
速度の２倍である。したがって、図１０の「ＦＩＦＯ−
Α」の行欄に示すように、ＦＩＦＯ−Α３２２にビデオ
・データＡ（１Ｈ）が満たされた後に、ＦＩＦＯ−Α３
２２におけるデータ記憶量は直線的に減少する。この
間、図１０の「Ｌ＿Ｏｕｔ」の行に示すように、ＦＩＦ
Ｏ−Α３２２から出力セレクタ３２５を介してデータ・
レジスタ３２６に対してビデオ・データＡ（１Ｈ）が供
給される。データ・レジスタ３２６に対するビデオ・デ
ータＡ（１Ｈ）の供給は、供給スタート信号（図１０
Ｌｏａｄ Ｓｔａｒｔ）が合図となる。データ・レジス
タ３２６に対するビデオ・データＡ（１Ｈ）の供給が所
定時間経過した後に、データ・ストローブ信号（図１０
Ｄａｔａ Ｓｔｒｏｂｅ）を合図に、データ・レジスタ
３２６に記憶されていたビデオ・データＡ（１Ｈ）は、
ラッチ３２７に転送される。

【００４５】ＦＩＦＯ−Β３２３において、入力される
ビデオ・データＢ（１Ｈ）でＦＩＦＯ−Β３２３が満た
されると、先入れ先出し機能により、ＦＩＦＯ−Β３２
３からビデオ・データＢ（１Ｈ）が出力される。ここ
で、図１０の「ＦＩＦＯ−Β」の行に示されるように、
ｍ／２画素分のビデオ・データＢ（１Ｈ）がＦＩＦＯ−
Β３２３に記憶された後に、供給スタート信号（図１０
Ｌｏａｄ Ｓｔａｒｔ）の指示によって、ビデオ・デー
タＢ（１Ｈ）はＦＩＦＯ−Β３２３から出力が開始され
る。以後、ＦＩＦＯ−Ａ３２２の場合と同様に、ビデオ
・データＢ（１Ｈ）は、ラッチ３２７に転送される。

【００４６】第２水平周期には、ＦＩＦＯ−Α３２２に
はビデオ・データＡ（２Ｈ）が、ＦＩＦＯ−Β３２３に
はビデオ・データＢ（２Ｈ）が記憶される。図１０に示
すように、ビデオ・データＡ（２Ｈ）がドライバ３２に
入力される時点で、ビデオ・データＡ（１Ｈ）はＦＩＦ
Ｏ−Α３２２から全て出力されている。したがって、ビ
デオ・データＡ（２Ｈ）は、第１水平周期におけるビデ
オ・データＡ（１Ｈ）と同様の過程を経てラッチ３２７
に供給される。ビデオ・データＢ（２Ｈ）がドライバ３
２に入力される時点では、ＦＩＦＯ−Β３２３にはビデ
オ・データＢ（１Ｈ）が未だ残存している。したがっ
て、ＦＩＦＯ−Β３２３には、ビデオ・データＢ（１
Ｈ）とビデオ・データＢ（２Ｈ）の両者が記憶されてい
る期間がある。ビデオ・データＢ（１Ｈ）が全てＦＩＦ
Ｏ−Β３２３から出力され、かつ全てのビデオ・データ
Ａ（２Ｈ）がＦＩＦＯ−Α３２２から出力されると、供
給スタート信号（図１０ Ｌｏａｄ Ｓｔａｒｔ）の合図
により、ビデオ・データ（２Ｈ）がＦＩＦＯ−Β３２３
から出力される。ビデオ・データＡ（２Ｈ）およびビデ
オ・データＢ（２Ｈ）のラッチ３２７への供給は、ビデ
オ・データＡ（１Ｈ）およびビデオ・データＢ（１Ｈ）
の場合と同様である。以上、ビデオ・データＡ１，Ａ
２，Ｂ１，Ｂ２までについて説明した。本実施の形態に
おいて、ドライバ３２は、Ａ１〜Ａｍａ／２、Ｂ１〜Ｂ
ｍａ／２で示される画素に対して表示信号を供給するた
め、Ａ３，Ｂ３以降も同様な動作が繰返される。また、
ドライバ３３〜３６についても、ドライバ３２と同様の
動作が実行される。以上説明したように、本発明は、第
１の実施形態に示したように信号制御回路５において実
現することができるが、Ｘドライバ３の内部においても
実現することができる。

【００４７】（第３の実施形態）以上の第２の実施形態
では、ドライバ３２の内部に２つのＦＩＦＯを設けた例
を示したが、第３の実施形態では、その変形例について
説明する。図１１は、第３の実施形態におけるドライバ
３２の構成を示す図である。図１１において、ドライバ
３２は、入力セレクタ３２１、ＦＩＦＯ４２２、第１の
データ・レジスタ４２３、第２のデータ・レジスタ４２
４、出力セレクタ３２５、ラッチ３２７、レベル・シフ
タ３２８、ＤＡコンバータ３２９、アンプ３３０とを備
えている。図１１に示したように、第３の実施形態は、
第１のデータ・レジスタ４２３が第１の記憶領域を構成
し、ＦＩＦＯ４２２および第２のデータ・レジスタ４２
４によって第２の記憶領域を構成している。

【００４８】入力セレクタ３２１は、信号制御回路５か
ら送られてくるビデオ・データを、ＦＩＦＯ４２２また
は第１のデータ・レジスタ４２３のいずれに転送する
か、および転送のタイミングを制御する。ＦＩＦＯ４２
２は、入力セレクタ３２１から転送されたビデオ・デー
タを逐次記憶する。ビデオ・データは、ＦＩＦＯ４２２
の記憶容量を満たすまでＦＩＦＯ４２２に記憶される
が、出力要求に応じて、ＦＩＦＯ４２２の先入れ先出し
機能に基づいて、転送された順で、ＦＩＦＯ４２２から
第２のデータ・レジスタ４２４に向けて出力される。Ｆ
ＩＦＯ４２２の記憶容量はｍａ／４である。第１のデー
タ・レジスタ４２３は、入力セレクタ３２１から転送さ
れるビデオ・データを記憶する。第１のデータ・レジス
タ４２３に記憶されたビデオ・データは、信号制御回路
５から送られてくるロード信号に基づいて、出力セレク
タ３２５に転送する。第１のデータ・レジスタ４２３
は、ｍａ／２画素分の記憶容量を有している。第２のデ
ータ・レジスタ４２４は、ＦＩＦＯ４２２を介して転送
されたビデオ・データを記憶する。第２のデータ・レジ
スタ４２４に記憶されたビデオ・データは、信号制御回
路５から送られてくるロード信号に基づいて、出力セレ
クタ３２５に転送する。第２のデータ・レジスタ４２４
も、ｍａ／２画素分の記憶容量を有している。

【００４９】出力セレクタ３２５は、信号制御回路５か
らラッチ３２７に送られてくるストローブ信号に基づい
て、第１のデータ・レジスタ４２３および第２のデータ
・レジスタ４２４のいずれのビデオ・データをラッチ３
２７に対して供給するか選択する。ラッチ３２７に転送
されたビデオ・データは、一旦ラッチ３２７に記憶され
た後に、レベル・シフタ３２８にて電圧が変換された
後、ＤＡコンバータ３２９に供給される。ＤＡコンバー
タ３２９により、デジタル信号からアナログ信号に変換
されたビデオ・データは、アンプ３３０で所定値に増幅
された後に、各表示信号線３０に表示信号として出力さ
れる。

【００５０】次に、図１２に基づいて、第３の実施形態
におけるビデオ・データの供給方法を簡単に説明する。
図１２は、図１０と同様のタイミング・チャートであ
る。ドライバ３２は、第１水平周期に、図１２に示すよ
うに、ビデオ・データＡ（１Ｈ）およびＢ（１Ｈ）の入
力を信号制御回路５から受ける。次の第２水平周期にお
いては、ビデオ・データＡ（２Ｈ）およびＢ（２Ｈ）の
入力を受ける。ドライバ３２に入力されたビデオ・デー
タは、入力セレクタ３２１により、ＦＩＦＯ４２２およ
び第１のデータ・レジスタ４２３に振り分けられる。ビ
デオ・データＡ（１Ｈ），Ａ（２Ｈ），Ａ（３Ｈ）…
は、第１のデータ・レジスタ４２３に、またビデオ・デ
ータＢ（１Ｈ），Ｂ（２Ｈ），Ｂ（３Ｈ）…は、ＦＩＦ
Ｏ４２２に送られる。この段階でビデオ・データは振り
分けられるため、データ転送速度は、入力セレクタ３２
１通過後に１／２となる。

【００５１】第１のデータ・レジスタ４２３は、入力線
が全てのレジスタに接続されており、書き込み信号（Ｌ
ｏａｄ＿Ａ）から作られる内部選択パルスがきたとき
に、その画素に対応するレジスタにビデオ・データを書
き込む。第１のデータ・レジスタ４２３の出力線は、全
ビット数に対応する数だけ存在する。よって、第１のデ
ータ・レジスタ４２３は、Ｌｏａｄ＿Ａの開始パルスか
ら順にビデオ・データを取り込んでいく。この様子が、
図１２の「Ｄａｔａ Ｒｅｇｉｓｔｅｒ−Ａ」および
「Ｌｏａｄ＿Ａ」の行に示されている。なお、ビデオ・
データＡ（２Ｈ），Ａ（３Ｈ）も同様である。ビデオ・
データＢ（１Ｈ）は、まず、ＦＩＦＯ４２２に蓄えられ
る。ＦＩＦＯ４２２に、ｍａ／４分のデータが蓄えられ
ると、Ｌｏａｄ＿Ｂの開始パルスとともに、第２のデー
タ・レジスタ４２４に採りこまれていく。

【００５２】第１水平周期のビデオ・データＡ（１Ｈ）
の入力終了とともに、第１のデータ・レジスタ４２３に
おけるビデオ・データＡ（１Ｈ）の取り込みは終了す
る。この時点で、第１のデータ・レジスタ４２３におけ
るビデオ・データＡ（１Ｈ）が全て有効となる。ビデオ
・データＡ（１Ｈ）が全て有効な期間が、図１２のＤＲ
＿Ａの行の線図中、Ａ（１Ｈ）で示されている。そのビ
デオ・データＡ（１Ｈ）の取り込み終了から、１／２水
平周期後に、第２のデータ・レジスタ４２４におけるビ
デオ・データＢ（１Ｈ）の取り込みが終了する。この時
点で、第２のデータ・レジスタ４２４におけるビデオ・
データＢ（１Ｈ）が全て有効となる。ビデオ・データＢ
（１Ｈ）が全て有効な期間が、図１２のＤＲ＿Ｂの行の
線図中、Ｂ（１Ｈ）で示されている。

【００５３】出力セレクタ３２５は、第１のデータ・レ
ジスタ４２３が有効なときは、ＤＲ＿Ａを選択し、第２
のデータ・レジスタ４２４が有効なときは、ＤＲ＿Ｂを
選択する。このときに、次段にデータを送るために、デ
ータ・ストローブ信号（図１２ Ｄａｔａ Ｓｔｒｏｂ
ｅ）信号を出して、ラッチ３２７において、ビデオ・デ
ータＡ（１Ｈ）をラッチする。ラッチされたビデオ・デ
ータＡ（１Ｈ）は、出力（図１２ Ｌ＿Ｏｕｔ）され
る。その後、レベル・シフタ３２８で電圧変換され、さ
らにＤＡコンバータ３２９でアナログ信号に変換された
後にアンプ３３０に渡され、画素を駆動する表示信号と
して表示信号線３０に出力される。

【００５４】以上説明した通りであり、本発明の第１の
記憶領域および第２の記憶領域は、ＦＩＦＯ４２２のみ
で構成される場合に限らない。ＦＩＦＯ４２２とデータ
・レジスタのように、記憶手段を適宜組み合わせること
により実現することができる。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
隣接する２つ以上の画素に１本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置に適した、表示信号の供給方法を提供することができ
る。

【図面の簡単な説明】

【図１】 本発明による液晶表示装置の構成概略を示す
図である。

【図２】 第１の実施形態によるアレイ基板１の表示領
域２の回路構成を示す図である。

【図３】 第１の実施形態による液晶表示装置のアレイ
基板１の動作を示す図である。

【図４】 第１の実施形態による液晶表示装置のアレイ
基板１の動作を示す図である。

【図５】 第１の実施形態による液晶表示装置のアレイ
基板１の動作を示す図である。

【図６】 第１の実施形態による液晶表示装置のアレイ
基板１の動作を示す図である。

【図７】 第１の実施形態による液晶表示装置の走査信
号のタイミングチャートである。

【図８】 第１の実施形態による液晶表示装置の表示信
号のタイミングチャートである。

【図９】 第２の実施形態による液晶表示装置のドライ
バ３２の構成を示す図である。

【図１０】 第２の実施形態による液晶表示装置の表示
信号のタイミングチャートである。

【図１１】 第３の実施形態による液晶表示装置のドラ
イバ３２の構成を示す図である。

【図１２】 第３の実施形態による液晶表示装置の表示
信号のタイミングチャートである。

【符号の説明】

１…アレイ基板、２…表示領域、３…Ｘドライバ、４…
Ｙドライバ、５…信号制御回路、３０…表示信号線、４
０…走査信号線、３２〜３６…ドライバ、４２〜４６…
ドライバ、５１…入力メモリ・コントローラ、５２…Ｆ
ＩＦＯ−Ａ、５３…ＦＩＦＯ−Ｂ、５４…出力メモリ・
コントローラ、５５…ＸＹタイミング発生器、３２１…
入力セレクタ、３２２…ＦＩＦＯ−Ａ、３２３…ＦＩＦ
Ｏ−Ｂ、３２５…出力セレクタ、３２６…データ・レジ
スタ、３２７…ラッチ、３２８…レベル・シフタ、３２
９…ＤＡコンバータ、３３０…アンプ、４２２…ＦＩＦ
Ｏ、４２３…第１のデータ・レジスタ、４２４…第２の
データ・レジスタ、Ａ１，Ｂ１，Ｃ１，Ｄ１…画素電
極、Ｍ１，Ｍ２，Ｍ３…ＴＦＴ

フロントページの続き (72)発明者 神崎 英介 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 古立 学 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 2H093 NA16 NA43 NC11 NC16 NC22 NC26 NC29 NC34 ND53 ND54 NE06 5C006 AC24 AF01 BB16 BF09 EB04 FA42 5C080 AA10 BB05 DD23 DD27 FF11 GG12 JJ02 JJ04

Claims (18)

【特許請求の範囲】
1. 【請求項１】 表示信号を供給するための複数の表示信
   号線と、 共通する表示信号線から表示信号が供給される第１の画
   素電極および第２の画素電極と、 前記第１の画素電極および前記第２の画素電極に対して
   走査信号を供給するための走査信号線と、 外部から入力された、前記第１の画素電極に対応する第
   １の信号および前記第２の画素電極に対応する第２の信
   号に基づき前記表示信号を生成し、かつ前記表示信号線
   に供給する信号処理手段と、を備え、 前記信号処理手段は、 前記第１の信号を記憶する第１の記憶領域と、 前記第２の信号を記憶し、かつ前記第１の記憶領域より
   も記憶容量の大きい第２の記憶領域と、 前記第１の信号を前記第１の記憶領域に、前記第２の信
   号を前記第２の記憶領域に振り分ける振り分け手段と、 前記第１の記憶領域に記憶された前記第１の信号または
   前記第２の記憶領域に記憶された前記第２の信号を選択
   して出力させる出力選択手段と、を備えたことを特徴と
   する画像表示装置。
2. 【請求項２】 前記出力選択手段は、 同一の水平周期内に外部から入力された前記第１の信号
   および前記第２の信号について、 前記第１の記憶領域に記憶された前記第１の信号を、前
   記第２の記憶領域に記憶された前記第２の信号に優先し
   て出力させることを特徴とする請求項１に記載の画像表
   示装置。
3. 【請求項３】 前記信号処理手段は、 前記第１の記憶領域に前記第１の信号を所定の第１の水
   平周期内に記憶し、かつ前記第２の記憶領域に前記第２
   の信号を記憶し、 前記第１の水平周期内に前記第１の記憶領域に記憶され
   た前記第１の信号を出力するように制御することを特徴
   とする請求項１に記載の画像表示装置。
4. 【請求項４】 前記信号処理手段は、前記第１の水平周
   期に続く第２の水平周期内において、 前記第１の水平周期内に前記第２の記憶領域に記憶され
   た前記第２の信号の出力が完了するように制御すること
   を特徴とする請求項３に記載の画像表示装置。
5. 【請求項５】 前記第１の記憶領域および前記第２の記
   憶領域は、データ入力および出力について、先入れ先出
   し機能を備えていることを特徴とする請求項１に記載の
   画像表示装置。
6. 【請求項６】 前記第１の記憶領域および／または前記
   第２の記憶領域は、複数の記憶手段から構成されること
   を特徴とする請求項１に記載の画像表示装置。
7. 【請求項７】 複数の画素をマトリックス状に配列し、
   かつ各画素に対して表示信号を供給する表示信号線と走
   査信号を供給する走査信号線とを設けた画像表示素子
   と、 外部から入力された信号に基づいて前記表示信号を生成
   しかつ前記表示信号線に向けて供給する信号処理手段
   と、 を備えた画像表示装置であって、 前記画像表示素子は、同一の行に存在する第１の画素電
   極および第２の画素電極が、共通する前記表示信号線に
   接続され、 前記信号処理手段は、 前記第１の画素電極に入力されるべき第１の表示信号
   を、前記第１の表示信号に関する１／２水平周期に対応
   する量を記憶する第１の記憶領域と、 前記第２の画素電極に入力されるべき第２の表示信号
   を、前記第２の表示信号に関する１水平周期に対応する
   量を記憶する容量を有する第２の記憶領域と、を備える
   ことを特徴とする画像表示装置。
8. 【請求項８】 前記信号処理手段は、 所定の１水平周期内に前記第１の表示信号が入力され、 前記第１の記憶領域が、前記第１の表示信号を前記第１
   の表示信号に関する１／２水平周期に対応する量だけ記
   憶した後に、記憶した順に前記第１の表示信号を出力す
   るように制御することを特徴とする請求項７に記載の画
   像表示装置。
9. 【請求項９】 前記信号処理手段は、前記所定の１水平
   周期内に前記第２の表示信号が入力され、前記第２の記
   憶領域が、前記第２の表示信号を前記第２の表示信号に
   関する１水平周期に対応する量だけ記憶した後に、記憶
   した順に前記第２の表示信号を出力するように制御する
   ことを特徴とする請求項７に記載の画像表示装置。
10. 【請求項１０】 前記画像表示素子は、 表示信号を供給するための複数の表示信号線と、 走査信号を供給するための複数の走査信号線と、 共通する表示信号線から表示信号が供給される第１の画
    素電極および第２の画素電極と、 前記共通する表示信号線と前記第１の画素電極との間に
    配設され、かつ前記表示信号の供給を制御するゲート電
    極を備えた第１のスイッチング素子と、 前記第１のスイッチング素子の前記ゲート電極と所定の
    走査信号線との間に配設される第２のスイッチング素子
    と、 前記所定の走査信号線に接続され、かつ前記第２の画素
    電極への前記表示信号の供給を制御する第３のスイッチ
    ング素子と、を備えることを特徴とする請求項７に記載
    の画像表示装置。
11. 【請求項１１】 前記画像表示素子は、 ｎ（ｎは正の整数）番目の走査信号線とｎ＋１番目の走
    査信号線との間に配設され、かつ所定の信号線からの表
    示信号が供給される第１の画素電極および第２の画素電
    極と、 前記ｎ＋１番目の走査信号線およびｎ＋ｍ（ｍは０，１
    を除く整数）番目の走査信号線がともに選択されている
    際に走査信号の通過を許容する第１のスイッチング機構
    と、 前記ｎ＋１番目の走査信号線が選択されている際に前記
    第２の画素電極に走査信号の通過を許容する第２のスイ
    ッチング機構と、を備えたことを特徴とする請求項７に
    記載の画像表示装置。
12. 【請求項１２】 アクティブ・マトリックス型の画像表
    示素子へ表示信号を供給するための表示信号供給装置で
    あって、 外部から入力された表示信号を、第１の信号と第２の信
    号に振り分ける振り分け手段と、 前記振り分け手段により振り分けられた前記第１の信号
    を記憶する第１の記憶領域と、 前記振り分け手段により振り分けられた前記第２の信号
    を記憶する第２の記憶領域と、 全ての前記第１の信号が前記第１の記憶領域に記憶され
    る前に先行して記憶された前記第１の信号を前記第１の
    記憶領域から出力することを指示する信号出力手段と、
    を備えたことを特徴とする表示信号供給装置。
13. 【請求項１３】 前記信号出力手段は、 前記第１の記憶領域から所定量の第１の信号が出力され
    た後に、前記第２の記憶領域に記憶された前記第２の信
    号を前記第２の記憶領域から出力すること指示すること
    を特徴とする請求項１２に記載の表示信号供給装置。
14. 【請求項１４】 前記振り分け手段は、外部から入力さ
    れたｍ画素分の表示信号を、ｍ／２画素分の第１の信号
    とｍ／２画素分の第２の信号に振り分け、前記信号出力
    手段は、 前記第１の記憶領域にｍ／４画素分の第１の信号が記憶
    されると、先行して記憶された第１の信号を前記第１の
    記憶領域から出力すること、および前記第１の記憶領域
    からｍ／２画素分の第１の信号が出力された後に、前記
    第２の記憶領域に記憶された前記第２の信号を前記第２
    の記憶領域から出力すること指示する、ことを特徴とす
    る請求項１３に記載の表示信号供給装置。
15. 【請求項１５】 前記表示信号供給装置は、 外部から表示信号およびクロック信号を受けるととも
    に、表示信号および制御信号を出力する信号制御回路
    と、 前記信号制御回路から出力される前記表示信号および前
    記制御信号を受けるとともに、前記制御信号に基づいて
    前記表示信号を前記画像表示素子に向けて供給するドラ
    イバと、を備え、 前記第１の記憶領域および前記第２の記憶領域は、前記
    信号制御回路内に設けたことを特徴とする請求項１２に
    記載の表示信号供給装置。
16. 【請求項１６】 前記表示信号供給装置は、 外部から表示信号およびクロック信号を受けるととも
    に、表示信号および制御信号を出力する信号制御回路
    と、 前記信号制御回路から出力される前記表示信号および前
    記制御信号を受けるとともに、前記制御信号に基づいて
    前記表示信号を前記画像表示素子に向けて供給するドラ
    イバと、を備え、 前記第１の記憶領域および前記第２の記憶領域は、前記
    ドライバに設けたことを特徴とする請求項１２に記載の
    表示信号供給装置。
17. 【請求項１７】 表示信号を供給する複数の表示信号線
    と、走査信号を供給する複数の走査信号線と、隣接する
    前記走査信号線の間に配設され、かつ所定の表示信号線
    に接続された第１の画素電極と、前記所定の表示信号線
    に接続された第２の画素電極と、を備えた画像表示素子
    への表示信号供給方法であって、 ｍ画素分の表示信号を受け、 前記第１の画素電極に対応する第１の表示信号をｍ／４
    画素分だけ蓄積した後に、後続する前記第１の表示信号
    を蓄積しつつ、先行して蓄積された前記第１の表示信号
    を前記第１の画素電極に向けて出力し、 前記第１の表示信号の出力が終了した後に、ｍ／２画素
    分だけ蓄積された、前記第２の画素電極に対応する第２
    の表示信号を、前記第２の画素電極に向けて出力する、
    ことを特徴とする画像表示素子への表示信号供給方法。
18. 【請求項１８】 前記第１の表示信号の蓄積および出
    力、ならびに前記第２の表示信号の蓄積は、所定の１水
    平周期内で行われることを特徴とする請求項１７に記載
    の画像表示素子への表示信号供給方法。