CN101958094A - 显示控制器及其影像信号传送方法与系统 - Google Patents

Abstract

本发明是一种显示控制器及其影像信号传送方法与系统。此显示控制器包括：一处理电路；一传输通道，连接至该处理电路；一接收通道，连接至该处理电路；以及，一时钟脉冲发生器，用以产生一内部时钟脉冲信号与一外部时钟脉冲信号；其中，于该处理电路接收一影像信号时，该处理电路可处理该影像信号中一第一部份的像素数据以输出一第一显示控制信号，且该传输通道可根据该内部时钟脉冲信号将该影像信号中一第二部份的像素数据转换为倍速率的一部分影像信号并输出该部分影像信号以及该外部时钟脉冲信号。

Description

显示控制器及其影像信号传送方法与系统

技术领域

本发明有关一种显示控制器及其影像信号传送方法与系统，且特别是有关一种具有倍数据速率(multiple data rate)的显示控制器及其影像信号传送方法与系统。

背景技术

请参照图1，其所绘示为现有的液晶显示系统示意图。液晶显示系统包括一液晶显示面板100与一显示控制器(display controller)130。一般来说，液晶显示面板100可分为显示区112与非显示区114。显示区112中包括薄膜晶体管阵列(TFT array)，而非显示区114包括栅驱动器(gate driver)120、源驱动器(source driver)125，用以控制薄膜晶体管阵列中的晶体管。显示控制器130输出的显示控制信号可控制栅驱动器120以及源驱动器125，以分别产生栅驱动信号(gate driving signal)及源驱动信号(source driving signal)，栅驱动信号可控制薄膜晶体管阵列开启或者关闭；源驱动信号可控制像素(pixel)呈现的亮度。

显示控制器130接收影像信号(video signal)，予以处理以产生显示控制信号传送至液晶显示面板100，显示控制信号包括垂直同步信号(Vsync)、水平同步信号(Hsync)、红色信号(Red)、绿色信号(Green)、与蓝色信号(Blue)。

而于液晶显示面板100上显示一条扫描线(scan line)的时间即为水平同步信号(Hsync)的一个周期。而于液晶显示面板100的显示区112上显示一个帧(frame)的时间则为垂直同步信号(Vsync)的一个周期。

随着液晶显示面板的尺寸增大、分辨率提高以及显示画面更新率的提升，显示控制信号的数目亦增多，而仅利用单一显示控制器的处理速度将无法实时地将影像信号处理以及产生显示控制信号。因此，必须有一大尺寸的液晶显示解决方案。

发明内容

本发明的目的是提出一种显示控制器及其影像信号传送方法与系统，将显示控制器之间的部分影像信号利用倍数据速率来传输，使得部分影像信号所需的信号线减少，并减少显示控制器的脚位。

因此，本发明提出一种显示控制器，包括：处理电路；传输通道，连接至处理电路；接收通道，连接至处理电路；以及，时钟脉冲发生器，用以产生内部时钟脉冲信号与外部时钟脉冲信号；处理电路接收影像信号并根据影像信号的第一部份像素数据产生第一显示控制信号，且传输通道可将影像信号中第二部份的像素数据转换为一部分影像信号并参考内部时钟脉冲信号以倍速率输出该部分影像信号，伴随时钟脉冲发生器输出该外部时钟脉冲信号。

因此，本发明提出一种影像信号传送方法，运用于第一显示控制器与第二显示控制器，包括下列步骤：利用第一显示控制器接收影像信号；利用第一显示控制器将影像信号中的第一部份像素数据转换为第一显示控制信号输出；产生一时钟脉冲信号：以及，利用第一显示控制器处理影像信号中的第二部份像素数据成为一部分影像信号，伴随该时钟脉冲信号输出。

因此，本发明提出一种显示系统，包括：一第一显示控制器，用以接收一影像信号并将该影像信号中的一第一部份像素数据转换为一第一显示控制信号输出，且可根据一内部时钟脉冲信号将该影像信号中的一第二部份像素数据转换为一部分影像信号伴随一外部时钟脉冲信号输出；一第二显示控制器，用以接收该部分影像信号及该外部时钟脉冲信号，并用以将该部分影像信号转换为该第二部份像素数据，以及将该第二部份像素数据转换为一第二显示控制信号输出；以及，一液晶显示面板，用以根据该第一显示控制信号与该第二显示控制信号显示一帧。

附图说明

为了使能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制，其中：

图1所绘示为现有的液晶显示系统示意图。

图2所绘示为大尺寸液晶显示系统示意图。

图3所绘示为本发明大尺寸液晶显示系统的示意图。

图4所绘示为本发明显示控制器示意图。

图5所绘示为第一显示控制器示意图。

图6A与图6B所绘示为第N个分组电路及其信号转换示意图。

图7所绘示为第二显示控制器示意图。

图8A与图8B所绘示为第N个解分组电路及其信号转换示意图。

图9所绘示为时钟脉冲发生器中时钟脉冲选择单元的选择流程。

【主要组件符号说明】

100  液晶显示面板            112  显示区

114  非显示区                120  栅驱动器

125  源驱动器                130  显示控制器

200  液晶显示面板            212  显示区

212a 第一显示区              212b 第二显示区

214  非显示区                220  栅驱动器

225  源驱动器                230  第一显示控制器

234  第二显示控制器

300  液晶显示面板            312  显示区

312a 第一显示区              312b 第二显示区

310  第一显示控制器          320  处理电路

330  高速接口电路

350  第二显示控制器          360  高速接口电路

370  处理电路

400  显示控制器              410  处理电路

412  传输引擎                414  接收引擎

420  高速接口电路            421  传输缓冲单元

422  传输数据分组单元        423  接收缓冲单元

424  接收数据解分组单元      425  数据输出/输入单元

426  时钟脉冲发生器          428  时钟脉冲输出/输入单元

500  第一显示控制器          510  处理电路

512  传输引擎

520  高速接口电路            521  传输缓冲单元

522  传输数据分组单元        522a～522n  分组电路

525  数据输出/输入单元       526  时钟脉冲发生器

526a 锁相回路                526b 时钟脉冲选择单元

528  时钟脉冲输出/输入单元

700  第二显示控制器          710  处理电路

714  接收引擎

720  高速接口电路              721  接收缓冲单元

722  接收数据解分组单元        722a～722n  解分组电路

725  数据输出/输入单元         728  时钟脉冲输出/输入单元

具体实施方式

本发明可利用多个显示控制器来达成大尺寸液晶显示面板的影像显示。请参照图2，其所绘示为大尺寸液晶显示系统示意图。大尺寸液晶显示系统包括一液晶显示面板200、一第一显示控制器230与一第二显示控制器234。液晶显示面板200的显示区212包括薄膜晶体管阵列，于此实施例中，将显示区212左右区分为第一显示区212a与第二显示区212。而非显示区214包括栅驱动器220以及源驱动器225，用以控制薄膜晶体管阵列中的晶体管。第一显示控制器230与第二显示控制器234输出的第一显示控制信号与第二显示控制信号可控制栅驱动器220产生栅驱动信号以及源驱动器225产生源驱动信号。

于此实施例中，显示区212的分辨率很高，因此第一显示控制器230所输出的第一显示控制信号可以于第一显示区212a显示第一画面；同理，第二显示控制器234所输出的第二显示控制信号可以于第二显示区212b显示第二画面；而第一画面与第二画面的结合即为一帧(frame)。

第一显示控制器230接收影像信号(video signal)后，撷取影像信号中关于第一显示区212a中的像素数据并转换成为第一显示控制信号，之后，不属于第一显示区212a中的像素数据则输出成为部分影像信号(partial video signal)。当第二显示控制器234接收部分影像信号后，则会将第二显示区212b中的数据并转换并输出第二显示控制信号。也就是说，于此实施例中，第一显示控制器230将影像信号(video signal)中的像素数据区分为二部份，第一部份的像素数据被转换为第一显示控制信号，而第二部份则为该部分影像信号被输出至第二显示控制器234。而第二显示控制器234会将部分影像信号转换为第二显示控制信号。因此，于液晶显示面板200的显示区212上即可显示一个帧(frame)。

根据以上实施例的揭露，应用于更大尺寸的液晶显示面板时，显示区也可以上下左右区分为四个显示区，并且利用四个显示控制器来显示相对应显示区上的画面。也就是说，多个显示控制器可撷取相对应多个显示区的像素数据，将其处理以产生显示控制信号用以于相对应显示区上显示画面。

举例来说，假设影像信号中的红色信号(Red)、绿色信号(Green)、与蓝色信号(Blue)皆为10位(bit)，因此，包括垂直同步信号(Vsync)与水平同步信号(Hsync)，影像信号就有32条信号线。因此，图2的显示控制器就必须提供32个脚位(pin)来接收影像信号的32条信号线以及32个脚位用以输出部分影像信号(partial video signal)至下一级的显示控制器。然而，由于显示控制器的脚位数目有限，为了将显示控制器运用于大尺寸的液晶显示面板且不增加显示控制器的脚位数目的前提下，显示控制器必须舍弃某些功能才可达成。而本发明将显示控制器之间的部分影像信号利用改良式双倍数据速率进行数据传输，使得部分影像信号所需的信号线大幅减少，并减少显示控制器的脚位。

请参照图3，其所绘示为本发明大尺寸液晶显示系统的示意图，液晶显示面板300根据第一显示控制信号与第二显示控制信号于显示区312显示一个帧，第一显示控制器310包括一处理电路(processing circuit)320以及一高速接口电路(high speed interface)330；第二显示控制器350包括一处理电路360以及一高速接口电路370。第一显示控制器310中的处理电路320接收影像信号(video signal)后，撷取影像信号中关于第一显示区312a的像素数据并转换以输出第一显示控制信号；而将不属于第一显示区312a的像素数据则传递至高速接口电路330并且转换成为部分影像信号。

第二显示控制器350的高速接口电路360接收部分影像信号以取还前述不属于第一显示区312a中的像素数据，也就是说取还相关于第二显示区312b中的像素数据，据此，处理电路370将其处理以产生第二显示控制信号。也就是说，于此实施例中，第一显示控制器310将影像信号(video signal)中的像素数据区分为二部份，第一部份的像素数据可被第一显示控制器310中的处理电路320转换为第一显示控制信号，而第二部份的像素数据可被高速接口电路330转换为部份影像信号；而第二显示控制器350的高速接口电路360可接收部份影像信号并转换成为第二部份的像素数据，使得处理电路370可转换为第二显示控制信号。较佳地，显示控制器310、350中的高速接口电路330、360是利用双倍数据速率来传输部分影像信号。因此，可使得二个显示控制器的脚位有效地降低。若采用改良式双倍数据速率传输架构以传输该部分影像信号，举例而言，该部分影像信号可以包括红、蓝、绿三种数据、显示致能信号(display enable，简称DE)、水平同步信号(Hsync)、垂直同步信号(Vsync)以及时钟脉冲信号，显示致能信号可指示有效数据的区域，改良式双倍数据速率传输架构可以采用自由跑(free run)的方式实现团块(bulk)影像信号的传输，而无须随机存取数据，因此，此具体实施例可以无须闪控(strobe)信号，锁相回路电路的复杂度与耗电可以降低，亦无需繁琐的握手协议(handshake)电路，因此可简化所需的电路复杂度。举例而言，若采用改良式双倍数据速率传输架构以传输该部分影像信号，实现十位影像分辨率的传输，红、蓝、绿三种数据共需要30位，于此实施例中，可将显示致能信号(DE)、水平同步信号(Hsync)、垂直同步信号(Vsync)分组进去共33位，双倍数据速率传输可以17根脚位实现，外加前述时钟脉冲信号脚位，于此实施例中，仅需18根脚位即可实现十位影像分辨率的影像传输串接，若采用更快速的双倍数据速率传输架构，则可进一步降低脚位数量，或者提高分辨率。

请参照图4，其所绘示为根据本发明较佳具体实施例的显示控制器的电路方块图。此显示控制器可施用于上述第一显示控制器以及第二显示控制器。显示控制器400包括一处理电路410以及一高速接口电路420；处理电路410包括一传输引擎(TX engine)412、与一接收引擎(RX engine)414；高速接口电路420包括一传输缓冲单元(TX buffer)421、传输数据分组单元(TX data packaging unit)422、接收缓冲单元(RX buffer)423、接收数据解分组单元(data extracting unit)424、数据输出/输入单元(data Input/Output unit)425、时钟脉冲发生器(clock generator)426、时钟脉冲输出/输入单元(clock I/O unit)428。传输缓冲单元421以及传输数据分组单元422可视为一传输通道(TX channel)，其可根据时钟脉冲发生器(clock generator)426所产生的内部时钟脉冲信号(internal clock，CLK_in)动作。接收缓冲单元423与接收数据解分组单元424可视为一接收通道(RX channel)，其可根据时钟脉冲输出/输入单元428接收的外部时钟脉冲信号(external clock，CLK_ex)动作。

当图4的显示控制器400工作(operate)为第一显示控制器时，处理电路410中的传输引擎412会动作而接收引擎414不会动作。再者，处理电路410会致能(enable)输出致能信号(output enable signal，OEN)，使得高速接口电路420的传输通道(传输缓冲单元421与传输数据分组单元422)以及时钟脉冲发生器426动作，并且数据输出/输入单元425与时钟脉冲输出/输入单元428是单向地输出数据信号以及时钟脉冲信号，而接收通道(接收缓冲单元423与接收数据解分组单元424)不动作。此时，传输通道中的传输缓冲单元421与传输数据分组单元422是根据时钟脉冲发生器(clock generator)426所产生的内部时钟脉冲信号(CLK_in)动作，并且时钟脉冲发生器426产生一外部时钟脉冲信号(CLK_ex)至第二显示控制器。于此实施例中，部分影像信号包括外部数据信号(DATA_ex)以及外部时钟脉冲信号(CLK_ex)。

当图4的显示控制器400工作为第二显示控制器500时，处理电路410中的接收引擎414会动作而传输引擎412不会动作。处理电路410禁能(disable)输出致能信号(OEN)，使得高速接口电路420的接收通道(接收缓冲单元423与接收数据解分组单元424)动作，并且数据输出/输入单元425与时钟脉冲输出/输入单元428是单向地接收数据信号以及外部时钟脉冲信号(CLK_ex)，而传输通道(传输缓冲单元421、传输数据分组单元422)与时钟脉冲发生器426不动作。于此实施例中，接收通道中的接收缓冲单元423与接收数据解分组单元424是根据部分影像信号中的外部时钟脉冲信号(CLK_ex)动作。

请参照图5，其所绘示为图4的显示控制器工作为第一显示控制器的示意图。时钟脉冲发生器526中包括一锁相回路(PLL)526a与时钟脉冲选择单元526b。锁相回路526a可以产生M个频率相同的时钟脉冲信号，而时钟脉冲选择单元526可任选M个时钟脉冲信号其中之一作为外部时钟脉冲信号(CLK_ex)并由时钟脉冲输出/输入单元528送出外部时钟脉冲信号(CLK_ex)。

第一显示控制器500将影像信号(video signal)中的第一部份的像素数据处理以产生第一显示控制信号，而第二部份的像素数据会通过传输引擎512传送至高速接口电路520。高速接口电路520中的传输缓冲单元521可以缓冲平衡处理电路510与高速接口电路520处理的不同速度，举例而言，传输缓冲单元521可为一先进先出单元(first in first out unit，FIFO unit)。

如图5所示，传输引擎512与传输缓冲单元521输出的第二部份的像素数据具有2N条信号线。传输数据分组单元522会将2N条信号线中第二部份的像素数据分组成为双倍传输速度的N条信号线，以由数据输出/输入单元425输出外部数据信号(DATA_ex)。

于此实施例中，传输数据分组单元522中包括N个分组电路(packaging unit)522a～522n。亦即，每个数据分组电路，可将该第二部份的像素数据中的二个位线分组成为该部分影像信号中的一个位线。请参照图6A与图6B，其所绘示为第N个分组电路及其信号转换示意图。第N个分组电路522n包括三个D型触发器(DFF1、DFF2、DFF3)以及多路复用器620；第一D型触发器(DFF1)与第三D型触发器(DFF3)为负缘触发，第二D型触发器(DFF2)为正缘触发，且三个D型触发器(DFF1、DFF2、DFF3)时钟脉冲输入端接收内部时钟脉冲信号(CLK_in)。

第一D型触发器(DFF1)输入端(D1)接收第A位信号，第一D型触发器(DFF1)输出端(Q1)连接至第二D型触发器(DFF1)输入端(D2)；第二D型触发器(DFF1)输出端(Q2)连接至多路复用器620输入端(0)。第三D型触发器(DFF3)输入端(D3)接收第B位信号，第三D型触发器(DFF3)输出端(Q3)连接至多路复用器620输入端(1)。多路复用器620选择端(S)接收内部时钟脉冲信号(CLK_in)，依照其高低电平依序切换输入端的信号而予以输出。

如图6A所示，由于输出致能信号(OEN)已经被致能(低电平)，因此，数据输出/输入单元可正常输出第N位的外部数据信号(DATA_ex[N])。第N位的外部数据信号的数据传输率为第A位信号以及第B位信号的2倍。时钟脉冲发生器526中的时钟脉冲选择单元526b所选择的外部时钟脉冲信号(CLK_ex)可通过时钟脉冲输出/输入单元528输出，且于外部时钟脉冲信号(CLK_ex)之上升缘与下降缘正确地取样(sample)第N位的外部数据信号(DATA_ex[N])。

请参照图7，其所绘示为图4的显示控制器工作为第二显示控制器700示意图。于此实施例中，第二显示控制器700通过高速接口电路720内的数据输出/输入单元725，接收数据解分组单元722可接收部分影像信号，并将N位的外部数据信号(DATA_ex)转换为2N位的第二部份的像素数据。高速接口电路720中的接收缓冲单元721可以缓冲平衡处理电路710与高速接口电路720处理的不同速度，较佳地，接收缓冲单元721可为一先进先出单元(first in first out unit，FIFO unit)。如图7所示，接收引擎714与接收缓冲单元721包含2N条信号线以接收第二部份的像素数据。

于此实施例中，接收数据解分组单元722包括N个解分组电路(extracting unit)722a～722n。亦即，每个数据解分组电路，可将该部分影像信号中的一个位线解分组成为该第二部份的像素数据中的二个位线。请参照图8A与图8B，其所绘示为第N个解分组电路及其信号转换示意图。第N个解分组电路722n包括三个D型触发器(DFF4、DFF5、DFF6)；其中，第四D型触发器(DFF4)与第六D型触发器(DFF6)为负缘触发，第五D型触发器(DFF5)为正缘触发，且三个D型触发器(DFF4、DFF5、DFF6)时钟脉冲输入端通过时钟脉冲输出/输入单元728接收外部时钟脉冲信号(CLK_ex)。

通过数据输出/输入单元，第四D型触发器(DFF4)输入端(D4)接收第N位的外部数据信号(DATA_ex[N])，第四D型触发器(DFF4)输出端(Q4)可输出第A’位信号。第五D型触发器(DFF5)输入端(D5)接收第N位的外部数据信号(DATA_ex[N])，第五D型触发器(DFF5)输出端(Q5)连接至第六D型触发器(DFF6)输入端(D6)，第六D型触发器(DFF6)输出端(Q6)则输出第B’位信号。

由图8B可知，由于输出致能信号(OEN)已经被禁能(高电平)，时钟脉冲输出/输入单元可接收外部时钟脉冲信号(CLK_ex)。同理，由于输出致能信号(OEN)已经被禁能(高电平)，因此，数据输出/输入单元可接收第N位的外部数据信号(DATA_ex[N])。而根据外部时钟脉冲信号(CLK_ex)，第N位的外部数据信号(DATA_ex[N])可正确地被取样出第A’位信号以及第B’位信号。于此实施例中，第N位的外部数据信号的数据传输率为第A’位信号以及第B’位信号的2倍。

请参照图9，其所绘示为时钟脉冲发生器中时钟脉冲选择单元的选择流程。假设锁相回路(PLL)526a可输出8个频率相同相位相差45度的时钟脉冲信号。首先，于第一显示控制器以及第二显示控制器初始化时，设定M＝1(步骤S10)；第一显示控制器选择第M个时钟脉冲信号为外部时钟脉冲信号(步骤S20)；第一显示控制器的传输通道输出外部数据信号(步骤S30)；第二显示控制器根据外部时钟脉冲信号来取样外部数据信号(步骤S40)；接着，判断取样是否正确(步骤S50)。

于取样正确时，将第M个时钟脉冲信号记录为可用(步骤S60)；于取样错误时，将第M个时钟脉冲信号记录为不可用(步骤S70)。

之后，于此实施例中，判断M是否为8(步骤S80)。当M不等于8时，将M加1(步骤S90)并回到步骤S10；反的，当M等于8时，由多个可用的时钟脉冲信号中择一成为外部时钟脉冲信号(步骤S100)。因此，于初始化成之后，第一显示控制器所产生的外部时钟脉冲信号即可确定有哪些时钟脉冲相位可运作以正确地取样外部数据信号，较佳地，可施用位在中间处的可用时钟脉冲相位进行运作；或者，芯片制造商可通过测试，将前述位在中间处的可用时钟脉冲相位，借助设定的方式写入量产的芯片中。

举例而言，假设8个时钟脉冲信号中，有第5、6、7个时钟脉冲信号皆可正确地取样外部数据信号，则选择第6个脉信号作为外部时钟脉冲信号将会有最佳的取样结果。较佳地，上述的流程可在第一显示控制器以及第二显示控制器初始化来进行；或者，此流程可以在显示控制器出厂前即由公司的调校人员进行，并选择正确的外部时钟脉冲信号后再出货给客户端，而客户端即可以直接运用，不需再进行任何初始化的动作。于此实施例中，外部时钟脉冲信号以及外部数据信号可为自由跑(free run)的外部时钟脉冲信号以及外部数据信号，举例而言，其可在第一显示控制器未收到影像信号时，持续地产生虚拟的(dummy)外部数据信号，而该第二显示控制器也在接收到该虚拟的外部数据信号时，不做任何动作，因此本发明无须额外实施复杂的握手协议(handshake)电路，因此可简化所需的电路复杂度。

因此，本发明的优点是提出一种应用于显示控制器的影像信号传送方法，将显示控制器之间的部分影像信号利用双倍数据速率来传输，使得部分影像信号所需的信号线大幅减少，以减少显示控制器串接时所需的脚位。

综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换，因此本发明的保护范围当视后附的本申请权利要求所界定的为准。

Claims (20)

1.一种显示控制器，包括：

一处理电路；

一传输通道，连接至该处理电路；

一接收通道，连接至该处理电路；以及

一时钟脉冲发生器，用以产生一内部时钟脉冲信号与一外部时钟脉冲信号；

其中，该处理电路接收一影像信号并根据该影像信号的第一部份像素数据产生一第一显示控制信号，且该传输通道可将该影像信号中一第二部份的像素数据转换为一部分影像信号并参考该内部时钟脉冲信号以倍速率输出该部分影像信号，伴随该时钟脉冲发生器输出该外部时钟脉冲信号。

2.根据权利要求1所述的显示控制器，其特征在于，该处理电路接收该部分影像信号时，该接收通道可根据该外部时钟脉冲信号将该部分影像信号转换为该第二部份的像素数据，使得该处理电路可处理该第二部份的像素数据以输出一第二显示控制信号。

3.根据权利要求1所述的显示控制器，其特征在于，该处理电路包括：

一传输引擎，连接至该传输通道；以及

一接收引擎，连接至该接收通道。

4.根据权利要求1所述的显示控制器，其特征在于，该传输通道包括：

一传输缓冲单元，用以暂存该处理电路输出的该第二部份的像素数据；

一传输数据分组单元，可根据该内部时钟脉冲信号将该传输缓冲单元输出的该第二部份的像素数据转换成为传输速度双倍的该部分影像信号。

5.根据权利要求4所述的显示控制器，其特征在于，该传输数据分组单元包括一数据分组电路，可将该第二部份的像素数据中的二个位线分组成为该部分影像信号中的一个位线。

6.根据权利要求5所述的显示控制器，其特征在于，该数据分组电路包括：

正缘触发的一第一D型触发器，具有一时钟脉冲端接收该内部时钟脉冲信号，一数据输入端接收该第二部份的像素数据中的一第一个位线；

负缘触发的一第二D型触发器，具有一时钟脉冲端接收该内部时钟脉冲信号，一数据输入端连接至该第一D型触发器的一输出端；

正缘触发的一第三D型触发器，具有一时钟脉冲端接收该内部时钟脉冲信号，一数据输入端接收该第二部份的像素数据中的一第二个位线；

一多路复用器，具有一第一输入端连接至该第二D型触发器的一输出端，具有一第二输入端连接至该第三D型触发器的一输出端，具有一选择端接收该内部时钟脉冲信号，具有一输出端可作为该部分影像信号的一个位线。

7.根据权利要求4所述的显示控制器，其特征在于，该传输通道还包括一数据输出/输入单元，用以输出该部分影像信号。

8.根据权利要求1所述的显示控制器，其特征在于该接收通道包括：

一接收数据解分组单元，用以将该部分影像信号转换成为该第二部份的像素数据；以及

一接收缓冲单元，用以暂存该第二部份的像素数据，并输出该第一部份的像素数据至该处理电路。

9.一种影像信号传送方法，运用于一第一显示控制器与一第二显示控制器，该方法包括下列步骤；

利用该第一显示控制器接收一影像信号；

利用该第一显示控制器将该影像信号中的一第一部份像素数据转换为一第一显示控制信号输出；

产生一时钟脉冲信号：以及

利用该第一显示控制器处理该影像信号中的一第二部份像素数据成为一部分影像信号，伴随该时钟脉冲信号输出。

10.根据权利要求9所述的影像信号传送方法，其特征在于，该部分影像信号包括一显示致能信号、一水平同步信号、一垂直同步信号、一红数据、一蓝数据以及一绿数据，且该部分影像信号是参考该外部时钟脉冲信号进行倍速率传输。

11.根据权利要求9所述的影像信号传送方法，其特征在于还包括：

利用该第二显示控制器接收该部分影像信号与该外部时钟脉冲信号；

利用该第二显示控制器根据该外部时钟脉冲信号从该部分影像信号取还出该第二部份像素数据；以及

利用该第二显示控制器将该第二部份像素数据处转换为一第二显示控制信号输出。

12.根据权利要求11所述的影像信号传送方法，其特征在于还包括一液晶显示面板可根据该第一显示控制信号与该第二显示控制信号显示一帧。

13.根据权利要求9所述的影像信号传送方法，其特征在于还包括：

该第一显示控制器从多个时钟脉冲信号逐一作为该外部时钟脉冲信号以输出一测试数据信号；

根据该第二显示控制器对该测试数据信号的取样结果，记录这些时钟脉冲信号中多个可用的时钟脉冲信号；以及

于这些可用的时钟脉冲信号中择一成为该外部时钟脉冲信号。

14.一种显示系统，包括：

一第一显示控制器，用以接收一影像信号并将该影像信号中的一第一部份像素数据转换为一第一显示控制信号输出，且可根据一内部时钟脉冲信号将该影像信号中的一第二部份像素数据转换为一部分影像信号伴随一外部时钟脉冲信号输出；

一第二显示控制器，用以接收该部分影像信号及该外部时钟脉冲信号，并用以将该部分影像信号转换为该第二部份像素数据，以及将该第二部份像素数据转换为一第二显示控制信号输出；以及

一液晶显示面板，用以根据该第一显示控制信号与该第二显示控制信号显示一帧。

15.根据权利要求14所述的显示系统，其特征在于，该部分影像信号包括一显示致能信号、一水平同步信号、一垂直同步信号、一红数据、一蓝数据以及一绿数据，且该部分影像信号是参考该外部时钟脉冲信号进行倍速率传输。

16.根据权利要求14所述的显示系统，其特征在于，该部分影像信号是参考该外部时钟脉冲信号进行一倍速率传输。

17.根据权利要求14所述的显示系统，其特征在于该第一显示控制器中包含一传输通道可将该第二部份像素数据转换为该部分影像信号，并且单向地输出该部分影像信号。

18.根据权利要求17所述的显示系统，其特征在于，该传输通道包括：

一传输缓冲单元，用以暂存该第二部份的像素数据；

一传输数据分组单元，可将该传输缓冲单元输出的该第二部份的像素数据转换成为倍速率传输速度的该部分影像信号。

19.根据权利要求18所述的显示系统，其特征在于，该传输数据分组单元包括一数据分组电路可将该第二部份的像素数据中的二个位线分组成为该部分影像信号中的一个位线。

20.根据权利要求14所述的显示系统，其特征在于该第二显示控制器中包含一接收通道可单向地接收该部分影像信号，并将该部分影像信号转换为该第二部份像素数据。

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