JP2002311943A - 画像表示装置 - Google Patents
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- JP2002311943A JP2002311943A JP2001111695A JP2001111695A JP2002311943A JP 2002311943 A JP2002311943 A JP 2002311943A JP 2001111695 A JP2001111695 A JP 2001111695A JP 2001111695 A JP2001111695 A JP 2001111695A JP 2002311943 A JP2002311943 A JP 2002311943A
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Abstract
(57)【要約】
【課題】 安価なコストでしかも高速／高解像度表示を
行うことができる画像表示装置を提供する。 【解決手段】 画像表示装置は、ＣＰＵ１００とシステ
ムＲＡＭ１１０と、ＶＤＰ（ビデオディスプレイプロセ
ッサ）１０とから構成されている。システムＲＡＭ１１
０内にフレームメモリ１１１が設定され、このフレーム
メモリ１１１内にバックグラウンドの表示データが書き
込まれる。ＶＤＰ１０は、ビットマップによるＳＲＡＭ
（スタティックＲＡＭ）２０と、スプライトデータが記
憶されるフラッシュメモリ３０と、画像合成回路４０と
から構成されている。そして、合成回路４０がフレーム
メモリ１１１、ＳＲＡＭ２０、フラッシュメモリ３０内
の各表示データを合成しで表示データを形成し、ディス
プレイ装置へ出力する。
行うことができる画像表示装置を提供する。 【解決手段】 画像表示装置は、ＣＰＵ１００とシステ
ムＲＡＭ１１０と、ＶＤＰ（ビデオディスプレイプロセ
ッサ）１０とから構成されている。システムＲＡＭ１１
０内にフレームメモリ１１１が設定され、このフレーム
メモリ１１１内にバックグラウンドの表示データが書き
込まれる。ＶＤＰ１０は、ビットマップによるＳＲＡＭ
（スタティックＲＡＭ）２０と、スプライトデータが記
憶されるフラッシュメモリ３０と、画像合成回路４０と
から構成されている。そして、合成回路４０がフレーム
メモリ１１１、ＳＲＡＭ２０、フラッシュメモリ３０内
の各表示データを合成しで表示データを形成し、ディス
プレイ装置へ出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、安価なコストで
構成でき、かつ、高速／高解像度表示を行うことができ
る画像表示装置に関する。
構成でき、かつ、高速／高解像度表示を行うことができ
る画像表示装置に関する。
【０００２】
【従来の技術】図４は従来のＵＭＡ（Unified Memory A
rchitecture）方式による画像表示装置の構成例を示す
ブロック図である。この図において、符号１００はＣＰ
Ｕ（中央処理装置）、１０１はＣＰＵ１００内に設けら
れたＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ローラ）、１１０はＣＰＵ１００によって読出／書込が
行われるシステムＲＡＭ、１２０はラインバッファ１２
１を内蔵するＬＣＤＣ（液晶表示コントローラ）または
ＣＲＴＣ（ブラウン管表示コントローラ）、１３０はバ
スラインである。
rchitecture）方式による画像表示装置の構成例を示す
ブロック図である。この図において、符号１００はＣＰ
Ｕ（中央処理装置）、１０１はＣＰＵ１００内に設けら
れたＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ローラ）、１１０はＣＰＵ１００によって読出／書込が
行われるシステムＲＡＭ、１２０はラインバッファ１２
１を内蔵するＬＣＤＣ（液晶表示コントローラ）または
ＣＲＴＣ（ブラウン管表示コントローラ）、１３０はバ
スラインである。
【０００３】このような構成において、表示データはシ
ステムＲＡＭ１１０内に設定されたフレームメモリ１１
１に、ビットマップ方式でＣＰＵ１００によって書き込
まれ、このフレームメモリ１１１内の表示データがＤＭ
ＡＣ１０１によってラインバッファ１２１に転送され、
ＬＣＤＣ（またはＣＲＴＣ）によって表示装置へ出力さ
れ、表示される。
ステムＲＡＭ１１０内に設定されたフレームメモリ１１
１に、ビットマップ方式でＣＰＵ１００によって書き込
まれ、このフレームメモリ１１１内の表示データがＤＭ
ＡＣ１０１によってラインバッファ１２１に転送され、
ＬＣＤＣ（またはＣＲＴＣ）によって表示装置へ出力さ
れ、表示される。
【０００４】図５は従来の専用フレームメモリ方式によ
る画像表示装置の構成例を示すブロック図であり、この
図において、１００はＣＰＵ、１５０はシステムＲＡ
Ｍ、１５１はフレームメモリ、１５２はＶＤＰ（ビデオ
・ディスプレイ・プロセッサ）、１３０はバスラインで
ある。この装置において、表示データはフレームメモリ
１５１に、ビットマップ方式でＶＤＰ１５２によって書
き込まれる。また、フレームメモリ１５１内の表示デー
タがＶＤＰ１５２によって表示タイミングに合わせて読
み出され、表示装置へ出力される。
る画像表示装置の構成例を示すブロック図であり、この
図において、１００はＣＰＵ、１５０はシステムＲＡ
Ｍ、１５１はフレームメモリ、１５２はＶＤＰ（ビデオ
・ディスプレイ・プロセッサ）、１３０はバスラインで
ある。この装置において、表示データはフレームメモリ
１５１に、ビットマップ方式でＶＤＰ１５２によって書
き込まれる。また、フレームメモリ１５１内の表示デー
タがＶＤＰ１５２によって表示タイミングに合わせて読
み出され、表示装置へ出力される。
【０００５】
【発明が解決しようとする課題】図４に示すＵＭＡ方式
の画像表示装置は、専用フレームメモリを必要としない
ので、コストを下げることができる。しかしながら、バ
スライン１３０を表示データの転送や描画のために占有
してしまうので、ＣＰＵ１００の時間の多くが表示のた
めに使われてしまい、ＣＰＵ１００のパフォーマンスが
低下してしまう欠点がある。また、ＣＰＵ１００によっ
てフレームメモリ１１１の読出／書込を行うので、フレ
ームメモリ１１１の書き換えに時間がかかり、このた
め、高速／高解像度の表示ができない欠点がある。
の画像表示装置は、専用フレームメモリを必要としない
ので、コストを下げることができる。しかしながら、バ
スライン１３０を表示データの転送や描画のために占有
してしまうので、ＣＰＵ１００の時間の多くが表示のた
めに使われてしまい、ＣＰＵ１００のパフォーマンスが
低下してしまう欠点がある。また、ＣＰＵ１００によっ
てフレームメモリ１１１の読出／書込を行うので、フレ
ームメモリ１１１の書き換えに時間がかかり、このた
め、高速／高解像度の表示ができない欠点がある。
【０００６】図５に示す専用フレームメモリ方式の画像
表示装置は、フレームメモリ１５１の書込／読出をＶＤ
Ｐ１５２が行い、ＣＰＵ１００が関与しないので、ＣＰ
Ｕ１００のパフォーマンスを上げることができ、また、
フレームメモリ１５１の書き換えを高速で行うことがで
きることから、高度な表示が可能となる利点が得られ
る。しかし、高解像度／多色表示を行おうとすると、フ
レームメモリ１５１として大容量のメモリが必要とな
り、コストが上がってしまう欠点がある。この発明は、
このような事情を考慮してなされたもので、その目的
は、安価なコストでしかも高速／高解像度表示を行うこ
とができる画像表示装置を提供することにある。
表示装置は、フレームメモリ１５１の書込／読出をＶＤ
Ｐ１５２が行い、ＣＰＵ１００が関与しないので、ＣＰ
Ｕ１００のパフォーマンスを上げることができ、また、
フレームメモリ１５１の書き換えを高速で行うことがで
きることから、高度な表示が可能となる利点が得られ
る。しかし、高解像度／多色表示を行おうとすると、フ
レームメモリ１５１として大容量のメモリが必要とな
り、コストが上がってしまう欠点がある。この発明は、
このような事情を考慮してなされたもので、その目的
は、安価なコストでしかも高速／高解像度表示を行うこ
とができる画像表示装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明は上記の課題を
解決するためになされたもので、請求項１に記載の発明
は、中央処理装置と、前記中央処理装置によって読出／
書込が行われるシステムメモリと、前記システムメモリ
内に設定され、表示データを記憶するフレームメモリ
と、移動画像を表示するための表示データを記憶する移
動画像表示メモリと、前記フレームメモリ内のデータが
前記中央処理装置の制御の基で転送されるバッファメモ
リと、前記バッファメモリ内のデータと前記移動画像表
示メモリ内のデータを合成して表示データを形成する表
示制御手段とを具備し、前記表示制御手段は前記中央処
理装置から供給される座標データに従って前記移動画像
表示メモリ内の表示データの表示位置を制御することを
特徴とする画像表示装置である。
解決するためになされたもので、請求項１に記載の発明
は、中央処理装置と、前記中央処理装置によって読出／
書込が行われるシステムメモリと、前記システムメモリ
内に設定され、表示データを記憶するフレームメモリ
と、移動画像を表示するための表示データを記憶する移
動画像表示メモリと、前記フレームメモリ内のデータが
前記中央処理装置の制御の基で転送されるバッファメモ
リと、前記バッファメモリ内のデータと前記移動画像表
示メモリ内のデータを合成して表示データを形成する表
示制御手段とを具備し、前記表示制御手段は前記中央処
理装置から供給される座標データに従って前記移動画像
表示メモリ内の表示データの表示位置を制御することを
特徴とする画像表示装置である。
【０００８】また、請求項２に記載の発明は、請求項１
に記載の画像表示装置において、前記フレームメモリ
は、複数の表示フレームに対応して設定された複数のメ
モリエリアによって構成されていることを特徴とする。
また、請求項３に記載の発明は、請求項１または請求項
２に記載の画像表示装置において、バックグラウンドを
表示する表示データを記憶するバックグラウンド表示メ
モリを設け、前記表示制御手段は、前記バッファメモリ
内のデータと前記移動画像表示メモリ内のデータに加え
て前記バックグラウンド表示メモリ内のデータを合成し
て表示データを形成することを特徴とする。また、請求
項４に記載の発明は、請求項１に記載の画像表示装置に
おいて、前記フレームメモリ内のデータを前記バッファ
メモリへ転送する転送制御はダイレクトメモリアクセス
方式によって行われることを特徴とする。
に記載の画像表示装置において、前記フレームメモリ
は、複数の表示フレームに対応して設定された複数のメ
モリエリアによって構成されていることを特徴とする。
また、請求項３に記載の発明は、請求項１または請求項
２に記載の画像表示装置において、バックグラウンドを
表示する表示データを記憶するバックグラウンド表示メ
モリを設け、前記表示制御手段は、前記バッファメモリ
内のデータと前記移動画像表示メモリ内のデータに加え
て前記バックグラウンド表示メモリ内のデータを合成し
て表示データを形成することを特徴とする。また、請求
項４に記載の発明は、請求項１に記載の画像表示装置に
おいて、前記フレームメモリ内のデータを前記バッファ
メモリへ転送する転送制御はダイレクトメモリアクセス
方式によって行われることを特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照し、この発明の
一実施の形態について説明する。図１は同実施の形態に
よる画像表示装置の構成を示すブロック図である。この
図において、１００はＣＰＵ、１０１はＤＭＡＣ、１１
０はシステムＲＡＭであり、このシステムＲＡＭ１１０
内にフレームメモリ１１１が設定されている。１０はＶ
ＤＰであり、概略構成を説明すると、ビットマップによ
るＳＲＡＭ（スタティックＲＡＭ）２０と、スプライト
データが記憶されるフラッシュメモリ３０と、画像合成
回路４０が設けられている。
一実施の形態について説明する。図１は同実施の形態に
よる画像表示装置の構成を示すブロック図である。この
図において、１００はＣＰＵ、１０１はＤＭＡＣ、１１
０はシステムＲＡＭであり、このシステムＲＡＭ１１０
内にフレームメモリ１１１が設定されている。１０はＶ
ＤＰであり、概略構成を説明すると、ビットマップによ
るＳＲＡＭ（スタティックＲＡＭ）２０と、スプライト
データが記憶されるフラッシュメモリ３０と、画像合成
回路４０が設けられている。
【００１０】図３はこのＶＤＰ１０の詳細を示すブロッ
ク図である。この図において、１１はＣＰＵインターフ
ェイス、１２はＤＭＡコントローラ、１３はラインバッ
ファである。このラインバッファ１３には、システムＲ
ＡＭ１１０のフレームメモリ１１１から表示データがＤ
ＭＡによって転送され、書き込まれる。２０、３０は各
々上述したＳＲＡＭおよびフラッシュメモリであり、Ｃ
ＰＵ１００から出力された表示データがインターフェイ
ス１１を介して書き込まれ、また、合成回路４０によっ
て内部のデータが読み出される。
ク図である。この図において、１１はＣＰＵインターフ
ェイス、１２はＤＭＡコントローラ、１３はラインバッ
ファである。このラインバッファ１３には、システムＲ
ＡＭ１１０のフレームメモリ１１１から表示データがＤ
ＭＡによって転送され、書き込まれる。２０、３０は各
々上述したＳＲＡＭおよびフラッシュメモリであり、Ｃ
ＰＵ１００から出力された表示データがインターフェイ
ス１１を介して書き込まれ、また、合成回路４０によっ
て内部のデータが読み出される。
【００１１】１４はタイミングジェネレータであり、表
示用クロックパルスにしたがって水平同期信号Ｈｓｙｎ
ｃ、垂直同期信号Ｖｓｙｎｃ等を形成し各部へ出力す
る。１７はＰＬＬ回路であり、表示用クロックパルスを
形成し、出力する。合成回路４０は、ラインバッファ１
３の表示データ、ＳＲＡＭ２０の表示データ、フラッシ
ュメモリ３０のスプライトデータを重ね合わせて表示デ
ータを形成し、さらに、その表示データをＬＵＴ（ルッ
クアップテーブル）４１によってＲＧＢデータに変換
し、出力する。この場合、透明指定のピクセル部分につ
いてトランスペアレント処理や半透明表示が可能なブレ
ンディング処理、色反転等の論理演算を行う。１６は合
成回路４０から出力されるＲＧＢデータをアナログ信号
に変換するＤＡＣ（ディジタル／アナログ変換回路）、
１５は合成回路４０の出力をＬＣＤ（液晶表示器）用に
変換するＬＣＤインターフェイスである。
示用クロックパルスにしたがって水平同期信号Ｈｓｙｎ
ｃ、垂直同期信号Ｖｓｙｎｃ等を形成し各部へ出力す
る。１７はＰＬＬ回路であり、表示用クロックパルスを
形成し、出力する。合成回路４０は、ラインバッファ１
３の表示データ、ＳＲＡＭ２０の表示データ、フラッシ
ュメモリ３０のスプライトデータを重ね合わせて表示デ
ータを形成し、さらに、その表示データをＬＵＴ（ルッ
クアップテーブル）４１によってＲＧＢデータに変換
し、出力する。この場合、透明指定のピクセル部分につ
いてトランスペアレント処理や半透明表示が可能なブレ
ンディング処理、色反転等の論理演算を行う。１６は合
成回路４０から出力されるＲＧＢデータをアナログ信号
に変換するＤＡＣ（ディジタル／アナログ変換回路）、
１５は合成回路４０の出力をＬＣＤ（液晶表示器）用に
変換するＬＣＤインターフェイスである。
【００１２】上述した構成において、フレームメモリ１
１１は、図２に示すように、２枚のフレームメモリ１１
１ａ、１１１ｂを含んでおり、各フレームメモリ１１１
ａ、１１１ｂに各々、ビットマップによる表示データが
ＣＰＵ１００によって書き込まれる。また、これらのフ
レームメモリ１１１ａ、１１１ｂには、１６色、２５６
色、または６４Ｋ色のカラー表示データが書き込まれ
る。また、ＳＲＡＭ２０は、１６色または２５６色のビ
ットマップによるカラー表示データが書き込まれる。こ
のＳＲＡＭ２０は、色数が少ない場合のバックグラウン
ド表示に用いられ、一方、フレームメモリ１１１ａ、１
１１ｂは色数が多く、複雑な画像のバックグラウンド表
示に用いられる。
１１は、図２に示すように、２枚のフレームメモリ１１
１ａ、１１１ｂを含んでおり、各フレームメモリ１１１
ａ、１１１ｂに各々、ビットマップによる表示データが
ＣＰＵ１００によって書き込まれる。また、これらのフ
レームメモリ１１１ａ、１１１ｂには、１６色、２５６
色、または６４Ｋ色のカラー表示データが書き込まれ
る。また、ＳＲＡＭ２０は、１６色または２５６色のビ
ットマップによるカラー表示データが書き込まれる。こ
のＳＲＡＭ２０は、色数が少ない場合のバックグラウン
ド表示に用いられ、一方、フレームメモリ１１１ａ、１
１１ｂは色数が多く、複雑な画像のバックグラウンド表
示に用いられる。
【００１３】フラッシュメモリ３０にはスプライトデー
タが記憶される。ここで、スプライトとは、ゲームにお
ける人物画像等の可動画像であり、ＣＰＵ１００から表
示位置を示す座標データがインターフェイス１１へ供給
され、合成回路４０がその座標データに基づくタイミン
グでスプライトデータをフラッシュメモリ３０から読み
出し表示する。
タが記憶される。ここで、スプライトとは、ゲームにお
ける人物画像等の可動画像であり、ＣＰＵ１００から表
示位置を示す座標データがインターフェイス１１へ供給
され、合成回路４０がその座標データに基づくタイミン
グでスプライトデータをフラッシュメモリ３０から読み
出し表示する。
【００１４】上述した各メモリには、次の優先順位が決
められている。 （１）フラッシュメモリ３０ （２）ＳＲＡＭ２０ （３）フレームメモリ１１１ｂ （４）フレームメモリ１１１ａ そして、合成回路４０は各メモリ内の表示データを読み
出し、図２に示すように重ね合わせ、そして、優先順位
に従って表示する。
められている。 （１）フラッシュメモリ３０ （２）ＳＲＡＭ２０ （３）フレームメモリ１１１ｂ （４）フレームメモリ１１１ａ そして、合成回路４０は各メモリ内の表示データを読み
出し、図２に示すように重ね合わせ、そして、優先順位
に従って表示する。
【００１５】上述したように、図１に示す画像表示装置
は、高速に動作するスプライト画像の表示をＶＤＰ１０
が行い、したがって、ＣＰＵ１００の時間がスプライト
表示に取られることがない。一方、バックグラウンド表
示をシステムＲＡＭ１１０内のフレームメモリ１１１を
用いて行い、これにより、高解像度／多色表示を可能と
している。この場合、バックグラウンド表示が高速で変
化することはないので、ＣＰＵ１００の時間がバックグ
ラウンド表示に多く取られることがなく、また、高速表
示処理ができなくても全く問題がない。
は、高速に動作するスプライト画像の表示をＶＤＰ１０
が行い、したがって、ＣＰＵ１００の時間がスプライト
表示に取られることがない。一方、バックグラウンド表
示をシステムＲＡＭ１１０内のフレームメモリ１１１を
用いて行い、これにより、高解像度／多色表示を可能と
している。この場合、バックグラウンド表示が高速で変
化することはないので、ＣＰＵ１００の時間がバックグ
ラウンド表示に多く取られることがなく、また、高速表
示処理ができなくても全く問題がない。
【００１６】なお、上記の実施形態においては、ＳＲＡ
Ｍ２０、フラッシュメモリ３０をＶＤＰ１０の内部に形
成しているが、これをＶＤＰ１０の外部に設けてもよ
い。
Ｍ２０、フラッシュメモリ３０をＶＤＰ１０の内部に形
成しているが、これをＶＤＰ１０の外部に設けてもよ
い。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、バックグラウンド表示をシステムＲＡＭ内に設定し
たフレームメモリを用いて行い、高速で移動するスプラ
イト表示を表示制御手段（ＶＤＰ）が行うようにしたの
で、大容量の外部フレームメモリを必要とせず、これに
より、安価なコストで高解像度表示を行うことができ、
しかも、スプライト表示を表示制御手段が行うことか
ら、高速表示を行うことができる効果がある。
ば、バックグラウンド表示をシステムＲＡＭ内に設定し
たフレームメモリを用いて行い、高速で移動するスプラ
イト表示を表示制御手段（ＶＤＰ）が行うようにしたの
で、大容量の外部フレームメモリを必要とせず、これに
より、安価なコストで高解像度表示を行うことができ、
しかも、スプライト表示を表示制御手段が行うことか
ら、高速表示を行うことができる効果がある。
【図１】 この発明の一実施形態の構成を示すブロック
図である。
図である。
【図２】 同実施形態の表示動作を説明するための説明
図である。
図である。
【図３】 同実施形態におけるＶＤＰ１０の詳細を示す
ブロック図である。
ブロック図である。
【図４】 従来の画像表示装置の構成例を示すブロック
図である。
図である。
【図５】 従来の画像表示装置の他の構成例を示すブロ
ック図である。
ック図である。
１０…ＶＤＰ、２０…ＳＲＡＭ、３０…フラッシュメモ
リ、４０…合成回路、１００…ＣＰＵ、１０１…ＤＭＡ
Ｃ、１１０…システムＲＡＭ、１１１、１１１ａ、１１
１ｂ…フレームメモリ。
リ、４０…合成回路、１００…ＣＰＵ、１０１…ＤＭＡ
Ｃ、１１０…システムＲＡＭ、１１１、１１１ａ、１１
１ｂ…フレームメモリ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C001 BA01 BA05 CB01 CB02 CB03 5C082 BA12 BA34 BA43 BB15 BB51 CA59 MM02 MM07
Claims (4)
- 【請求項１】 中央処理装置と、 前記中央処理装置によって読出／書込が行われるシステ
ムメモリと、 前記システムメモリ内に設定され、表示データを記憶す
るフレームメモリと、 移動画像を表示するための表示データを記憶する移動画
像表示メモリと、 前記フレームメモリ内のデータが前記中央処理装置の制
御の基で転送されるバッファメモリと、 前記バッファメモリ内のデータと前記移動画像表示メモ
リ内のデータを合成して表示データを形成する表示制御
手段と、 を具備し、前記表示制御手段は前記中央処理装置から供
給される座標データに従って前記移動画像表示メモリ内
の表示データの表示位置を制御することを特徴とする画
像表示装置。 - 【請求項２】 前記フレームメモリは、複数の表示フレ
ームに対応して設定された複数のメモリエリアによって
構成されていることを特徴とする請求項１に記載の画像
表示装置。 - 【請求項３】 バックグラウンドを表示する表示データ
を記憶するバックグラウンド表示メモリを設け、前記表
示制御手段は、前記バッファメモリ内のデータと前記移
動画像表示メモリ内のデータに加えて前記バックグラウ
ンド表示メモリ内のデータを合成して表示データを形成
することを特徴とする請求項１または請求項２に記載の
画像表示装置。 - 【請求項４】 前記フレームメモリ内のデータを前記バ
ッファメモリへ転送する転送制御はダイレクトメモリア
クセス方式によって行われることを特徴とする請求項１
に記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111695A JP3812361B2 (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111695A JP3812361B2 (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002311943A true JP2002311943A (ja) | 2002-10-25 |
| JP3812361B2 JP3812361B2 (ja) | 2006-08-23 |
Family
ID=18963252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001111695A Expired - Fee Related JP3812361B2 (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3812361B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204762A (ja) * | 2004-01-20 | 2005-08-04 | Nintendo Co Ltd | ２画面表示ゲーム装置及び２画面表示ゲームプログラム |
| JP2015219351A (ja) * | 2014-05-16 | 2015-12-07 | ヤマハ株式会社 | 画像処理装置 |
-
2001
- 2001-04-10 JP JP2001111695A patent/JP3812361B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204762A (ja) * | 2004-01-20 | 2005-08-04 | Nintendo Co Ltd | ２画面表示ゲーム装置及び２画面表示ゲームプログラム |
| JP2015219351A (ja) * | 2014-05-16 | 2015-12-07 | ヤマハ株式会社 | 画像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3812361B2 (ja) | 2006-08-23 |
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