JP2010004308A - 撮像装置 - Google Patents
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Abstract
【課題】回路規模の増大と処理速度の低下とを抑えることが可能な撮像装置を提供することを目的とする。
【解決手段】ADC/プリプロセス部4から出力される画像データから欠陥画素の補正に必要な周囲画素だけを小ラインメモリ13に記憶させ、小ラインメモリ13に記憶させた周囲画素を使用して欠陥画素に対して補正を行い、フレームメモリ5に書き込まれる欠陥画素を補正後の画素に置き換える。
【選択図】図1
【解決手段】ADC/プリプロセス部4から出力される画像データから欠陥画素の補正に必要な周囲画素だけを小ラインメモリ13に記憶させ、小ラインメモリ13に記憶させた周囲画素を使用して欠陥画素に対して補正を行い、フレームメモリ5に書き込まれる欠陥画素を補正後の画素に置き換える。
【選択図】図1
Description
本発明は、画像データの欠陥画素を補正する撮像装置に関する。
図19は、従来の撮像装置を示す図である。
図19に示す撮像装置は、レンズ101と、タイミング部102と、センサ103と、フルサイズラインメモリ104と、画素位置算出部105と、欠陥位置メモリ106と、欠陥補正制御部107と、欠陥画素補正部108と、フレームメモリ109と、画像処理部110と、圧縮伸長部111と、記録メディアI/F112と、表示部113と、CPU114とを備えて構成されている。
図19に示す撮像装置は、レンズ101と、タイミング部102と、センサ103と、フルサイズラインメモリ104と、画素位置算出部105と、欠陥位置メモリ106と、欠陥補正制御部107と、欠陥画素補正部108と、フレームメモリ109と、画像処理部110と、圧縮伸長部111と、記録メディアI/F112と、表示部113と、CPU114とを備えて構成されている。
レンズ101によりセンサ103に結像される被写体像の画像データの各画素が、タイミング部102から出力されるタイミング信号に基づいて、フルサイズラインメモリ104に出力される。フルサイズラインメモリ104は、入力される画素をライン毎に記憶し、その記憶した画素を欠陥補正に必要なライン数分同時に欠陥画素補正部108に出力する。欠陥補正制御部107は、画素位置算出部105により算出される画像データの各画素の位置を示す画素位置情報と、予め欠陥位置メモリ106に記憶されるセンサ103の欠陥画素の位置を示す欠陥画素位置情報とに基づいて、画像データの欠陥画素に対して補正を行うタイミングを求める。欠陥画素補正部108は、フルサイズラインメモリ104から出力される画素のうち欠陥補正制御部107により求められたタイミングに対応する画素に対して補正を行い、欠陥画素が補正された画像データをフレームメモリ109に書き込む。そのフレームメモリ109に書き込まれた画像データは、画像処理部110により所定の画像処理が行われた後、圧縮伸長部111により圧縮され、一旦フレームメモリ109に書き込まれる。そして、フレームメモリ109に書き込まれた圧縮後の画像データは、記録メディアI/F112を介して不図示の記録メディアに記録される。また、記録メディアに記録された圧縮後の画像データは、一旦フレームメモリ109に書き込まれた後、圧縮伸長部111により伸長され表示部113に表示される。
このように、フルサイズラインメモリ104を備えることにより、欠陥画素の周囲画素を使用して欠陥画素を補正することができるので、フレームメモリ109に書き込まれる前に精度良く画像データを補正することができる(例えば、特許文献1参照)。
また、図20は、従来の他の撮像装置を示す図である。なお、図19に示す構成と同じ構成には同じ符号を付している。
図20に示す撮像装置は、レンズ101と、タイミング部102と、センサ103と、欠陥位置メモリ106と、フレームメモリ109と、画像処理部110と、圧縮伸長部111と、記録メディアI/F112と、表示部113と、CPU114とを備えて構成されている。
図20に示す撮像装置は、レンズ101と、タイミング部102と、センサ103と、欠陥位置メモリ106と、フレームメモリ109と、画像処理部110と、圧縮伸長部111と、記録メディアI/F112と、表示部113と、CPU114とを備えて構成されている。
センサ103からフレームメモリ109に出力された画像データの各画素のうち欠陥画素に対してCPU114が補正を行う。
図20に示す撮像装置では。フルサイズラインメモリを備える必要がないため、回路規模を小さくすることができる。
特開平7−336605号公報
特開2001−16504号公報
図20に示す撮像装置では。フルサイズラインメモリを備える必要がないため、回路規模を小さくすることができる。
図19に示す撮像装置では、フルサイズラインメモリ104を備えているために回路規模が増大してしまうという問題がある。
また、図20に示す撮像装置では、CPU114がフレームメモリ109にランダムにアクセスするため、例えば、フレームメモリ109をDRAMで構成する場合、CPU114からフレームメモリ109へ無駄なアクセスが多く発生し、フレームメモリ109のバス帯域を低下させてしまい、欠陥画素の補正処理のみならず、その他の処理も処理速度を低下させてしまうという問題がある。
また、図20に示す撮像装置では、CPU114がフレームメモリ109にランダムにアクセスするため、例えば、フレームメモリ109をDRAMで構成する場合、CPU114からフレームメモリ109へ無駄なアクセスが多く発生し、フレームメモリ109のバス帯域を低下させてしまい、欠陥画素の補正処理のみならず、その他の処理も処理速度を低下させてしまうという問題がある。
そこで、本発明では、回路規模の増大と処理速度の低下とを抑えることが可能な撮像装置を提供することを目的とする。
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の撮像装置は、センサから出力される画像データを一旦フレームメモリに書き込み、前記フレームメモリから前記画像データを読み出して画像処理を行った後、記録手段に記録する撮像装置であって、予め前記センサの欠陥画素の位置を示す欠陥画素位置情報が記憶される記憶手段と、前記センサから出力される画像データの各画素の出力タイミングに基づいて前記画像データの各画素の位置を示す画素位置情報を出力する画素位置算出手段と、ラインメモリと、前記記憶手段に記憶される欠陥画素位置情報及び前記画素位置算出手段により出力される画素位置情報に基づいて前記画像データの欠陥画素の周囲画素を前記ラインメモリに記憶させるメモリ管理手段と、前記画像データ及び前記ラインメモリに記憶される周囲画素と前記メモリ管理手段からの欠陥画素位置情報に基づいて前記画像データの欠陥画素を補正する補正手段とを備え、前記メモリ管理手段は、前記画像データの欠陥画素を前記補正手段により補正された画素に置き換えるために、前記補正手段から補正後の画素を出力させる。
すなわち、本発明の撮像装置は、センサから出力される画像データを一旦フレームメモリに書き込み、前記フレームメモリから前記画像データを読み出して画像処理を行った後、記録手段に記録する撮像装置であって、予め前記センサの欠陥画素の位置を示す欠陥画素位置情報が記憶される記憶手段と、前記センサから出力される画像データの各画素の出力タイミングに基づいて前記画像データの各画素の位置を示す画素位置情報を出力する画素位置算出手段と、ラインメモリと、前記記憶手段に記憶される欠陥画素位置情報及び前記画素位置算出手段により出力される画素位置情報に基づいて前記画像データの欠陥画素の周囲画素を前記ラインメモリに記憶させるメモリ管理手段と、前記画像データ及び前記ラインメモリに記憶される周囲画素と前記メモリ管理手段からの欠陥画素位置情報に基づいて前記画像データの欠陥画素を補正する補正手段とを備え、前記メモリ管理手段は、前記画像データの欠陥画素を前記補正手段により補正された画素に置き換えるために、前記補正手段から補正後の画素を出力させる。
また、前記ラインメモリは、前記画像データのうち前記欠陥画素を中心とするA×A画素から前記周囲画素が抽出される場合で、かつ、前記センサの1ラインにおける欠陥画素数がB以下である場合、1ライン当り(A×(A−2)+(A−1))×B画素以上のメモリを(A−1)ライン以上を備えてもよい。
また、前記補正手段から出力される補正後の画素は、前記フレームメモリに書き込まれた前記画像データの欠陥画素に上書きされるように構成してもよい。
また、本発明の撮像装置は、前記フレームメモリから読み出された前記画像データを記憶する第1のバッファと、前記第1のバッファに記憶される前記画像データの欠陥画素を前記補正後の画素に書き換え、前記フレームメモリに書き戻す第2のバッファとを備えるように構成してもよい。
また、本発明の撮像装置は、前記フレームメモリから読み出された前記画像データを記憶する第1のバッファと、前記第1のバッファに記憶される前記画像データの欠陥画素を前記補正後の画素に書き換え、前記フレームメモリに書き戻す第2のバッファとを備えるように構成してもよい。
また、本発明の撮像装置において、前記補正後の画素は、前記フレームメモリにおいて前記画像データが書き込まれる領域と別の領域に書き込まれ、前記フレームメモリから画像処理手段に画素が読み出される際、その画素の読み出しアドレス及び前記欠陥画素位置情報に基づいて、前記フレームメモリから読み出される画素が欠陥画素であるか否かを判別し、前記フレームメモリから読み出される画素が欠陥画素である場合、前記センサから出力された欠陥画素の代わりに前記補正後の画素を前記画像処理手段に出力させる第1のセレクタを備えるように構成してもよい。
また、本発明の撮像装置は、前記画像データのうち前記周囲画素を含むラインを、前記欠陥画素の補正が終了するまで遅延させた後、出力する遅延手段と、前記画素位置情報及び前記欠陥画素位置情報に基づいて、前記遅延手段から出力される画素又は前記補正手段から出力される前記補正後の画素のどちらか一方を選択し前記フレームメモリに出力させる第2のセレクタとを備えて構成してもよい。
また、本発明の撮像装置は、前記補正手段により補正できなかった欠陥画素を補正するプロセッサを備えるように構成してもよい。
本発明によれば、画像データの欠陥画素を補正することが可能な撮像装置において、回路規模の増大と処理速度の低下とを抑えることができる。
以下、図面を用いて本発明の実施形態を説明する。
図1は、本発明の第1実施形態の撮像装置を示す図である。
図1に示す撮像装置は、レンズ1と、タイミング部2と、センサ3と、ADC/プリプロセス部4と、フレームメモリ5と、画像処理部6と、圧縮伸長部7と、記録メディアI/F8と、表示部9と、画素位置算出部10と、欠陥位置メモリ11と、メモリ管理部12と、小ラインメモリ13と、欠陥画素補正部14と、CPU15とを備えて構成されている。
図1は、本発明の第1実施形態の撮像装置を示す図である。
図1に示す撮像装置は、レンズ1と、タイミング部2と、センサ3と、ADC/プリプロセス部4と、フレームメモリ5と、画像処理部6と、圧縮伸長部7と、記録メディアI/F8と、表示部9と、画素位置算出部10と、欠陥位置メモリ11と、メモリ管理部12と、小ラインメモリ13と、欠陥画素補正部14と、CPU15とを備えて構成されている。
まず、欠陥画素の補正を行わない場合の撮像装置の動作を説明する。
レンズ1によりセンサ3に結像される被写体像がセンサ3により電気信号に変換され、タイミング部2から出力されるタイミング信号に基づいてADC/プリプロセス部4に出力される。センサ3から出力される電気信号は、ADC/プリプロセス部4によりデジタル化されると共に、OBクランプ処理、FPNキャンセル処理、及びシェーディング補正処理が施され、フレームメモリ5に一旦書き込まれる。画像処理部6は、フレームメモリ5から画像データを読み出し所定の画像処理を行う。例えば、画像処理部6は、ベイヤー画像データを3板データに変換する処理や色調、トーンの調整、強調等の画像処理を行う。画像処理後の画像データは、圧縮伸長部7により圧縮された後、フレームメモリ5に再び書き込まれる。フレームメモリ5に書き込まれた圧縮後の画像データは、記録メディアI/F8を介して不図示の記録メディアに記録される。また、画像処理後の画像データは、表示用に縮小されフレームメモリ5に書き込まれた後、表示部9に読み出され表示される。
レンズ1によりセンサ3に結像される被写体像がセンサ3により電気信号に変換され、タイミング部2から出力されるタイミング信号に基づいてADC/プリプロセス部4に出力される。センサ3から出力される電気信号は、ADC/プリプロセス部4によりデジタル化されると共に、OBクランプ処理、FPNキャンセル処理、及びシェーディング補正処理が施され、フレームメモリ5に一旦書き込まれる。画像処理部6は、フレームメモリ5から画像データを読み出し所定の画像処理を行う。例えば、画像処理部6は、ベイヤー画像データを3板データに変換する処理や色調、トーンの調整、強調等の画像処理を行う。画像処理後の画像データは、圧縮伸長部7により圧縮された後、フレームメモリ5に再び書き込まれる。フレームメモリ5に書き込まれた圧縮後の画像データは、記録メディアI/F8を介して不図示の記録メディアに記録される。また、画像処理後の画像データは、表示用に縮小されフレームメモリ5に書き込まれた後、表示部9に読み出され表示される。
また、再生時は、不図示の記録メディアに記録される圧縮後の画像データが記録メディアI/F8を介して圧縮伸長部7に読み込まれ、圧縮伸長部7により伸長された後、フレームメモリ5に書き込まれる。フレームメモリ5に書き込まれた伸長後の画像データは、画像処理部6により表示用にリサイズされフレームメモリ5に記憶された後、表示部9に読み出され表示される。
これにより、ユーザは、撮影した画像を表示部9に表示される画像データで確認することができる。
次に、欠陥画素の補正を行う場合の撮像装置の動作を説明する。
次に、欠陥画素の補正を行う場合の撮像装置の動作を説明する。
まず、画素位置算出部10は、センサ3から出力される同期信号(各画素の出力タイミングと同期している信号)に基づいて、センサ3からADC/プリプロセス部4に出力される画素の位置を示す画素位置情報を算出する。
次に、メモリ管理部12は、画素位置算出部10により算出された画素位置情報と、予め欠陥位置メモリ11に記憶されているセンサ3の欠陥画素の位置を示す欠陥画素位置情報とに基づいて、画像データの欠陥画素の周囲画素のみを小ラインメモリ13に記憶させる。なお、メモリ管理部12は、小ラインメモリ13から欠陥画素補正部14への周囲画素の読み出し制御も行う。
次に、欠陥画素補正部14は、ADC/プリプロセス部4から出力される画像データ、小ラインメモリ13から出力される周囲画素、画素位置算出部10からの情報と欠陥位置メモリからの情報を基にメモリ管理部12から出力される欠陥画素位置情報に基づいて補間演算を行い、欠陥画素の補正データを生成する。そして、生成された補正データは、フレームメモリ5に書き込まれた欠陥画素に上書きされる。
以降の動作は、上述した欠陥画素の補正を行わない場合の撮像装置の動作と同様であるため省略する。
次に、メモリ管理部12及び小ラインメモリ13のそれぞれの動作を説明する。なお、本実施形態では、図2に示すように、欠陥画素(C4)と同色の周囲画素として8画素(A1、A3、A5、C1、C5、E1、E3、E5)を使用して欠陥画素を補正するものとする。また、センサ3は、原色Bayerフィルタにより構成されているものとし、R列に存在するGreenをGr、B列に存在するGreenをGbとする。
次に、メモリ管理部12及び小ラインメモリ13のそれぞれの動作を説明する。なお、本実施形態では、図2に示すように、欠陥画素(C4)と同色の周囲画素として8画素(A1、A3、A5、C1、C5、E1、E3、E5)を使用して欠陥画素を補正するものとする。また、センサ3は、原色Bayerフィルタにより構成されているものとし、R列に存在するGreenをGr、B列に存在するGreenをGbとする。
図3は、メモリ管理部12、小ラインメモリ13、及び欠陥画素補正部14のそれぞれのブロック図である。
メモリ管理部12は、ラインメモリ207〜212と、比較部213〜219と、パルス生成部220〜226とを備えて構成されている。
メモリ管理部12は、ラインメモリ207〜212と、比較部213〜219と、パルス生成部220〜226とを備えて構成されている。
比較部213は、画素位置算出部10から出力される画素位置情報と、欠陥位置メモリ11から出力される欠陥画素位置情報とを比較し、比較部214は、ラインメモリ207から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較し、比較部215は、ラインメモリ208から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較し、比較部216は、ラインメモリ209から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較し、比較部217は、ラインメモリ210から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較し、比較部218は、ラインメモリ211から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較し、比較部219は、ラインメモリ212から出力される欠陥画素位置情報と、画素位置算出部10から出力される画素位置情報とを比較する。
パルス生成部220は、比較部213の比較結果に基づいて、パルス信号を出力し、パルス生成部221は、比較部214の比較結果に基づいて、パルス信号を出力し、パルス生成部222は、比較部215の比較結果に基づいて、パルス信号を出力し、パルス生成部223は、比較部216の比較結果に基づいて、パルス信号を出力し、パルス生成部224は、比較部217の比較結果に基づいて、パルス信号を出力し、パルス生成部225は、比較部218の比較結果に基づいて、パルス信号を出力し、パルス生成部226は、比較部219の比較結果に基づいて、パルス信号を出力する。
ラインメモリ207は、欠陥位置メモリ11から出力される欠陥画素位置情報を1ライン分遅延させて出力し、ラインメモリ208は、ラインメモリ207から出力される欠陥画素位置情報を1ライン分遅延させて出力し、ラインメモリ209は、ラインメモリ208から出力される欠陥画素位置情報を1ライン分遅延させて出力し、ラインメモリ210は、ラインメモリ209から出力される欠陥画素位置情報を1ライン分遅延させて出力し、ラインメモリ211は、ラインメモリ210から出力される欠陥画素位置情報を1ライン分遅延させて出力し、ラインメモリ212は、ラインメモリ211から出力される欠陥画素位置情報を1ライン分遅延させて出力する。
小ラインメモリ13は、ラインメモリ201〜204と、書き込み制御部205と、読み出し制御部206とを備えて構成されている。
ラインメモリ201〜204は、それぞれ、書き込み制御部205により画素の書き込み動作が制御され、読み出し制御部206により画素の読み出し動作が制御される。
ラインメモリ201〜204は、それぞれ、書き込み制御部205により画素の書き込み動作が制御され、読み出し制御部206により画素の読み出し動作が制御される。
書き込み制御部205は、パルス生成部220〜223からそれぞれ出力されるパルス信号に基づいてラインメモリ201〜204にそれぞれADC/プリプロセス部4から出力される画素の書き込みタイミング信号を出力し、読み出し制御部206は、パルス生成部221〜224からそれぞれ出力されるパルス信号に基づいてラインメモリ201〜204にそれぞれ画素の読み出しタイミング信号を出力する。
欠陥画素補正部14は、画像データ遅延部244と、欠陥画素情報遅延部245と、補間演算部246とを備えて構成され、欠陥画素情報遅延部245においてパルス生成部222〜226からそれぞれ出力されるパルス信号により欠陥画素の位置を検出するとともに、画素位置算出部10から出力される画素位置情報によりADC/プリプロセス部4から出力される画素が有効であるか否かを判断し、ADC/プリプロセス部4から出力される画素及びラインメモリ201〜204から出力される画素により適応的に欠陥画素の補間演算を行う。
なお、欠陥位置メモリ11は、撮像開始時に先頭の欠陥画素に対応する欠陥画素位置情報を比較部213に出力し、比較部213からハイレベルのパルス信号を受けると、次の欠陥画素に対応する欠陥画素位置情報を比較部213に出力する。また、欠陥位置メモリ11は、LSI内に設けられ全ての欠陥画素に対応する欠陥画素位置情報を記憶させておいてもよい。また、欠陥画素が多い場合、欠陥位置メモリ11の記憶容量が大きくなり、回路規模が増大してしまうので、欠陥画素位置情報をフレームメモリ5に記憶しておき、使用する際に少しずつ読み出すように構成してもよい。
図4は、パルス生成部220のブロック図である。また、図5A及び図5Bは、それぞれ、パルス生成部220の各ブロックの出力タイミングチャートを示す図である。なお、パルス生成部221〜226の構成も同じとする。また、図2に示す欠陥画素である「C4」の画素位置情報及び欠陥画素位置情報が比較部213に入力されると、比較部213からハイレベルのパルス信号が出力されるものとする。
パルス生成部220は、FF(フリップフロップ)227〜230と、論理演算部231とを備えて構成されている。
論理演算部231は、比較部213の出力、FF228の出力、及びFF230の出力の論理和であるLogic1、比較部213の出力及びFF230の出力の論理和であるLogic2、FF228の出力であるLogic3を出力する。
論理演算部231は、比較部213の出力、FF228の出力、及びFF230の出力の論理和であるLogic1、比較部213の出力及びFF230の出力の論理和であるLogic2、FF228の出力であるLogic3を出力する。
まず、図2に示す8×8画素の画像データの一番上のラインA(「A1」〜「A8」)が小ラインメモリ13に入力されるとき、「C4」の補正に必要な「A2」、「A4」、及び「A6」を取り込むために、比較部213により欠陥位置メモリ11から出力される欠陥画素位置情報と画素位置算出部10から出力される画素位置情報とが比較され、「A2」が比較部213に入力されると、パルス生成部220から「Logic1」のパルス信号が出力される(図6A)。パルス生成部220から「Logic1」のパルス信号が出力されると、書き込み制御部205からラインメモリ201に書き込みタイミング信号が出力され、ラインメモリ201に「A2」、「A4」、及び「A6」が記憶される(図6B)。このとき、ラインメモリ207に「C4」の欠陥画素位置情報が記憶される(図6B)。なお、欠陥画素が2つ並んでいる場合は、図5Bに示すように、比較部213からハイレベルが2クロック分連続したパルス信号が出力されるため、両方の欠陥画素の補正に必要な画素を取り込むことができる。
次に、ラインB(「B1」〜「B8」)が小ラインメモリ13に入力されるとき、ラインメモリ207に記憶された「C4」の欠陥画素位置情報に基づいてパルス生成部221から「Logic1」のパルス信号が出力される(図6C)。このパルス信号により読み出し制御部206がラインメモリ201から「A2」、「A4」、及び「A6」を読み出すとともに、書き込み制御部205がラインメモリ202に「A2」、「A4」、及び「A6」を書き込む。これにより、「A2」、「A4」、及び「A6」がラインメモリ201からラインメモリ202に移動する(図6D)。また、比較部213、214からそれぞれ出力されるパルス信号により、ラインメモリ207に記憶された「C4」の欠陥画素位置情報がラインメモリ208に移動する(図6D)。
次に、ラインC(「C1」〜「C8」)が小ラインメモリ13に入力されるとき、ラインメモリ208に記憶された「C4」の欠陥画素位置情報に基づいてパルス生成部222から「Logic2」のパルス信号が出力される(図6E)。このパルス信号によりラインメモリ201に「C2」及び「C6」が記憶される(図6F)。また、パルス生成部222から「Logic1」のパルス信号が出力され(図6E)、このパルス信号によりラインメモリ202に記憶される「A2」、「A4」、及び「A6」がラインメモリ203に移動する(図6F)。また、パルス生成部222から補間演算部246に「Logic3」のパルス信号が出力される(図6E)。このパルス信号により補間演算部246は「C4」を参照する位置に別の欠陥画素があった場合でも「C4が欠陥画素であるときの補正アルゴリズム」を使用して「C4」に対して補間演算を行うことができる。また、「C4」を参照する位置に欠陥画素がない場合は、「C4」のデータが無いのに「Logic3」のパルス信号が発生するが、補正処理が行われない為、問題は生じない。また、比較部214、215からそれぞれ出力されるパルス信号により、ラインメモリ208に記憶された「C4」の欠陥画素位置情報がラインメモリ209に移動する(図6F)。
次に、ラインD(「D1」〜「D8」)が小ラインメモリ13に入力されるとき、ラインメモリ209に記憶された「C4」の欠陥画素位置情報に基づいて、パルス生成部223から「Logic1」〜「Logic3」が出力される(図6G)。「Logic1」によりラインメモリ203に記憶された「A2」、「A4」、及び「A6」がラインメモリ204に移動し、「Logic2」によりラインメモリ201に記憶された「C2」及び「C6」がラインメモリ202に移動する(図6H)。また、比較部215、216からそれぞれ出力されるパルス信号により、ラインメモリ209に記憶された「C4」の欠陥画素位置情報がラインメモリ210に移動する(図6H)。
そして、ラインE(「E1」〜「E8」)が小ラインメモリ13に入力されるとき、ラインメモリ210に記憶された「C4」の欠陥画素位置情報に基づいて、パルス生成部224から「Logic1」〜「Logic3」が出力される(図6I)。「Logic1」によりラインメモリ204から画像データ遅延部244に「A2」、「A4」、及び「A6」が読み出され、「Logic2」によりラインメモリ202から画像データ遅延部244に「C2」及び「C5」が読み出される(図6J)。また、「Logic3」により「C4が欠陥画素であるときの補正アルゴリズム」を使用して「C4」に対して補間演算を行う。また、ラインEの「E2」、「E4」、及び「E6」は、ADC/プリプロセス部4から画像データ遅延部244にラインメモリ201〜204に記録されず直接出力される。また、比較部216、217からそれぞれ出力されるパルス信号により、ラインメモリ210に記憶された「C4」の欠陥画素位置情報がラインメモリ211に移動する(図6J)。補間演算部246は、「A2」、「A4」、「A6」、「C2」、「C6」、「E2」、「E4」、及び「E6」に基づいて「C4」に対して補間演算を行い、補正後の「C4」を出力する。なお、別の画素欠陥に使用される画素は、別の画素欠陥によりパルス信号が生成され、補正に必要な画素が次のラインに移動される。また、比較部217、218からそれぞれ出力されるパルス信号により、ラインメモリ211に記憶される「C4」の欠陥画素位置情報がラインメモリ212に移動する(図6L)。
ラインF(「F1」〜「F8」)やラインG(「G1」〜「G8」)が小ラインメモリ13に入力されるときは、ラインメモリ211やラインメモリ212に記憶される「C4」の欠陥画素位置情報に基づいて、パルス生成部225やパルス生成部226から「Logic3」が出力され「C4が欠陥画素であるときの補正アルゴリズム」を使用して補間演算を行うことができるが(図6K)、ラインH(「H1」〜「H8」)が入力されるときは、ラインCが参照されないため、これ以降「C4」の欠陥画素位置情報を記憶させる必要がない。
このように、ADC/プリプロセス部4から出力される画像データから欠陥画素の補正に必要な周囲画素だけを小ラインメモリ13に記憶させることができるので、フルサイズのラインメモリを備えることなく欠陥画素に対して補正を行うことができる。これにより、フルサイズのラインメモリを備える必要がない分、撮像装置の回路規模の増大を抑えることができる。また、CPU15による欠陥画素の補正が行われないため、フレームメモリ5のバス帯域が低下することを抑えることができる。
上記実施形態では、欠陥画素の補間演算において、図2に示すように、欠陥画素と同色の8個の周囲画素を使用し、GreenをGr、Gbで区別しているが、「C4」が欠陥画素で、かつ、Greenの場合、全てのGreenの周囲画素、すなわち、「A1」、「A3」、「A5」、「B2」、「B4」、「C1」、「C3」、「C5」、「D2」、「D4」、「E1」、「E3」、「E5」の12個の画素を使用して欠陥画素の補間演算を行ってもよい。
図7は、12個全ての周囲画素を取り込むためのパルス生成部のブロック図である。また、図8は、図7に示すパルス生成部の各ブロックの出力タイミングチャートである。なお、図4に示す構成と同じ構成には同じ符号を付している。
比較部213の比較結果と欠陥画素位置情報とに基づいてマスク部232において画素位置情報の水平位置及び垂直位置のそれぞれの最下位bitの組合せによりGreenであるか否かを特定した後、FF233の出力(FF227の出力と同じ)とFF235の出力(FF229の出力と同じ)との論理和をとることにより論理演算部231から「Logic4」のパルスを出力することができる。なお、ライン毎に色の順番が変わるので、パルス生成部221、223とパルス生成部222、224ではマスクの論理が逆になる。例えば、パルス生成部221において比較部213からパルス信号が出力されたときの画素位置情報の水平位置及び垂直位置のそれぞれの最下位bitが(1,1)又は(0,0)のとき、欠陥画素がGreenとすると、パルス生成部222、224では、最下位bitが(0,1)、(1,0)のとき、欠陥画素はGreenであり、「Logic4」のパルスが出力される。また、パルス生成部220は、欠陥画素の補正のため、一番上のラインの取り込みを制御し、パルス生成部225、226は、それぞれ、欠陥画素の位置を知らせるためのものであり、特に色を考慮する必要がない。また、同色以外の画素も利用して補間演算を行うことも考えられるが、この場合、補間演算に必要な画素を取り込むことができるように、パルス生成部の論理演算部を変更すればよい。同様の考え方により、補間演算に9×9以上の範囲の画素が必要である場合、小ラインメモリ13とメモリ管理部12のラインメモリを増やせばよい。また、色毎に取り込む画素を任意にしてもよい。
次に、ラインメモリの記憶容量について説明する。
例えば、欠陥画素を中心とする5×5の範囲の画素により欠陥画素に対して補間演算を行う場合、一番下のラインは直接補間演算部246に出力することができるので、図9B〜図9Eにそれぞれ灰色で示される各画素を記憶することができればよい。従って、1ラインの最大欠陥画素数を仕様として定義することができれば、「一番下のラインの画素を除いた補間演算に必要な画素数×1ラインの最大欠陥画素数」によりラインメモリの記憶容量を算出することができる。
例えば、欠陥画素を中心とする5×5の範囲の画素により欠陥画素に対して補間演算を行う場合、一番下のラインは直接補間演算部246に出力することができるので、図9B〜図9Eにそれぞれ灰色で示される各画素を記憶することができればよい。従って、1ラインの最大欠陥画素数を仕様として定義することができれば、「一番下のラインの画素を除いた補間演算に必要な画素数×1ラインの最大欠陥画素数」によりラインメモリの記憶容量を算出することができる。
なお、ラインメモリをFIFOメモリで構成する場合、データを出力する前に、前段のデータが書き込まれる場合があるので、2ライン分の容量が必要となる為、「一番下のラインの画素を除いた補間演算に必要な画素数×1ラインの最大欠陥画素数×2」とする。
例えば、5×5の範囲の画素から欠陥画素の周囲画素として8画素を使用する場合は、「一番下のラインの画素を除いた補間演算に必要な画素数」が8−3=5画素となり、「1ラインの最大欠陥画素数」をNmaxとすると、ラインメモリの記憶容量は5×Nmaxとなる。そして、ラインメモリをFIFOメモリで構成する場合は、10×Nmaxとなる。また、5×5の範囲の画素から欠陥画素の周囲画素として12画素を使用する場合は、12−3=9画素となり、ラインメモリの記憶容量は9×Nmaxとなる。そして、ラインメモリをFIFOメモリで構成する場合は、18×Nmaxとなる。
なお、ラインメモリをFIFOメモリで構成する場合は、欠陥画素を補正した後、不要になった画素を次のFIFOメモリに書き込まれないようにすることにより、後段のFIFOメモリの記憶容量を少なくすることができる。例えば、ラインメモリ201は、ラインA〜ラインEの画素(3+2+2+2画素)が記憶されるが、ラインメモリ202は、ラインA〜ラインCの画素(3+2+2画素)が記憶され、ラインメモリ203は、ラインA及びラインBの画素(3+2画素)が記憶され、ラインメモリ204は、ラインAの画素(3画素)が記憶される。従って、ラインメモリ201の記憶容量は18×Nmax、ラインメモリ202の記憶容量は14×Nmax、ラインメモリ203の記憶容量は10×Nmax、ラインメモリ204の記憶容量は6×Nmaxになる。
また、後から欠陥画素が発生し、予め確保した記憶容量が不足する場合がある。その場合は、記憶容量の不足により補正が行えない欠陥画素の位置情報を別に管理し、その欠陥画素に対してはCPU15が並行して補正を行うように構成してもよい。これにより、全ての欠陥画素をCPU15で補正する場合に比べて大幅に処理速度を改善することができる。
また、図10に示すように、ラインメモリ201〜204及びラインメモリ207〜212をSRAMに代えて、SRAMへ書き込まれるデータとSRAMから読み出されるデータの順番をセレクタ236〜238で切り替えるように構成してもよい。なお、このように構成する場合、処理する前に新しいデータに書き換わることのないように、小ラインメモリ13にSRAM239を追加し、メモリ管理部12にSRAM240、241、比較部242、及びパルス生成部243を追加する。また、画像データの1ラインの各画素が図11Aに示すような画素になる場合、小ラインメモリ13の各SRAMに記憶される画素は図11Bに示すようになり、メモリ管理部12の各SRAMに記憶される画素は図11Cに示すようになる。また、このように構成する場合、FIFOメモリと異なり、欠陥画素の補正が完了した後にSRAMに不要な画素が残るので、それを読み出すためにセレクタ236〜238にそれぞれ余分にパルスを送る必要があり、そのときSRAMに書き込まれている画素を管理するか、間違ってパルスを生成しない様に、最後に入力画素数の範囲外のデータを強制的に書き込むようにする。また、SRAMは、シングルポートのSRAMとしてもよい。また、SRAMの記憶容量は、「一番下のラインの画素を除いた補間演算に必要な画素数×1ラインの最大欠陥画素数Nmax」以上の値とする。
次に、本発明の第2実施形態の撮像装置について説明する。
第1実施形態の撮像装置では、欠陥画素を補正後の画素に置き換える際、補正後の画素をフレームメモリ5に記憶される欠陥画素に上書きしている。通常、フレームメモリ5には、8bitの倍数の単位でデータが書き込まれる。1つの画素が8bit又は16bitの単位で書き込まれていればよいが、記憶容量の削減のために、1つの画素が12bitの単位で書き込まれる場合がある。この例を図12に示す。図12において、Pix0〜Pix5は、それぞれ、画素を示し、画素の上の数値はbitを示している。
第1実施形態の撮像装置では、欠陥画素を補正後の画素に置き換える際、補正後の画素をフレームメモリ5に記憶される欠陥画素に上書きしている。通常、フレームメモリ5には、8bitの倍数の単位でデータが書き込まれる。1つの画素が8bit又は16bitの単位で書き込まれていればよいが、記憶容量の削減のために、1つの画素が12bitの単位で書き込まれる場合がある。この例を図12に示す。図12において、Pix0〜Pix5は、それぞれ、画素を示し、画素の上の数値はbitを示している。
図12に示すように、Pix3はゼロbitを先頭として、5byte目と6byte目に書き込まれているが、4byte目の下4bitはPix2が書き込まれており、Pix3が欠陥画素のとき、単純に補正後の画素Pix3´を上書きすると、4bitのPix2が消えてしまう。
そこで、第2実施形態の撮像装置では、フレームメモリ5から欠陥画素を読み出した後、その読み出した欠陥画素を補正後の画素に書き換えてフレームメモリ5に戻すように構成している。
図13は、第2実施形態の撮像装置を示す図である。なお、図1に示す構成と同じ構成には同じ符号を付し説明を省略する。
バッファ16には、メモリ管理部12から出力される欠陥画素位置情報に基づいてフレームメモリ5から読み出された欠陥画素を含む画像データがアドレス情報を付加されて書き込まれる。
バッファ16には、メモリ管理部12から出力される欠陥画素位置情報に基づいてフレームメモリ5から読み出された欠陥画素を含む画像データがアドレス情報を付加されて書き込まれる。
バッファ17では、欠陥画素補正部14から出力される補正後の画素が書き込まれる。そして、バッファ17は、バッファ16から出力される画像データの欠陥画素を補正後の画素に書き換え、バッファ16から出力されるアドレス情報に基づいてフレームメモリ5に画像データを書き込む。
例えば、12bit単位から64bit単位に変更してフレームメモリ5に画素を書き込む場合、64bitに5つの画素が書き込まれ、残りの4bitはダミーデータが書き込まれる。また、処理の簡易化のために、1ラインの単位の画素も分離される。例えば、1ラインを4501画素とする場合、1ラインの記憶領域は、4505画素分の記憶領域、すなわち、64bit×4505/5=5766bit=7208Byteになる。これにより、例えば、20ライン目の404画素目の画素の位置は、ダミーデータを後詰めされている場合、403を割った商80と余り4により、7208Byte×(20−1)+8Byte×80+(12bit×(4−1))/8=127632Byte+4bitとなり、先頭から127633Byte目と127632Byte目を読み出せばよい。この画素を読み出した後、欠陥画素のみを補正後の画素に上書きしてアドレス情報に基づいてフレームメモリ5に書き込むようにしているので、画素をbit詰めしてフレームメモリ5に書き込んでも欠陥画素を補正後の画素に書き換えることができる。また、第2実施形態の撮像装置によれば、CPU15が後から欠陥画素を補正する場合に比べて、補正処理を完了させるまでの時間を短縮することができる。また、第2実施形態の撮像装置によれば、欠陥画素を読み出したり書き込んだりする処理が生じてしまうが、欠陥画素の周囲画素を読み出す必要がないので、フレームメモリ5のI/Fの負荷を軽減させることができる。
次に、本発明の第3実施形態の撮像装置を説明する。
第1及び第2実施形態の撮像装置では、一旦フレームメモリ5に画像データを書き込み、フレームメモリ5上の欠陥画素を補正後の画素に置き換えているため、本来不要なアクセスが発生するとともに、2Byte程度の小さい領域を飛び飛びにアクセスすることになるため、フレームメモリ5を広いバス幅のDRAMで構成する場合、効率が低下してしまう。
第1及び第2実施形態の撮像装置では、一旦フレームメモリ5に画像データを書き込み、フレームメモリ5上の欠陥画素を補正後の画素に置き換えているため、本来不要なアクセスが発生するとともに、2Byte程度の小さい領域を飛び飛びにアクセスすることになるため、フレームメモリ5を広いバス幅のDRAMで構成する場合、効率が低下してしまう。
そこで、第3実施形態の撮像装置では、補正後の画素を一括してフレームメモリ5の別領域(画像データが書き込まれる領域と別の領域)に書き込み、画像処理部6に画像データを読み出す際に、欠陥画素を補正後の画素に切り換える。
図14は、第3実施形態の撮像装置を示す図である。図1に示す構成と同じ構成には同じ符号を付し説明を省略する。
まず、バッファ21には、欠陥画素補正部14から出力される補正後の画素が一時的に格納され、フレームメモリ5に書き込まれる際に効率がよいサイズ(例えば、フレームメモリの1バーストアクセス分)単位でフレームメモリ5の別領域に補正後の画素が欠陥画素と同じ順番で書き込まれる。
まず、バッファ21には、欠陥画素補正部14から出力される補正後の画素が一時的に格納され、フレームメモリ5に書き込まれる際に効率がよいサイズ(例えば、フレームメモリの1バーストアクセス分)単位でフレームメモリ5の別領域に補正後の画素が欠陥画素と同じ順番で書き込まれる。
そして、画像処理の開始に先立って、バッファ22には、補正後の画素がフレームメモリ5より効率がよい単位で読み込まれる。画像処理が開始されると、フレームメモリ5から画素がラスター順に読み出される。
欠陥位置管理部24は、画像処理部6に読み出される画素の位置を監視し、欠陥画素の位置と一致した場合、セレクタ23により画像処理部6に読み出される画素をバッファ22内の補正後の画素に切り換え、バッファ22に次の補正後の画素を書き込む。
以上を繰り返すことにより、補正後の画素に対して画像処理することができる。
次に、本発明の第4実施形態の撮像装置について説明する。
第1〜第3実施形態の撮像装置では、画像データを一旦フレームメモリ5に書き込んだ後に、補正後の画素をフレームメモリに書き込んでいる。そのため、フレームメモリ5への余分なアクセスが発生し、フレームメモリ5のバス帯域に余裕がない場合、画像処理以降の処理が遅延してしまうおそれがある。
次に、本発明の第4実施形態の撮像装置について説明する。
第1〜第3実施形態の撮像装置では、画像データを一旦フレームメモリ5に書き込んだ後に、補正後の画素をフレームメモリに書き込んでいる。そのため、フレームメモリ5への余分なアクセスが発生し、フレームメモリ5のバス帯域に余裕がない場合、画像処理以降の処理が遅延してしまうおそれがある。
そこで、第4実施形態の撮像装置では、小ラインメモリ13の上2つのラインメモリをフルサイズのラインメモリとして、画像データを欠陥画素の補正が完了するまで遅延させて、欠陥画素を補正後の画素に入れ替えてフレームメモリ5に書き込む。
図15は、第4実施形態の撮像装置を示す図である。なお、図1に示す構成と同じ構成には同じ符号を付し説明を省略する。
フルサイズラインメモリ31は、図16に示すように、2つのフルサイズのラインメモリ201、202を備え、ADC/プリプロセス部4から出力される画像データを、遅延無し、1ライン遅延、2ライン遅延の3種類の画像データにして出力する。
フルサイズラインメモリ31は、図16に示すように、2つのフルサイズのラインメモリ201、202を備え、ADC/プリプロセス部4から出力される画像データを、遅延無し、1ライン遅延、2ライン遅延の3種類の画像データにして出力する。
セレクタ34は、フルサイズラインメモリ31から出力される画像データと、欠陥画素補正部14から出力される補正後の画素とが入力され、メモリ管理部12から出力される欠陥画素位置情報が入力されると、補正後の画素をフレームメモリ5に書き込み、メモリ管理部12から出力される画素位置情報が入力されると、フルサイズラインメモリ31から出力される画像データをフレームメモリ5に書き込む。
小ラインメモリ13は、フルサイズラインメモリ31から出力される2ライン遅延の画像データのうち欠陥画素の周囲画素のみを書き込む。メモリ管理部12は、図17及び図18に示すように、画素位置算出部10と欠陥位置メモリ11から出力される情報に基づいて欠陥画素の入力タイミングを検出し、小ラインメモリ13への書き込み制御や小ラインメモリ13からの読み出し制御を行うとともに、欠陥画素補正部14に補間演算処理の指示やセレクタ34の切り換え制御を行う。
1 レンズ
2 タイミング部
3 センサ
4 ADC/プリプロセス部
5 フレームメモリ
6 画像処理部
7 圧縮伸長部
8 記録メディアI/F
9 表示部
10 画素位置算出部
11 欠陥位置メモリ
12 メモリ管理部
13 小ラインメモリ
14 欠陥画素補正部
15 CPU
16、17 バッファ
21、22 バッファ
23 セレクタ
24 欠陥位置管理部
31 フルサイズラインメモリ
34 セレクタ
2 タイミング部
3 センサ
4 ADC/プリプロセス部
5 フレームメモリ
6 画像処理部
7 圧縮伸長部
8 記録メディアI/F
9 表示部
10 画素位置算出部
11 欠陥位置メモリ
12 メモリ管理部
13 小ラインメモリ
14 欠陥画素補正部
15 CPU
16、17 バッファ
21、22 バッファ
23 セレクタ
24 欠陥位置管理部
31 フルサイズラインメモリ
34 セレクタ
Claims (7)
- センサから出力される画像データを一旦フレームメモリに書き込み、前記フレームメモリから前記画像データを読み出して画像処理を行った後、記録手段に記録する撮像装置であって、
予め前記センサの欠陥画素の位置を示す欠陥画素位置情報が記憶される記憶手段と、
前記センサから出力される画像データの各画素の出力タイミングに基づいて前記画像データの各画素の位置を示す画素位置情報を出力する画素位置算出手段と、
ラインメモリと、
前記記憶手段に記憶される欠陥画素位置情報及び前記画素位置算出手段により出力される画素位置情報に基づいて前記画像データの欠陥画素の周囲画素を前記ラインメモリに記憶させるメモリ管理手段と、
前記画像データ及び前記ラインメモリに記憶される周囲画素と前記メモリ管理手段からの欠陥画素位置情報に基づいて前記画像データの欠陥画素を補正する補正手段と、
を備え、
前記画像データの欠陥画素を前記補正手段により補正された画素に置き換えるために、前記補正手段から補正後の画素を出力させる
ことを特徴とする撮像装置。 - 請求項1に記載の撮像装置であって、
前記ラインメモリは、前記画像データのうち前記欠陥画素を中心とするA×A画素から前記周囲画素が抽出される場合で、かつ、前記センサの1ラインにおける欠陥画素数がB以下である場合、1ライン当り(A×(A−2)+(A−1))×B画素以上のメモリを(A−1)ライン以上を備えている
ことを特徴とする撮像装置。 - 請求項1又は請求項2に記載の撮像装置であって、
前記補正手段から出力される補正後の画素は、前記フレームメモリに書き込まれた前記画像データの欠陥画素に上書きされる
ことを特徴とする撮像装置。 - 請求項1又は請求項2に記載の撮像装置であって、
前記フレームメモリから読み出された前記画像データを記憶する第1のバッファと、
前記第1のバッファに記憶される前記画像データの欠陥画素を前記補正後の画素に書き換え、前記フレームメモリに書き戻す第2のバッファと、
を備えることを特徴とする撮像装置。 - 請求項1又は請求項2に記載の撮像装置であって、
前記補正後の画素は、前記フレームメモリにおいて前記画像データが書き込まれる領域と別の領域に書き込まれ、
前記フレームメモリから画像処理手段に画素が読み出される際、その画素の読み出しアドレス及び前記欠陥画素位置情報に基づいて、前記フレームメモリから読み出される画素が欠陥画素であるか否かを判別し、前記フレームメモリから読み出される画素が欠陥画素である場合、前記センサから出力された欠陥画素の代わりに前記補正後の画素を前記画像処理手段に出力させる第1のセレクタを備える
ことを特徴とする撮像装置。 - 請求項1又は請求項2に記載の撮像装置であって、
前記画像データのうち前記周囲画素を含むラインを、前記欠陥画素の補正が終了するまで遅延させた後、出力する遅延手段と、
前記画素位置情報及び前記欠陥画素位置情報に基づいて、前記遅延手段から出力される画素又は前記補正手段から出力される前記補正後の画素のどちらか一方を選択し前記フレームメモリに出力させる第2のセレクタと、
を備えることを特徴とする撮像装置。 - 請求項1〜6の何れか1項に記載の撮像装置であって、
前記補正手段により補正できなかった欠陥画素を補正するプロセッサを備える
ことを特徴とする撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008161114A JP2010004308A (ja) | 2008-06-20 | 2008-06-20 | 撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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ID=41585632
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Application Number | Title | Priority Date | Filing Date |
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JP2008161114A Withdrawn JP2010004308A (ja) | 2008-06-20 | 2008-06-20 | 撮像装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2010004308A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014030145A (ja) * | 2012-07-31 | 2014-02-13 | Canon Inc | 画像処理装置及びその制御方法 |
-
2008
- 2008-06-20 JP JP2008161114A patent/JP2010004308A/ja not_active Withdrawn
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