JP2006121343A - 画像処理装置 - Google Patents

Abstract

【課題】より省メモリの回路で構成することが可能な画像処理装置を提供することを提供すること。
【解決手段】画像の再生時にメモリカード５から読み出された圧縮画像データは、ＪＰＥＧ処理部２において伸長処理された後、ＳＤＲＡＭ６に書き込まれる。ＳＤＲＡＭ６に書き込まれた伸長画像データはリサイズ処理部３において読み出され、リサイズ処理される。メモリ制御部９は、ＳＤＲＡＭ６の状態に応じて、ＪＰＥＧ処理部２からＳＤＲＡＭ６への伸長画像データの書き込みとＳＤＲＡＭ６からリサイズ処理部３への伸長画像データの読み出しを制御する。
【選択図】図１

Description

本発明は、画像処理装置に関し、特に圧縮画像データを再生表示することが可能な画像処理装置に関する。

デジタルカメラにおいては、圧縮記録された画像の画角と、ＴＦＴ ＬＣＤ等の表示部に表示できる画像の画角とは異なっているのが一般的である。このため、圧縮記録された画像を再生するためには、画像の伸長処理と伸長処理した画像の画角を表示用の画角にリサイズするリサイズ処理とが必要となる。図１０に、このような画像処理装置の構成を示す。図１０の画像処理装置は、バス１０１に、ＪＰＥＧ伸長及びリサイズ処理を行う画像処理部１０２と、メディアインターフェイス（Ｉ／Ｆ）１０４と、メモリ（ＳＤＲＡＭ）１０６と、ＶｉｄｅｏＩ／Ｆ１０７とが接続されている。

即ち、図１０のような画像処理装置における画像再生時には、メモリカード１０５からメディアＩ／Ｆ１０４を介して圧縮記録された画像データが読み出されてＳＤＲＡＭ１０６に一旦記憶される。その後、ＳＤＲＡＭ１０６から圧縮画像データが画像処理部１０２によって読み出されてＪＰＥＧ伸長される。その後、この伸長画像データが再びＳＤＲＡＭ１０６に記憶される。その後、ＳＤＲＡＭ１０６に記憶された伸長画像データが再び画像処理部１０２によって読み出されてリサイズ処理された後、ＳＤＲＡＭ１０６に記憶される。その後、ＳＤＲＡＭ１０６に記憶されたリサイズ処理後の伸長画像データがＶｉｄｅｏＩ／Ｆ１０７を介して図示しないＴＦＴ ＬＣＤ等の表示部上に表示される。

また、上記したような伸長処理やリサイズ処理といった複数の画像処理をパイプライン処理可能とする画像処理装置に関する提案として、例えば特許文献１では、ＪＰＥＧ処理（ＪＰＥＧ圧縮及びＪＰＥＧ伸長）等を行う画像処理部と画像のリサイズ処理を行うリサイズ処理部との間に小容量のメモリを直列に接続しておくことで、両者の処理をパイプライン処理可能としている。即ち、特許文献１では、処理された画像データを一旦メモリに記憶させ、記憶された画像データを所定ブロック単位で読み出して拡大縮小処理を行うようにしている。

図１１を参照して特許文献１の技術について説明する。図１１の画像処理装置においては、バス１０１にＪＰＥＧ処理部１０２と、リサイズ処理部１０３と、メディアＩ／Ｆ１０４を介してメモリカード１０５と、ＳＤＲＡＭ１０６と、ＶｉｄｅｏＩ／Ｆ１０７とが接続されている。ここで、ＪＰＥＧ処理部１０２は、入力ＤＭＡ１０２ａと、ＪＰＥＧ圧縮／伸長部１０２ｂと、バッファメモリ１０２ｃと、出力ＤＭＡ１０２ｄとから構成されており、リサイズ処理部１０３は、入力ＤＭＡ１０３ａと、リサイズ部１０３ｂと、出力ＤＭＡ１０３ｃとから構成されている。

このような構成において、メモリカード１０５に記録されている画像を再生する場合には、まずメディアＩ／Ｆ１０４を介してメモリカード１０５から圧縮画像データが読み出され、読み出された圧縮画像データがＳＤＲＡＭ１０６に一旦記憶される。次に、ＪＰＥＧ処理部１０２内の入力ＤＭＡ１０２ａを介してＳＤＲＡＭ１０６に記憶された圧縮画像データが読み出される。読み出された圧縮画像データはＪＰＥＧ圧縮／伸長部１０２ｂに入力されて伸長される。ＪＰＥＧ圧縮／伸長部１０２ｂで伸長されて得られた伸長画像データはバッファメモリ１０２ｃ及び出力ＤＭＡ１０２ｄを介してバス１０１に出力され、ＳＤＲＡＭ１０６に記憶される。

その後、リサイズ処理部１０３内の入力ＤＭＡ１０３ａを介してＳＤＲＡＭ１０６に記憶された伸長画像データが読み出される。読み出された伸長画像データはリサイズ部１０３ｂに入力されて適正な表示サイズにリサイズされる。リサイズされた伸長画像データは出力ＤＭＡ１０３ｃを介してバス１０１に出力され、ＳＤＲＡＭ１０６に記憶される。

その後、ＶｉｄｅｏＩ／Ｆ１０７によってＳＤＲＡＭ１０６に記憶された伸長画像データが読み出されて図示しないＴＦＴ ＬＣＤ等の表示部上に画像表示がなされる。

このような処理においては、ＳＤＲＡＭ１０６には、図１２のようにして１フレーム分の伸長画像データがブロック毎に順次記憶されていく。
特開２０００−３１１２４１号公報

上述した特許文献１の構成では、伸長画像データの１フレーム分のデータを一旦ＳＤＲＡＭ１０６に格納する必要がある。例えば５Ｍｐｉｘｅｌの画像を再生する場合には、ＹＣｂＣｒ４：２：２データで１０Ｍｂｙｔｅ程度の容量を有するＳＤＲＡＭが必要となる。このように、画像再生においては伸長画像データの一時記憶用に非常に大きなメモリ領域を確保しておく必要がある。しかし、実際にＴＦＴ ＬＣＤ等に表示される際の画角はＶＧＡ（６４０×４８０画素）程度であり、この場合には６００Ｋｂｙｔｅ程度の容量があれば充分である。

本発明は、上記の事情に鑑みてなされたものであり、より省メモリの回路で構成することが可能な画像処理装置を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様による画像処理装置は、入力された又は記録媒体から読み出された圧縮画像データに対して再生のための画像処理を施す画像処理装置であって、前記圧縮画像データに対して伸長処理を施して伸長画像データを得る伸長処理手段と、前記伸長画像データを書き込むための所定メモリ領域ライン数のバッファを有する記憶手段と、前記記憶手段に書き込まれた前記伸長画像データをブロック単位で読み出してリサイズ処理を施すことにより表示用画像データを得るリサイズ処理手段と、前記バッファのバッファ空き容量に基づいて前記伸長処理手段から前記記憶手段への上記伸長画像データの書き込みを制御するとともに、前記バッファに記憶された伸長画像データの中で前記リサイズ処理に有効な有効データ量に応じて前記記憶手段から前記リサイズ処理手段への前記伸長画像データの読み出しを制御する制御手段とを具備することを特徴とする。

この第１の態様によれば、バッファへの伸長画像データの書き込みとバッファからの伸長画像データの読み出しをバッファのデータ量に基づいて制御しているので、効率良く記憶手段を使用することができる。

本発明によれば、より省メモリの回路で構成することが可能な画像処理装置を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る画像処理装置の構成について示すブロック図である。

図１の画像処理装置においては、バス１に、伸長処理手段としてのＪＰＥＧ処理部２と、リサイズ処理手段としてのリサイズ処理部３と、メディアＩ／Ｆ４と、記憶手段としてのメモリ（ＳＤＲＡＭ）６と、ＶｉｄｅｏＩ／Ｆ７と、ＣＰＵ８と、制御手段としてのメモリ制御部９とが接続されている。ここで、メディアＩ／Ｆ４には記録媒体（メモリカード）が接続されている。また、ＶｉｄｅｏＩ／Ｆ７には、図示しないＴＦＴ ＬＣＤ等の表示部が接続されている。

また、図１においてＪＰＥＧ処理部２は、入力ＤＭＡ２ａと、ＪＰＥＧ圧縮／伸長部２ｂと、バッファメモリ２ｃと、出力ＤＭＡ２ｄとから構成されている。更に、リサイズ処理部３は、入力ＤＭＡ３ａと、リサイズ部３ｂと、出力ＤＭＡ３ｃとから構成されている。

また、図１において、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄとリサイズ処理部３の入力ＤＭＡ３ａとは、ともにメモリ制御部９に接続されている。

また、ＣＰＵ８の内部にはレジスタ８ａが設けられており、メモリ制御部９はバス１を介してレジスタ８ａに記憶されたレジスタ設定値を読み出し可能なように構成されている。ここで、レジスタ８ａに記憶されたレジスタ設定値は、必要空きライン数、必要データライン数、及びメモリ領域ライン数である。これらレジスタ設定値については後で詳しく説明する。

図１のような構成では、ＪＰＥＧ処理部２におけるＪＰＥＧ伸長とリサイズ処理部３におけるリサイズ処理とを図２のようにしてパイプライン処理することができる。以下、図１のような構成を有する画像処理装置の動作について説明する。

まず、メディアＩ／Ｆ４を介してメモリカード５から圧縮画像データが読み出されると、読み出された圧縮画像データがＳＤＲＡＭ６に一旦記憶される。次に、ＪＰＥＧ処理部２によってＳＤＲＡＭ６に記憶された圧縮画像データが読み出される。読み出された圧縮画像データは、入力ＤＭＡ２ａを介してＪＰＥＧ圧縮／伸長部２ｂに入力されて伸長される。

本一実施形態では、ＪＰＥＧ圧縮／伸長部２ｂで伸長されて得られた伸長画像データが順次バッファメモリ２ｃ及び出力ＤＭＡ２ｄを介してバス１に出力されてＳＤＲＡＭ６に記憶される。そして、所定ライン数の伸長画像データの転送が終了すると、出力ＤＭＡ２ｄからメモリ制御部９に出力ＤＭＡ２ｄ転送完了信号が出力される。ここで、圧縮画像データとして、例えばＹＣ４２２のＪＰＥＧ画像データを伸長する場合には１回の伸長処理で８ライン分の画像データが伸長される。本一実施形態では、この８ライン分の伸長画像データが転送される毎に出力ＤＭＡ２ｄ転送完了信号がメモリ制御部９に出力される。

その後、入力ＤＭＡ３ａを介してＳＤＲＡＭ６からリサイズに必要な分の伸長画像データの読み出しが開始されて、読み出された伸長画像データがリサイズ部３ｂに入力される。入力ＤＭＡ３ａからリサイズ部３ｂにリサイズに必要な分の伸長画像データの転送が終了すると、入力ＤＭＡ３ａからメモリ制御部９に入力ＤＭＡ３ａ転送完了信号が出力される。その後、リサイズ部３ｂでは入力された伸長画像データが適正な表示サイズにリサイズされ、表示用画像データとしてのリサイズ画像データが生成される。

図３は、ＳＤＲＡＭ６のメモリ領域について概念的に示した図である。図３に示すように、本一実施形態においては、圧縮画像データ、伸長画像データ、リサイズ画像データは、それぞれＳＤＲＡＭ６の別のメモリ領域に記憶される。即ち、圧縮画像データは、圧縮画像データ記憶領域２１に順次記憶されていく。また、伸長画像データは、伸長画像用バッファ２２にＦＩＦＯ（First In First Out）方式で記憶されていく。更に、リサイズ画像データは、ＳＤＲＡＭ６のリサイズ画像データ記憶領域２３に順次記憶される。ここで、これらメモリ領域はそれぞれ所定ライン数（メモリ領域ライン数）のデータのみが格納できるようになっており、これらの画像データは、それぞれのメモリ領域の中で循環するようにして記憶される。このようなアドレス制御は、例えば、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄやリサイズ処理部３の入力ＤＭＡ３ａにおけるアドレス発生部２０，３０で行われる。

また、本一実施形態では、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄによるＳＤＲＡＭ６への伸長画像データの書き込みとリサイズ処理部３の入力ＤＭＡ３ａによるＳＤＲＡＭ６からの伸長画像データの読み出しとがメモリ制御部９によって制御されている。即ち、メモリ制御部９は、ＳＤＲＡＭ６の伸長画像用バッファ２２に空き容量がない場合には、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄに出力ＤＭＡ２ｄウェイト信号を出力して出力ＤＭＡ２ｄによるＳＤＲＡＭ６への伸長画像データの書き込みを待機させる。また、メモリ制御部９は、リサイズ処理部３のリサイズ部３ｂでリサイズ処理を行うのに有効な分の伸長画像データがＳＤＲＡＭ６の伸長画像用バッファ２２に記憶されていない場合には、リサイズ処理部３の入力ＤＭＡ３ａに入力ＤＭＡ３ａウェイト信号を出力して入力ＤＭＡ３ａによるＳＤＲＡＭ６からの伸長画像データの読み出しを待機させる。

図４は、本一実施形態の要部としてのメモリ制御部９の詳細な構成について示す図である。

図４のメモリ制御部９は、カウンタ９ａと、比較器９ｂ及び９ｃとから構成されている。

カウンタ９ａは、ＳＤＲＡＭ６のメモリ容量をカウントするためのカウンタである。図４において、カウンタ９ａは、アップダウンカウンタと減算器とから構成されている。ここで、アップダウンカウンタのＵｐ入力端子には上記出力ＤＭＡ２ｄ転送完了信号が入力される。また、アップダウンカウンタのＤｏｗｎ入力端子には上記入力ＤＭＡ３ａ転送完了信号が入力される。

更に、アップダウンカウンタの加算値入力端子と減算値入力端子とには、それぞれレジスタ８ａのレジスタ設定値が入力される。カウンタ９ａの加算値入力端子にはレジスタ設定値「ＵＰＶＡＬ」が入力される。このＵＰＶＡＬは、カウンタ９ａの加算値を示す設定値であり、レジスタ設定値「必要空きライン数」に対応する値が設定される。ここで、必要空きライン数とは、伸長処理によって得られた伸長画像データを伸長画像用バッファ２２に書き込むのに必要な伸長画像用バッファ２２側の空きライン数である。例えば、ＹＣ４２２のＪＰＥＧ画像データの場合には、伸長画像データが８ラインずつ得られ、出力ＤＭＡ２ｄからは８ラインずつ伸長画像データが出力される。そこで、本一実施形態では必要空きライン数（＝ＵＰＶＡＬ）を８とする。なお、必要空きライン数の値は出力ＤＭＡ２ｄの仕様などに応じて変化させることができる。

また、カウンタ９ａの減算値入力端子にはレジスタ設定値「ＤＮＶＡＬ」が入力される。このＤＮＶＡＬは、カウンタ９ａの減算値を示す設定値であり、レジスタ設定値「必要データライン数」に対応する値が入力される。ここで、必要データライン数とは、リサイズ処理を行うのに必要なデータライン数である。本一実施形態においては、リサイズ処理部３におけるリサイズ処理に必要なデータライン数（＝ＤＮＶＡＬ）を、例えば１０とする。なお、必要データライン数の値は入力ＤＭＡ３ａの仕様などに応じて変化させることができる。

更に、図４において、アップダウンカウンタの出力部は減算器に接続されており、減算器において伸長画像用バッファ２２のメモリ領域ライン数からアップダウンカウンタの出力が減算され、比較器９ｂの一方の入力部に入力される。即ち、この減算値は、ＳＤＲＡＭ６の伸長画像用バッファ２２のバッファ空き容量を示すものとなる。また、比較器９ｂの他方の入力部には必要空きライン数が入力される。

また、アップダウンカウンタの出力部は、比較器９ｃの一方の入力部にも接続されている。この値は、現在、伸長画像用バッファ２２に書き込まれているリサイズ処理に有効な伸長画像データのデータライン数（有効データ量）を示すものとなる。また、比較器９ｃの他方の入力部には必要データライン数が入力される。

図４のような構成を有するメモリ制御部９の動作について図５を参照して説明する。図５は、画像再生時における出力ＤＭＡ２ｄ、メモリ制御部９、入力ＤＭＡ３ａ、及びアップダウンカウンタのそれぞれの状態について時系列的に示したタイミングチャートである。なお、図５の例では、ＳＤＲＡＭ６の伸長画像用バッファのメモリ領域ライン数を例えば２０とする。

画像再生時において、圧縮画像データが読み出されて、ＪＰＥＧ処理部２の出力ＤＭＡ２ｄにおいて８ライン分の伸長画像データの転送が完了すると、出力ＤＭＡ２ｄからカウンタ９ａに出力ＤＭＡ２ｄ転送完了信号が出力される。これを受けて、カウンタ９ａのアップダウンカウンタではＵＰＶＡＬ＝８だけカウント値を増加させる。これにより、アップダウンカウンタのカウント値は「８」となる。これにより、比較器９ｂには、バッファ空き容量２０−８＝「１２」が入力され、比較器９ｃにはカウント値「８」が入力される。

その後、比較器９ｂ及び比較器９ｃにおいて、カウンタ９ａからの出力値がそれぞれ比較される。比較器９ｂにおいてはバッファ空き容量「１２」と必要空きライン数「８」とが比較される。今回は、バッファ空き容量＞必要空きライン数であり、伸長画像用バッファ２２には伸長画像データを書き込むのに充分な空き容量があるので、出力ＤＭＡ２ｄウェイト信号は出力されず、出力ＤＭＡ２ｄからの伸長画像データの書き込みが継続される。

また、比較器９ｃにおいては有効データ量「８」と必要データライン数「１０」とが比較される。今回は有効データ量＜必要データライン数であり、リサイズ処理に必要な分の伸長画像データが伸長画像用バッファ２２に書き込まれていないので、入力ＤＭＡ３ａウェイト信号の出力が継続される。

その後、再びＪＰＥＧ処理部２の出力ＤＭＡ２ｄにおいて８ライン分の伸長画像データの転送が完了すると、出力ＤＭＡ２ｄからカウンタ９ａに出力ＤＭＡ２ｄ転送完了信号が出力される。これを受けてカウンタ９ａのアップダウンカウンタのカウント値が増加して、アップダウンカウンタのカウント値が「１６」となる。これによりバッファ空き容量の値は「４」、有効データ量の値は「１６」となる。

その後、比較器９ｂでは、バッファ空き容量「４」と必要空きライン数「８」とが比較される。今回は、バッファ空き容量＜必要空きライン数であり、伸長画像用バッファ２２に伸長画像データを書き込むための充分な空きが存在していないため、出力ＤＭＡ２ｄウェイト信号が出力され、出力ＤＭＡ２ｄからの伸長画像データの書き込みが待機される。

また、比較器９ｃでは、有効データ量「１６」と必要データライン数「１０」とが比較される。今回は、有効データ量＞必要データライン数であり、伸長画像用バッファ２２にリサイズ処理部３におけるリサイズ処理に充分な伸長画像データが格納されているので、入力ＤＭＡ３ａウェイト信号の出力が解除され、入力ＤＭＡ３ａからの伸長画像データの読み出しが行われる。

入力ＤＭＡ３ａによって読み出された伸長画像データのリサイズ部３ｂへの転送が完了すると、入力ＤＭＡ３ａからカウンタ９ａに入力ＤＭＡ３ａ転送完了信号が出力される。これを受けて、アップカウンタはＤＮＶＡＬ＝１０だけカウント値を減少させる。これにより、アップダウンカウンタのカウント値は「６」となる。これによりバッファ空き容量の値は「１４」、有効データ量の値は「６」となる。

その後、比較器９ｂでは、バッファ空き容量「１４」と必要空きライン数「８」とが比較される。今回は、バッファ空き容量＞必要空きライン数であり、伸長画像用バッファ２２に伸長画像データを書き込むための充分な空きが存在しているため、出力ＤＭＡ２ｄウェイト信号の出力が解除され、出力ＤＭＡ２ｄからの伸長画像データの書き込みが再開される。

また、比較器９ｃでは、有効データ量「６」と必要データライン数「１０」とが比較される。今回は、有効データ量＜必要データライン数であり、伸長画像用バッファ２２にリサイズ処理部３におけるリサイズ処理に充分な伸長画像データが格納されていないので、入力ＤＭＡ３ａウェイト信号が出力され、入力ＤＭＡ３ａからの伸長画像データの読み出しが待機される。

以後同様にして、バッファ空き容量と必要空きライン数、有効データ量と必要データライン数が比較されながら出力ＤＭＡ２ｄウェイト信号及び入力ＤＭＡ３ａウェイト信号の出力制御が行われる。

図６に、本一実施形態における画像再生時のタイミングチャートを示す。図６に示すように、本一実施形態においては、圧縮画像データの読み出しが終了すると、ＪＰＥＧ伸長処理とリサイズ処理とが略同時に開始される。そして、圧縮画像データが所定データ数（１ブロック）分伸長され、伸長画像用バッファ２２に書き込まれると、リサイズ処理部３のウェイトが解除されてブロック毎のリサイズ処理が実行される。これにより、伸長画像用バッファ２２に空き容量ができると、ＪＰＥＧ処理部２のウェイトが解除されてＪＰＥＧ伸長処理されて得られた伸長画像データが書き込まれる。

図７は、伸長画像用バッファ２２への伸長画像データの書き込み及び読み出しを行う際の循環的なアドレシングについて概念的に示した図である。本一実施形態では、図７に示すように、所定ブロックライン数の伸長画像データが、垂直方向に書き込み若しくは読み出されていく。ここで、伸長画像データがメモリ領域ライン数を越えて書き込み若しくは読み出しされるような場合には、その超えた分が伸長画像用バッファ２２の最初のアドレスから再び書き込み若しくは読み出されるようにする。

以下、このようなアドレシングを行うためのアドレス発生部の構成の一例について説明する。

以下の説明において、ＳＤＲＡＭ６の伸長画像用バッファ２２における垂直方向の総ライン数を「メモリ領域ライン数」、水平方向のアドレス幅を「メモリ領域幅」、垂直方向における書き込み若しくは読み出し開始ライン数を「垂直開始位置」、１度に書き込み若しくは読み出しが行われる伸長画像データのライン数を「処理ライン数」と称する（図８参照）。

図９は、循環的なアドレシングを行うためのアドレス発生部３０の一例について示した図である。ここで、図１の出力ＤＭＡ２ｄ内部のアドレス発生部２０も図９と同様の構成を有している。

図９のアドレス発生部において、水平カウンタ３１の出力部は、加算器３８の一方の入力部に接続されている。また、垂直カウンタ３２の出力部は、加算器３３に接続されている。垂直カウンタ３２は、最大値が処理ライン数であり、処理ライン数をカウントするごとに０リセットされる。これらカウンタは、入力ＤＭＡ３ａによる伸長画像データの読み出しが行われるたびカウントされる。

また、加算器３３のもう一方の入力部には垂直開始位置が入力される。更に、加算器３３の出力部は、減算器３４の＋入力部と、セレクタ３５の一方の入力部と、比較器３６の一方の入力部と接続されている。減算器３４の−入力部にはメモリ領域ライン数が入力される。また、減算器３４の出力部はセレクタ３５のもう一方の入力部に接続されている。更に、比較器３６のもう一方の入力部にはメモリ領域ライン数が入力される。

また、セレクタ３５の出力部は、乗算器３７の一方の入力部に接続されている。乗算器３７のもう一方の入力部にはメモリ領域幅が入力される。更に、乗算器３７の出力部は、加算器３８のもう一方の入力部に接続されている。

このような回路において、垂直カウンタ３２のカウントが行われると、垂直カウンタ３２におけるカウント値に垂直開始位置が加算される。

この加算値のライン数が比較器３６に入力されてメモリ領域ライン数と比較され、この比較器３６の比較結果に応じてセレクタ３５の何れかの入力が選択される。

比較器３６において加算値のライン数がメモリ領域ライン数を越えていない場合には、セレクタ３５において上記加算値のライン数が選択される。これにより、最終的なアドレスは、垂直アドレス×メモリ領域幅＋水平アドレスとして算出される。

一方、比較器３６において加算値のライン数がメモリ領域ライン数を越えている場合には、セレクタ３５において上記加算値のライン数からメモリ領域ライン数を引いた値が選択される。これにより、はみ出した部分が伸長画像用バッファ２２の最初のアドレスから再び読み出しされる。

以上説明したように、本一実施形態によれば、画像の再生の際に、伸長画像データを１フレーム分ＳＤＲＡＭに記憶させる必要がないので、より省メモリ回路構成にすることが可能である。

また、メモリ領域内においては循環的なアドレシングを利用することにより、より省メモリの回路構成にすることが可能である。

以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の一実施形態に係る画像処理装置の構成について示すブロック図である。 ＪＰＥＧ伸長処理とリサイズ処理のタイミングチャートである。 ＳＤＲＡＭのメモリ領域について概念的に示した図である。 メモリ制御部の詳細な構成について示す図である。 画像再生時における出力ＤＭＡ２ｄ、メモリ制御部９、入力ＤＭＡ３ａ、及びアップダウンカウンタのそれぞれの状態について時系列的に示したタイミングチャートである。 画像再生時におけるデータ処理の流れを時系列的に示した図である。 伸長画像用バッファへの伸長画像データの書き込み及び読み出しを行う際の循環的なアドレシングについて概念的に示した図である。 メモリ領域ライン数、メモリ領域幅、垂直開始位置、処理ライン数について説明するための図である。 アドレス発生部の回路構成の一例について示した図である。 従来例の画像処理装置の第１の例の構成について示すブロック図である。 従来例の画像処理装置の第２の例の構成について示すブロック図である。 従来例の第２の例における画像処理装置においてデータが格納される際の概念図である。

符号の説明

１…バス、２…ＪＰＥＧ処理部、２ａ，３ａ…入力ＤＭＡ、２ｂ…ＪＰＥＧ圧縮／伸長部、２ｃ…バッファメモリ、２ｄ，３ｃ…出力ＤＭＡ、３…リサイズ処理部、３ｂ…リサイズ部、５…メモリカード、６…メモリ（ＳＤＲＡＭ）、７…ＶｉｄｅｏＩ／Ｆ、８…ＣＰＵ、８ａ…レジスタ、２０，３０…アドレス発生部

Claims (7)

1. 入力された又は記録媒体から読み出された圧縮画像データに対して再生のための画像処理を施す画像処理装置であって、
   前記圧縮画像データに対して伸長処理を施して伸長画像データを得る伸長処理手段と、
   前記伸長画像データを書き込むための所定メモリ領域ライン数のバッファを有する記憶手段と、
   前記記憶手段に書き込まれた前記伸長画像データをブロック単位で読み出してリサイズ処理を施すことにより表示用画像データを得るリサイズ処理手段と、
   前記バッファのバッファ空き容量に基づいて前記伸長処理手段から前記記憶手段への上記伸長画像データの書き込みを制御するとともに、前記バッファに記憶された伸長画像データに書き込まれている有効データ量に基づいて前記記憶手段から前記リサイズ処理手段への前記伸長画像データの読み出しを制御する制御手段と、
   を具備することを特徴とする画像処理装置。
2. 前記制御手段は、前記バッファ空き容量が第１の所定データ量に満たない場合には前記伸長処理手段から前記記憶手段への上記伸長画像データの書き込みを停止させるように制御するとともに、前記有効データ量が第２の所定データ数に満たない場合には前記記憶手段から前記リサイズ処理部への上記伸長画像データの読み出しを停止させるように制御することを特徴とする請求項１に記載の画像処理装置。
3. 前記制御手段は、前記伸長処理手段から前記第１の所定のデータ量の伸長画像データが出力された場合に前記バッファ空き容量を減らして前記有効データ量を増やすとともに、前記記憶手段からリサイズ処理手段に前記第２の所定のデータ量の伸長画像データ入力された場合に前記バッファ空き容量を増やして前記有効データ量を減らすようにして、前記バッファ空き容量及び前記有効データ量を決定することを更に行うことを特徴とする請求項２に記載の画像処理装置。
4. 前記第１の所定データ量は、前記伸長処理手段から前記記憶手段に１度に書き込まれる伸長画像データの量であり、
   前記第２の所定データ量は、前記リサイズ処理手段におけるリサイズ処理に必要な伸長画像データの量であることを特徴とする請求項２に記載の画像処理装置。
5. 前記バッファへの前記伸長画像データの書き込み及び前記バッファからの前記伸長画像データの読み出しの際のアドレシングは、循環的なアドレシングが行われることを特徴とする請求項１乃至３の何れか１つに記載の画像処理装置。
6. 前記伸長処理手段及び前記リサイズ処理手段は、前記アドレシングを行うためのアドレス発生部を含み、
   前記アドレス発生部は、前記バッファのメモリ領域ライン数と、前記第１の所定データ量若しくは前記第２の所定データ量と、所定メモリ領域ライン数と、前記バッファにおいて書き込み若しくは読み出しが開始されるライン数と、に基づいて前記アドレシングを行うことを特徴とする請求項５に記載の画像処理装置。
7. 少なくとも前記第１の所定データ量、前記第２の所定データ量、及び前記所定メモリ領域ライン数は、予めレジスタに設定された値であることを特徴とする請求項１に記載の画像処理装置。

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