JP2520492B2 - ビデオメモリデ―タ格納制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 外部からのビデオ信号をデジタル変換してメモリに取
り込み表示装置上に動画として表示するシステムにおけ
るビデオメモリへのデータ格納制御方式に関し、 データの間引き、縮小を効率よく行うことを目的と
し、 入力されたビデオ信号をデジタル変換してメモリに取
り込み、任意の倍率に縮小して表示する際のビデオメモ
リへのデータ格納制御方式であって、表示用データを格
納する表示側領域と非表示用データを格納する非表示側
領域に分割したビデオメモリと、入力されたビデオ信号
を所定の表示縮小倍率に沿って前記ビデオメモリの表示
側領域と非表示側領域に振り分けるスイッチ手段と、振
り分けられた表示用ビデオ信号をシリアルデータからパ
ラレルデータに変換し一時格納する表示用シフトレジス
タと、振り分けられた非表示用ビデオ信号をシリアルデ
ータからパラレルデータに変換し一時格納する非表示用
シフトレジスタと、前記表示用シフトレジスタのデータ
をラッチするラッチ手段と、前記非表示用シフトレジス
タのデータをラッチするラッチ手段と、前記各ラッチ手
段の出力を選択し前記ビデオメモリに出力するマルチプ
レクサと、前記スイッチ手段の切換、前記シフトレジス
タのシフト動作、前記ラッチ手段のラッチ動作、及び前
記マルチプレクサの選択動作を制御する制御部とを備
え、表示装置側では前記ビデオメモリの表示側領域に書
かれたデータを順次読み出して表示し、非表示側からの
読み出しは書き込み時の表示縮小倍率を参照して順次読
み出すことにより縮小表示用に変換されたデータの再構
成を行うように構成する。

〔産業上の利用分野〕

本発明は表示用データと非表示用データを振り分けて
格納するビデオメモリにおけるデータ格納制御方式に関
する。

〔従来の技術と発明が解決しようとする課題〕

第９図（ａ）、（ｂ）は従来の方式の要部構成図であ
る。（ａ）の方式では入力されたビデオ信号をA/D変換
した後、間引きしてビデオメモリ１に格納し、表示する
ときはこれを読み出してD/A変換して表示装置３に表示
する。（ｂ）の方式ではA/D変換後のビデオ信号をまず
ビデオメモリ１に格納し、表示するときにはメモリから
読み出した後間引きしD/A変換して表示装置３に表示す
る。

このように、外部からのビデオ信号をA/D変換してビ
デオメモリ１に取り込み表示装置３上に動画として表示
するシステムにおいて、ビデオ信号を任意の倍率で縮小
し、高い表示周波数（ドットクロック）を有する表示装
置３に表示する場合に、（ｂ）の方式ではビデオメモリ
１から表示用に読み出したデータの間引き処理にかなり
のハードウェア量を必要とし、そのためコストアップと
なる。

そこで、一般に、（ａ）の方式を用い、入力されたビ
デオ信号を適宜間引きし、表示する分のみをビデオメモ
リに書き込むという方法が行われている。

しかし、（ａ）の方式ではビデオメモリへのビデオ信
号のフリーズ後は一画面分全てのデータを加工或いは他
の記憶装置に転送することができないという問題があ
る。

本発明の目的は、ビデオ信号をビデオメモリに格納す
る際に、表示用のデータか非表示用のデータかを振り分
けてビデオメモリの表示側と非表示側領域に分配格納し
て高速な読み出しに対処するデータ格納制御方式を提供
することにある。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。本発明は、入力
されたビデオ信号をデジタル変換してメモリに取り込
み、任意の倍率に縮小して表示する際のビデオメモリへ
のデータ格納制御方式であって、図示のように、表示用
データを格納する表示側領域と非表示用データを格納す
る非表示側領域に分割したビデオメモリ１と、入力され
たビデオ信号を所定の表示縮小倍率に沿って前記ビデオ
メモリの表示側領域と非表示側領域に振り分けるスイッ
チ手段21と、振り分けられた表示用ビデオ信号をシリア
ルデータからパラレルデータに変換し一時格納する表示
用シフトレジスタ22と、振り分けられた非表示用ビデオ
信号をシリアルデータからパラレルデータに変換し一時
格納する非表示用シフトレジスタ23と、前記表示用シフ
トレジスタのデータをラッチするラッチ手段24と、前記
非表示用シフトレジスタのデータをラッチするラッチ手
段25と、前記各ラッチ手段の出力を選択し前記ビデオメ
モリに出力するマルチプレクサ26と、前記スイッチ手段
の切換、前記シフトレジスタのシフト動作、前記ラッチ
手段のラッチ動作、及び前記マルチプレクサの選択動作
を制御する制御部27とを備え、表示装置側では前記ビデ
オメモリの表示側領域に書かれたデータを順次読み出し
て表示し、非表示側からの読み出しは書き込み時の表示
縮小倍率を参照して順次読み出すことにより縮小表示用
に変換されたデータの再構成を行うようにしたことを特
徴とする。

第２図は本発明のビデオメモリの構成図であり、図示
のように、ビデオメモリを表示側領域と非表示側領域に
分割する。

〔作用〕

本発明では、入力されたビデオ信号をビデオメモリに
表示用と非表示用に分けて格納する際に、ビデオ信号に
対しプレゼンハム・アルゴリズムによる処理を適用し、
入力ビデオ信号を所定の縮小率に沿って表示用、非表示
用に分け、ビデオメモリの所定領域に格納する。

〔実施例〕 第３図は本発明の一実施例ブロック構成図である。図
中、１はビデオメモリ、２は格納制御部、３は表示装置
である。格納制御部２において、31はCPUインタフェー
ス（I/F）、32は書き込みデータ制御部、33は制御部、3
4は読み出しデータ制御部、35はメモリインタフェース
（I/F）である。CPUインタフェース31はデータバス、ア
ドレスバスを介してCPUバスに接続される。メモリイン
タフェース35はデータバス、アドレスバスを介してビデ
オメモリ１に接続される。

入力されたビデオ信号はA/D変換された後、書込みデ
ータ制御部32に入力され、後述する所定の間引き、縮小
後にメモリインターフェース35を介してビデオメモリ１
の所定領域に格納される。

第４図は第３図に示す書込みデータ制御部32の詳細構
成図である。レジスタ41,42はA/D変換されたビデオ信号
をシリアル→パラレル変換した後に表示部データ及び非
表示部データを一時格納するレジスタである。43,44は
カウンタであり、表示／非表示の切換信号が入力される
とカウントを開始する。ここで、インバータINVがある
ため、一方が表示のときは他方は非表示となる。45,46
は表示用、非表示用の各データをラッチするデータラッ
チ回路である。ラッチ回路はカウンタ出力によりデータ
のラッチを行い、カウンタ出力はメモリ書込み要求信号
としてメモリインターフェース35と書込みアドレス生成
部に送られる。また、47はラッチされたデータを選択し
ビデオメモリに出力するマルチプレクサであり、メモリ
インターフェース35からの書込みデータ選択信号に応答
して選択動作する。

第５図は第３図の制御部33内の振り分け制御部の詳細
構成図である。この振り分け制御部は第７図に示すプレ
ゼンハム・アルゴリズムの倍率（n/m）をn/256とした場
合のものである。図中、51は縮小倍率設定レジスタであ
り、倍率の分子ｎを設定する。52は縮小倍率テンポラリ
レジスタであり、入力ビデオ信号の内の垂直同期信号の
タイミングでロードされる。53はキャリイン／キャリア
ウト付きの加算器であり、縮小倍率テンポラリレジスタ
52にロードされている倍率の分子ｎを入力ビデオ信号の
ドットクロックに同期して順次加算していく。54は計算
に必要なワークレジスタであり、１ライン終了後リセッ
トされる。加算器53からのキャリアウトが切り替え信号
dispであり、ワークレジスタ54の値ｗが倍率の分母ｍ＝
256より大きいときに切り替え信号disp＝１となる。dis
p＝１となると、ワークレジスタ54はｗからｍを引き算
し、キャリアウトが無くなれば１ライン終了となる。１
ライン終了であれば、次に全ライン終了か否か判断す
る。キャリアウトが出なければdisp＝０であり表示され
ない。

第６図は第３図の制御部内のメモリ書込みアドレス生
成部である。61,62はアドレスレジスタ、63,64はテンポ
ラリレジスタ、65〜68はカウンタ、69はマルチプレクサ
である。アドレスレジスタ61には非表示用データの書込
み先頭アドレスを、アドレスレジスタ62には表示用デー
タの書込み先頭アドレスを設定する。テンポラリレジス
タ63,64には前述のようにCPUインターフェース31からロ
ード信号が入力され、カウンタ65〜68には振り分け制御
部からカウンタ制御信号が入力される。また、マルチプ
レクサ69にはメモリインターフェース35よりアドレス選
択信号が入力される。アドレスの上位ｎビット用カウン
タ65,67は１ライン終了時にカウントアップし、アドレ
スの下位ビット用カウンタ66,68は１ライン終了時にリ
セットする。

第７図はプレゼンハム・アルゴリズムによる振り分け
処理フローチャートを示したものである。このフローチ
ャートはn/mの割合で振り分ける場合のものであり、ｗ
は計算に必要なワーク値、dispは表示／非表示の切り替
えを指示する値である。各ラインの処理開始時にｗ＝０
とし（ステップ１）、ｗに分子ｎを加算していく（スッ
テプ２）。ここでｗと分母ｍを比較し（ステップ３）、
ｗ≧ｍであれば表示データなのでtdisp＝１とし（ステ
ップ４）、ｗから分母ｍを引き算する（ステップ６）。
ｗ＜ｍであれば非表示データなのでdisp＝０とする（ス
テップ５）。このような処理を１ラインが終了するまで
行なう（ステップ７）。１ラインが終了した場合にはｗ
をクリアし、すべてのラインについて上記の処理を行な
う（ステップ８）。

尚、図中、ｗはワーク（計算）、dispは表示／非表示
の切り替え信号であり、disp＝１のときは表示データを
示し、disp＝０のときは非表示データを示す。このフロ
ーチャートはビデオデータをn/mの縮小を行う場合であ
る。

第８図は表示用読み出しデータの縦方向間引きアルゴ
リズムの処理フローチャートである。

n/mの縦方向間引きを行う場合であり、ｃは間引くラ
イン数である。またADDは読出し開始アドレスである。
このフローチャートの説明は第７図とほぼ同様である。

第３〜６図の構成において、ビデオメモリの表示側領
域と非表示側領域への振り分けとビデオメモリへの書き
込み動作は下記のように行われる。

（１）先ず、CPUは取り込む画像データのライン長（即
ち、水平方向のドット数）と、ライン数（垂直方向のド
ット数）と、任意の倍率に縮小し表示するための表示倍
率と、表示部，非表示部それぞれのデータを書き込むメ
モリの先頭アドレスとを制御部33の各レジスタに設定す
る。

（２）CPUは各レジスタに設定した後、制御レジスタに
取り込み開始を指示すると、入力ビデオ信号の垂直同期
信号を入力後に取り込み動作を開始する。但し、（１）
各レジスタは１画面のデータを取り込み中に書き換えら
れないように２段構成とし、１段目のレジスタ51に設定
された値を垂直同期信号により２段目のテンポラリレジ
スタ52にロードしてから動作を開始する。

（３）制御部33内の振り分け制御部（第５図）は表示倍
率レジスタ51に設定された値から、プレゼンハム・アル
ゴリズムによりデータを表示データ、非表示データに切
り分けるための切換信号を出力する。書込みデータ制御
部32は入力データを切換信号に従って２個のシフトレジ
スタに切り分ける。

（４）書込みデータ制御部32のシフトレジスタ内に有効
データがたまると次段のラッチに送られ、メモリ・イン
タフェース部35にデータの書込み要求信号が出力され
る。メモリ・インタフェース部35はメモリアクセスのた
めのアービトレーションを行った後、メモリへの書き込
みを行う。その際、制御部33は表示部又は非表示部の書
込みアドレスを適宜出力する。

（５）１ラインの書き込みを終了すると、ライン長を計
数するカウンタをクリアし、書き込みアドレスを生成す
るカウンタは次ラインの先頭アドレスを示すように制御
される。また、ライン数を計数するカウンタは１づつイ
ンクリメントされる。

（６）１画面の書き込みを終了すると、（１）の各レジ
スタの値は再び２段目のテンポラリレジスタ63,64にロ
ードされ書き込み動作が開始される。

このようにして横方向に任意倍率に縮小された表示用
データと、残りのデータを分けてメモリに書き込む事が
できる。

次に表示側の制御について説明する。

横方向に任意の倍率に縮小してメモリに書き込まれた
表示用データを実際に表示するためのフローチャートを
以下に示す。

（１）先ず、メモリに書き込まれた表示用データの表示
開始アドレス、表示ライン長、表示ライン数、及び縦方
向の表示縮小倍率を各レジスタに設定する。

（２）CPUは各レジスタに設定後、制御レジスタに表示
開始を指示すると表示装置の垂直同期信号を入力後に表
示動作を開始する。但し、（１）の各レジスタは１画面
のデータを表示中に書き換えられないように２段構成と
し、１段目のレジスタに設定された値を垂直同期信号に
より２段目のテンポラリレジスタにロードしてから動作
を開始する。

（３）制御部33内の表示アドレス生成部は、書き込み時
と同様のアルゴリズムを使用して（１）の縦方向表示縮
小倍率を参照して間引くライン数を算出し読出しアドレ
スを制御する。

即ち、あるラインを表示中に次に読み出すラインまで
のライン数をプレゼンハム・アルゴリズムを用いて算出
し、現在のラインの読み出し開始アドレスにこのライン
数分のアドレスを加算することにより、次のラインの読
み出し開始アドレスを得ることが出来る。

（４）以上の動作を各ラインで繰り返すことにより、
縦、横に任意倍率に縮小されたデータを表示することが
可能である。

次に非表示データの再利用のアルゴリズムについて説
明する。

入力されたビデオデータを任意の倍率に縮小して表示
した場合の非表示データとの再構成、再利用のアルゴリ
ズムについて以下に説明する。

CPUによるメモリへの直接アクセス プログラムにてプレゼンハム・アルゴリズムと同様の
計算を行い、CPUが直接メモリから表示、非表示データ
を読み出して再構成する。

CPUによるプログラム転送 ビデオメモリへの書き込み時と同様に、各レジスタに
ライン長、ライン数、縮小率、表示，非表示データの先
頭アドレスを設定し、制御レジスタにプログラム転送モ
ードでの読み出しを指示する。制御部33ではビデオメモ
リへの書き込み時と同様に適宜アドレスを送出する。読
み出しデータ制御部34ではメモリから１ピクセルづつ読
み出されるデータをシフトレジスタに入力し、CPUの読
み出しに適したデータ数を蓄える。CPUはデータが揃っ
たことを確認し、このシフトレジスタを読み出すことに
より、再構成されたデータを得ることができる。

DMA転送 CUインタフェース部にDMA機能を持たせ、プログラム
転送同様に各レジスタを設定し、さらに転送先のアドレ
スを設定することにより、CPUの介在なしに元データを
再構成することができる。

以上のような方法により、任意に縮小されたデータを
再構成し、メインメモリや他の補助記憶装置の元データ
のまま記憶することができる。また、任意倍率に縮小さ
れたデータのみを転送、記憶することも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、ビデオデータ
等の動画像を任意の倍率に縮小してリアルタイムに表示
できるため、ウィンド上に縮小した動画像を他のデータ
（テキスト、グラフィック等）に重ねて表示するシステ
ム等では非常に有効である。

また、入力されたビデオデータを任意の倍率に縮小表
示しても完全な元データを再構成できるため縮小された
動画像をモニタリングしながら任意の画像をフリーズし
元データのまま記録することができる。

さらに、メモリに一画面分全てのデータを書き込むた
め、メモリへのフリーズ後にデータの転送、加工等を行
うことができるシステムを簡単なハードウェアで実現す
ることができる。そして、動画を縮小して表示する場合
に表示画面以外のデータを捨てることなく１画面分のデ
ータを残しておき再利用することもできる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明のビデオメモリ構成図、 第３図は本発明の一実施例構成図、 第４図は書込みデータ制御部詳細構成図、 第５図は振り分け制御部詳細構成図、 第６図はメモリ書込みアドレス詳細構成図、 第７図は振り分け処理フローチャート、 第８図は縦方向間引き処理フローチャート、及び 第９図はシステム構成図である。 （符号の説明） １……ビデオメモリ、 ２……格納制御部、 ３……表示装置、 31……CPUインターフェース、 32……書込みデータ制御部、 33……制御部、 34……読出しデータ制御部、 35……メモリインターフェース、 41,42……シリアル・パラレル変換レジスタ、 43,44……カウンタ、 45,46……データラッチ、 47……マルチプレクサ、 51,52,54……レジスタ、 53……加算器、 61,62……アドレスレジスタ、 63,64……テンポラリレジスタ、 65〜68……カウンタ、 69……マルチプレクサ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力されたビデオ信号をデジタル変換して
   メモリに取り込み、任意の倍率に縮小して表示する際の
   ビデオメモリへのデータ格納制御方式において、 表示用データを格納する表示側領域と非表示用データを
   格納する非表示側領域に分割したビデオメモリ（１）
   と、 入力されたビデオ信号を所定の表示縮小倍率に沿って前
   記ビデオメモリの表示側領域と非表示側領域に振り分け
   るスイッチ手段（21）と、 振り分けられた表示用ビデオ信号をシリアルデータから
   パラレルデータに変換し一時格納する表示用シフトレジ
   スタ（22）と、 振り分けられた非表示用ビデオ信号をシリアルデータか
   らパラレルデータに変換し一時格納する非表示用シフト
   レジスタ（23）と、 前記表示用シフトレジスタのデータをラッチするラッチ
   手段（24）と、 前記非表示用シフトレジスタのデータをラッチするラッ
   チ手段（25）と、 前記各ラッチ手段の出力を選択し前記ビデオメモリに出
   力するマルチプレクサ（26）と、 前記スイッチ手段の切換、前記シフトレジスタのシフト
   動作、前記ラッチ手段のラッチ動作、及び前記マルチプ
   レクサの選択動作を制御する制御部（27）とを備え、 表示装置側では前記ビデオメモリの表示側領域に書かれ
   たデータを順次読み出して表示し、 非表示側からの読み出しは書き込み時の表示縮小倍率を
   参照して順次読み出すことにより縮小表示用に変換され
   たデータの再構成を行うようにしたことを特徴とするビ
   デオメモリへのデータ格納制御方式。