JPH03108182A - メモリー制御装置及びメモリー制御方法 - Google Patents

メモリー制御装置及びメモリー制御方法

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JPH03108182A
JPH03108182A JP2246415A JP24641590A JPH03108182A JP H03108182 A JPH03108182 A JP H03108182A JP 2246415 A JP2246415 A JP 2246415A JP 24641590 A JP24641590 A JP 24641590A JP H03108182 A JPH03108182 A JP H03108182A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＦＩＦＯメモリーを制御するシステム及び方
法に関し、特に前記メモリーがら選ばれたデータ要素を
再送信するシステム及び方法に関する。
〔技術分野〕
マイクロプロセッサ及び入力／出力（Ｉ　１０）装置間
では屡々その動作周波数に関し、異なる動作性能を有す
る。例えば、マイクロプロセッサは、Ｉ１０装詮がデー
タを送受信しうる速度より速くＩ１０装置からのデータ
の受信及び送信を行うことができるかもしれない。マイ
クロプロセッサの速度を遅くするため、屡々マイクロプ
ロセッサと１１０装置間にバッファとして、又はインタ
フェース・データ記憶要素としてＲＡＭが用いられる。
この方法では、データは、ＲＡＭとマイクロプロセッサ
間では１つのレートで送信され、ＲＡＭと１１０装置間
では他のレートで送信される。
インタフェースとして使用される従来のＲＡＭは、デー
タ要素（典型的にはデータ・バイト）がＦＩＦＯに読込
まれる順序と同一順序で読出されるようにした先入先出
（ＦＩＦＯ）バッファである。デュアル・ボートＰＩＦ
ＯＲＡＭはデータを同時にバッファから読出し書込むこ
とができる。
従って、第１のマイクロプロセッサはその動作周波数で
データをＦＩＦＯに転送することができ、比較的遅いＩ
１０装置がその動作周波数でデータを読出すことができ
る。ＦＩＦＯに書込まれるべき、又はそこから読出され
るべき次のデータ・バイトの位置を追跡するため、書込
及び読出アドレス・ポインタが使用される。書込及び続
出ポインタは各Ｆ■ＦＯアクセスにおいて加算され、Ｆ
ＩＦＯアクセスにおけるデータ・バイト数カウントのた
めのバイト・カウントはデータの量が増加又は減少した
ときに夫々加算され、減算される。バイト・カウントは
マイクロプロセッサ及び（又は）■１０装置によって使
用され、ＦＩＦＯが読出されるべきとき及びＦＩＦＯに
転送されるべきデータがそれ以上ないときを表示する。
例えば、速度の速いマイクロプロセッサは、ＦＩＦＯが
そこからデータを読出す前に半フルになるまで待つかも
しれない。
〔発明が解決しようとする問題点〕
多くのデータ転送において、ＦＩＦＯから転送されるデ
ータ要素はその送信エラーがチエツクされる。これはパ
リティ・チエツク又は他の標準エラー検知技術で行うこ
とができる。エラーが検知されたとき、従来のＦＩＦＯ
はパッド・データ要素を含む全データを返送しなければ
ならなかった。
従って、ＦＩＦＯのデータ・ブロックのデータ要素はデ
ータ要素すべてがエラーなしに転送されるまでオーバー
ライドすることができなかった。これはデータの処理量
を減じ、システムの性能を悪くするかもしれない。
従って、この発明の目的は新規且つ改良したメモリー制
御システム及び方法を提供することである。
この発明の他の目的は選ばれたデータ要素をメモリーか
ら再送信するメモリー制御システム及び方法を提供する
ことである。
更に、この発明の目的は原送信エラーを持つデータ要素
のみをメモリーから再送信するシステム及び方法を提供
することである。
更に、この発明の目的は２本のバス間における２方向転
送のためのメモリー制御システムを提供することである
。
更に、この発明の目的はデータ処理量及び効率を高めた
メモリー制御システム及び方法を提供することである。
〔問題点を解決するための手段〕
この発明は以上説明した問題点を下記のようにして解決
した。すなわち、この発明の一形態はメモリーと、第１
及び第２のカウンタと、接続回路とを含むメモリー制御
回路を提供する。第１のカウンタはメモリーに接続され
、リード信号を受信して、メモリーから読出されるべき
次のデータ要素のアドレスを発生する。第２のカウンタ
は送信エラーなしにメモリーから読出された各データ要
素のための第１の信号を受信して、送信エラーなしにメ
モリーから読出された最後のデータ要素のアドレスをア
ップデートする。回路は送信エラーを示す第２の信号に
応答して第２のカウンタの出力を第１のカウンタに接続
する。
この発明の他の形態はメモリーから読出された選ばれた
データ要素を再送信する方法である。第１のシーケンス
の個々にアドレス可能なデータ要素ｄ＋、　ｄ＊、・・
・・・・、ｄｌがメモリーから読出される。
第１及び第２の信号は、各データ要素が送信エラーなし
に読出されたか又は送信エラーを持つかどうかを夫々表
示する。第２のシーケンスのデータ要素ｄ＋、　ｄｔ＋
＋＋、……、ｄｍは（ａ＋は送信エラーを持つべき第１
のシーケンスの第１のデータ要素である）再び送信され
る。
〔実施例〕
第１図はこの発明の一形態によるメモリー制御システム
ｌＯのブロック図である。メモリー制御システムｌＯは
デュアル・ポートＦ　Ｉ　ＦＯシランム・アクセス・メ
モリー（ＲＡＭ）１２とＦＩＦＯコントローラ１４とを
含む。ＲＡＭ１２はデータ・バス１６及び１８間に接続
され、データ・バス１６はマルチプレクサ２０を通して
入力ポートＡ　（ＤＩＮＡ）と出力ポートＡ　（ＤＯＵ
ＴＡ）に接続される。データ・バス１８はマルチプレク
サ２２を通して入力ポートＢ（ＤＩＮＢ）と出カポ−）
　Ｂ　（ＤＯＵＴＢ）に接続される。ＲＡＭ１２は制御
信号ＥＮＡ又はＥＮＢを受信して夫々入力ポートＤ　Ｉ
　ＮＡ、　ＤｒＮＢを可能化し、ＲＡＭ１２に書込まれ
るべきデータ要素を受信する。ＲＡＭ１２は制御信号１
０ＥＡ又は１０ＥＢを受信して夫々出力ポートＤＯＵＴ
Ａ、ＤＯＵＴＢを可能化してＲＡＭ１２から読出された
データ要素を送信する。制御信号ＷＲＰＡ。
ＷＲＰＢは夫々ポートＡ及びＢを通して送信するデータ
を刻時するクロック信号である。書込及び続出アドレス
はポートＡを通して転送されたデータのためにアドレス
・ポートＡＤＤＲＡが受信する。続出又は書込アドレス
はポートＢを通して転送されたデータのためにアドレス
・ポートＡＤＤＲＢが受信する。
ＦＩＦＯコントローラ１４は信号ＷＲＡ。
ＷＲＢ及びＤＩＲを受信する。信号ＷＲＡはポートＡに
対する書込又は続出を示し、信号ＷＲＢはポートＢに対
する書込又は続出を示し、信号ＤＩＲはデータの転送方
向を示す。例えば、ＤＩＲが“ロー”であると、ポート
Ａが書込でポートＢが読出であり、ＤＩＲが“ハイ”で
あると、ポートＡが読出でポートＢが書込である。ＦＩ
ＦＯコントローラ１４は、又信号／ＲＥＴＲＡＮ及びＤ
ＡＴＡ　　ＧＤを受信する。信号ＤＡＴＡ　　ＧＤは、
データ要素がＲＡＭ１２からエラーなしに転送された、
すなわちデータはグツドであることを示す。／ＲＥＴＲ
ＡＮ信号は、転送にエラーがあったので、データを再送
信すべきことを示す。
ＦＩＦＯコントローラ１４は更に信号／　ＲＢＳＢＴ及
びＩＮＨを受信する。／ＲＥＳＥＴは従来のリセット信
号であり、ＩＮＨは禁止信号（後述する）である。
第２Ａ図及び第２Ｂ図は第１図のＦＩＦＯコントローラ
１４のブロック図である。ＦＩＦＯコントローラ１４は
クロック制御回路２４と、アドレス・カウンタ２６と、
アドレス発生器２８とを含む。クロック制御回路２４は
上記の制御信号のあるものを受信する。その上、回路２
４は信号ＦＵＬＬを受信する。この信号は、ＲＡＭ１２
がフルのときに供給され、色々な方法で発生することが
できる。例えば、米国特許出願第０７／　３３１．９１
７号はこのＦＵＬＬ信号の発生回路を開示している。ア
ドレスφカウンタ２６はＲＡＭ１２がエンプティのとき
はいつでも発生する信号ＥＭＰＴＹを受信する。信号Ｅ
ＭＰＴＹも上記の米国特許出願に開示された回路から発
生することができる。
第２Ａ図は信号／ＲＥＴＲＡＮ及び／　ＲＥＳＢＴを入
力して、信号ＬＤ　　ＲＥＡＤを出力するアンド・ゲー
ト３０を示す。信号ＬＤ　　ＲＥＡＤは第４Ａ〜４Ｄ図
で詳細に示す。信号ＤＡＴＡ　　ＧＤはアドレス・カウ
ンタ２６に供給される。第４Ｃ図、第４Ｄ図に示すよう
に、信号ＤＡＴＡ　　ＧＤは多数のゲートをドライブし
なければならない。信号のドライブを増加し、信号のフ
ァンアウトを高くするため、遅延し過ぎを防止するには
バッファ３２を設ける。
第３図はクロック制御回路２４の詳細を示す。
回路２４はマルチプレクサ３４，３６．３８゜４０と、
インバータ４２，４４，４６，４８゜５０と、バッファ
５２．５４と、ナンド・ゲート５６．５８と、アンド壷
ゲート６０．６２と、ラッチ６４．６６とを含む。ポー
トＡに対する書込又は続出を示す信号ＷＲＡはマルチプ
レクサ３８．４０のＡ及びＢ入力に送られる。同様に、
ポートＢに対する書込又は続出を示す信号ＷＲＢは夫々
マルチプレクサ３８．４０のＢ及びＡ入力に送信される
。データの転送方向を示す信号ＤＩＲはマルチプレクサ
３８．４０の選択ＳＬ大入力送られる。　それによって
クロック信号ＷＲＣＬＫ及びＲＤ　　ＣＬＫを発生する
。それらの反転信号／ＷＲＣＬＫ及び／ＲＤ　　ＣＬＫ
はインバータ４６．４８の出力に供給される。信号ＷＲ
Ａはマルチプレクサ３４のＡ入力にも供給され、信号Ｗ
ＲＢはマルチプレクサ３６のＢ入力にも供給される。マ
ルチプレクサ３４．３６のＢ及びＡ入力は接地される。
ＳＬ大入力信号ＤＩＲを供給すると、どちらのポートが
書込まれているかに従い、インバータ４２か又は４４の
出力から信号ＷＲＰＡか又はＷＲＰＢを出力する。
クロック制御回路２４は、信号ＦＵＬＬが供給されたと
きに短いＥＮＡ又はＥＮＢを防止する。
例えば、禁止信号を発生していないと仮定すると（ＩＮ
Ｈ＝１）、ポートＡは書込用に設定され、ポートＢは続
出用に設定される（ＤＩＲ＝０）。
ナンド・ゲート５８の出力はｌ”であり、信号ＥＮＢは
アンド・ゲート６２を通して信号ＥＮＢを発生する。す
なわち、ポートＢは信号ＥＮＢが“ハイ”のときに続出
用に可能化される。ナンド・ゲート５６の出力は、ＲＡ
Ｍ１２がフルでない場合（信号ＦＵＬＬが“ロー”）の
ときに、通常″１”である。そこで、アンド・ゲート６
゜を通してＥＮ　　Ａを発生する。しかし、動作中にＲ
ＡＭ１２がフルになった場合（信号ＦＵＬＬが“１″と
なる）、ＥＮＡは、ＥＮ　　Ａがサイクルの終りで“ロ
ー”になるまで禁止されない。これは、入力ゲートが“
ロー”になりつつあるＥＮＡ信号を受信するまでラッチ
６４の出力が“ローにならないことによる。
クロック制御回路２４は、又信号ＩＮＨが“ロー”にな
るときに信号ＦＵＬＬをディセーブルする。信号ＩＮＨ
がアクティブロー”のとき、両ラッチ６４．６６の入力
は常に“ハイ”である。
そのような条件下では、信号ＦＵＬＬは信号ＢＮＡに影
響されない。
第４Ａ〜４Ｄ図は、アドレス・カウンタ２６の典型的回
路実施例ある。第４Ａ〜４Ｂ図は、３２データ要素のた
めのアドレスを供給する５つのＪＫフリップ・７０ツブ
７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅを含む同期ア
ップ・カウンタ６８を含む。大きなＲＡＭの記憶容量に
適合させるため、追加のフリップ−フロップを加えるこ
とができる。アドレス・カウンタ６８はＲＡＭ１２に書
込まれるべき次のデータ要素の書込アドレスを記憶する
メモリー制御システムＩＯ用書込カウンタである。アド
レス・カンウタ６８はナンド・ゲート７２及びインバー
タ７４が関係する。ナンド・ゲート７２は信号ＦＵＬＬ
及びＩＮＨを受信し、信号ＦＵＬＬはカウンタ６８のカ
ウントアツプを防止する。信号ＩＮＨは使用者が信号Ｆ
ＵＬＬを使用することができるようにする。すなわち、
信号ＩＮＨｆＪ＜“ロー”であると、信号ＦＵＬＬは無
視され、カウンタ６８は信号ＷＲＣＬＫの受信までカウ
ントアツプを続行する。
第４Ｃ〜４Ｄ図は同期アップ・カウンタ７６゜７８を示
す。カウンタ７６は３２データ要素用アドレスを供給す
る５つのＪＫフリップ・フロップ８０ａ、８０ｂ、８０
ｃ、８０ｄ、８０ｅを含む。カウンタ６８と同様、より
大きなＲＡＭ記憶容量に適合させるため、カウンタ７６
に更に別のフリップ・フロップを追加することができる
。アドレス・カウンタ７６はＲＡＭ１２がら読出される
べき次のデータ要素のための続出アドレスを記憶するメ
モリー制御システムｌｏ用続出カウンタである。アドレ
ス・カウンタ７６にはナンド・ゲート８２及びインバー
タ８４が関係する。ナンド・ゲート８２は信号ＥＭＰＴ
Ｙ及びＩＮＨを受信する。信号ＥＭＰＴＹはカウンタ７
６のカウントアツプを防止する。信号ＩＮＨは使用者が
信号ＥＭＰＴＹを禁止できるようにする。すなわち、信
号ＩＮＨが“ロー”のときはいつでも、信号ＥＭＰＴＹ
は無視され、カウンタ７６は信号ＲＤ　　ＣＬＫを受信
するまで増加し続ける。
カウンタ７８は３２データ要素用アドレスを供給する５
つのＪＫフリップφフロップ８６ａ、８６ｂ。
８６ｃ、８６ｄ、８６ｅを含む。カウンタ６８，７６よ
り大きなＲＡＭ記憶容量に適合させるため、カウンタ７
８にフリップ・フロップを追加することができる。アド
レス・カウンタ７８はエラーなくＲＡＭ１２から送信さ
れた最後のデータ要素のアドレスを追跡する。すなわち
、ＲＡＭ１２からデータ要素が転送されたときはいつで
も、受信装置がデータ要素をチエツクする（パリティ・
チエツク同様）。送信エラーなくデータ要素が読出され
た場合（すなわち、データ要素が有効である）、受信装
置はメモリー制御システムｌＯに信号ＤＡＴＡＧＤを送
信する。カウンタ７８は信号ＤＡＴＡＧＤ受信するとカ
ウントアツプし、送信エラーなくＲＡＭ１２から読出さ
れた最後のデータ要素のアドレスをアップデートする。
カウンタ７８は、そのために信号ＤＡＴＡ　　ＧＤか又
はＲＢＴＲＡＭのどちらかを受信する次のデータ要素の
アドレスを実際に記憶する。
アドレス・カウント２６は更に転送エラーを示す信号Ｌ
Ｄ　　ＲＥＡＤに応答してカウンタ７８の出力をカウン
タ７６に接続する回路８８を含む。
回路８８ｔｔ２人カナンド・ケート９０　ａ、　９０　
ｂ、９０ｃ。
９０ｄ、９０ｅ、９２ａ、９２ｂ、９２ｃ、９２ｄ、９
２ｅを含み、その各１入力はインバータ９４で反転され
た信号ＬＤ　　ＲＥＡＤを受信する。第２Ａ、２Ｂ図に
おけるＬＤ　　ＲＥＡＤは／ＲＥＴＲＡＮ信号が発生し
たときは常にアクティブロー”となる。
故に、信号ＬＤ　　ＲＥＡＤがアクティブローのとき、
インバータ９４の出力は“ハイ”である。
アンド・ゲート９０ａ、９０ｂ、９０ｃ、９０ｄ、９０
ｅに対する他の入力は夫々フリップ・フロップ８６ａ。
８６ｂ、８６ｃ、８６ｄ、８６ｅのＱ出力に接続される
。
アンド−ゲート９２ａ、９２ｂ、９２ｃ、９２ｄ、９２
ｅに対する他の入力は夫々フリップ・フロップ８６ａ９
８６ｂ、８６ｃ、８　ａｄ、８　Ｂｅの／Ｑに接続され
る。
同様に、ＬＤ　　ＲＥＡＤがアクティブロー”のときは
いつでも、フリップ・フロップ８６ａ、８６ｂ。
８６ｃ、８６ｄ、８６ｅの内容はフリップ・フロップ８
０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅに転送される。
書込カウンタ６８及び読出カウンタ７６は夫々アドレス
発生器２８を通してＲＡＭ１２に接続される。アドレス
発生器２８は、信号ＷＲＡ及び（又は）ＷＲＢ受信のと
き、ＲＡＭ１２に又はそこから転送されるデータ要素用
書込アドレス及び続出アドレスを記憶する。これは、書
込カウンタ６８又は読出カウンタ７６がカウントアツプ
するのを待たずに、データ要素がＲＡＭ１２に又はそこ
から転送できるようにする。書込カウンタ６８は書込信
号ＷＲＣＬＫを受信して、データ転送が行われると同時
にＲＡＭ１２に書込まれるべき次のデータ要素のアドレ
スを発生する。同時に、読出カウンタ７６は読出信号Ｒ
Ｄ　　ＣＬＫを受信して、データ転送を行うと同時にＲ
ＡＭ１２から読出されるべき次のデータ要素のアドレス
を発生する。
第５図は第２Ｂ図のアドレス発生器２８のブロック図で
ある。発生器２８はカウンタ６８の出力ＷＲ（４：　０
）とＲＡＭ１２との間に接続されているラッチ９６及び
９８とマルチプレクサ１００を含む。ラッチ９６は反転
書込信号／ＷＲＣＬＫを受信し、ＲＡＭ１２に書込まれ
るべき次のデータ要素のアドレスを記憶する。書込アド
レスは信号／ＷＲＣＬＫの立上り端（尾端）で記憶され
る。ラッチ９８はカウンタ７６の出力ＲＤ　（４：０）
とＲＡＭ１２との間に接続され、反転読出信号／ＲＤ　
　ＣＬＫ及び再送信信号／ＲＴを受信して、ＲＡＭ１２
から読出されるべき次のデータ要素のアドレスを記憶す
る。続出アドレスは信号／ＲＤ　　ＣＬＫの立上り（尾
）端か、又は信号／ＲＴの立上り（尾）端のどちらかで
記憶される。ラッチ９６．９８の出力はマルチプレクサ
１０１）のＷＲＬ及びＲＤＬ入力に供給される。ＲＩＲ
は、夫々書込アドレスがＲＡＭ１２のポートＡ　（ＡＤ
ＤＲＡ）か又はポートＢ　（ＡＤＤＲＢ）に供給される
かどうかと、続出アドレスがポートＢ　（ＡＤＤＲＢ）
か又はポートＡ　（ＡＤＤＲＡ）に供給されるかどうか
について確認する。
第６図は第５図のラッチ９６の典型実施例である。ラッ
チ９６は５つのフリップ・フロップ１０２ａ。
１０２ｂ、１０２ｃ、ｌ　０２ｄ、１０２ｅから成る。
それら各フリップ・フロップのクロック入力ＣＫはクロ
ック制御回路２４で発生した信号ＷＲＣＬＫを受信する
。第４Ａ図から、カウンタ６８はＷＲＣＬＫ信号（／Ｗ
ＲＣＬ　Ｋの反転）を受信したときにカウントアツプす
る。故に、カウンタ６８はＷＲＣＬＫ信号の立上り端（
先端）に応答して動作し、ラッチ９６は／ＷＲＣＬＫ信
号の立上り端（ＷＲＣＬＫの尾端）に応答して動作する
。
第７図は第５図のラッチ９８の典型実施例である。ラッ
チ９８は５つのフリップ・７０ツブ１０４ａ。
１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅから成る。そ
れら各フリップ・フロップのクロック入力ＣＫはクロッ
ク制御回路２４から発生した信号／ＲＤＣＬＫを受信す
る。第４Ｃ図から、カウンタ７６はＲＤ　　ＣＬＫ信号
（／ＲＤ　　ＣＬＫの反転）受信時にカウントアツプす
る。故にカウンタ７６は信号ＲＤ　　ＣＬＫの立上り端
（尾端）に応答して動作し、ラッチ９８は／ＲＤ　　Ｃ
ＬＫの立上り端（ＲＤ　　ＣＬＫの尾端に相当する）に
応答して動作する。各７リツプ礫フロツプ１０４ａ、１
０４ｂ。
１０４ｃ、ｌ　０４ｄ、ｌ　０４ｅは信号／ＲＴを受信
する入力／ＰＥを持つ。第４Ａ〜４Ｄ図で説明したよう
に、信号／ＲＥＴＲＡＮがアクティブロー”になったと
きに、アドレス・カウンタ２６用に反転ＬＤ　　ＲＥＡ
Ｄ信号は“ハイ”となり、カウンタ７８の内容をカウン
タ７６に転送する。第７図で信号／ＲＥＴＲＡＮ　（／
ＲＴ）が“ロー”になると、続出ラッチ９８は応動しな
い。しかし、／ＲＴが“ハイ”になったときは、ラッチ
９８は信号の止端でカウンタ７６の内容をラッチする。
第８図は第５図のアドレス・マルチプレクサ１００の典
型実施例である。マルチプレクサ１００は単一ビットｅ
マルチプレクサ１０８ａ、１０８ｂ。
１０８ｃ、１０８ｄ、１０８ｅ、１０６ａ、１０６ｂ、
１０６ｃ。
１０６ｄ、１０６ｅを含む。書込ラッチ９６（第６図）
の出力線はマルチプレクサ１０６ａ〜１０６ｅ。
の夫々の入力Ａに接続され、マルチプレクサｆ０８ａ〜
１０８ｅの夫々の入力Ｂに接続される。同様に、続出ラ
ッチ９８（第７図）の出力線はマルチプレクサ１０６ａ
〜１０６ｅの夫々の入力Ｂに、及びマルチプレクサ１０
８ａ〜１０８ｅの夫々の入力Ａに接続される。ＤＩＲ信
号はマルチプレクサ１０６ａ　〜１０６ｅ及び１０８ａ
　〜１０８ｅのＳＬ大入力接続され、ＲＡＭ１２に対し
転送されるデータの方向に従い、ポートＡに対する書込
アドレスとポートＢに対する続出アドレスを供給する。
動作において、ＲＡＭ１２に対するデータ転送の方向は
信号ＤＩＲで決められる。例えば、ＤＩＲが“ロー”で
あると、データ要素はポートＡに書込まれ、ポートＢか
ら読出すことができる。制御システム１０がリセットさ
れ、ポートＡが信号ＥＮ　　Ａをアクティブに可能化す
ると、最初のデータφバイト又は要素は信号ＷＲＡをス
トローブすることによってＲＡＭ１２に書込むことがで
きる。クロック制御回路２４は信号／ＷＲＣＬＫ及びＷ
ＲＣＬＫを発生する。書込カウンタ６８は信号ＷＲＣＬ
Ｋの先端受信のときに００００１にカウントアツプする
。同時に、ラッチ９６のアドレス０００００　（最初リ
セットされていた）はＲＡＭ１２のＡＤＤＲＡポートに
現われ、最初のデータ要素がＲＡＭ１２に書込むことが
できる。アドレス０００旧は／ＷＲＣＬＫの尾端におい
て、カウンタ６８からラッチ９６に転送される。そこで
次のデータ要素は信号ＷＲＡをストローブすることによ
ってＲＡＭ１２に書込まれる。
同様な方法で、ＲＡＭ１２からデータが読出される。最
初のデータ・バイト（要素）は信号ＷＲＢをストローブ
することによってＲＡＭ１２がら読出すことができる。
クロック制御回路２４は信号／ＲＤ　　ＣＬＫ及びＲＤ
　　ＣＬＫを発生する。
読出カウンタ７６はＲＤ　　ＣＬＫの先端受信のときに
００００１にカウントアツプされる。同時に、ラッチ９
８のアドレス０００００（最初リセットされた）はＲＡ
Ｍ１２のＡＤＤＲＢボートに現われ、最初のデータ要素
を読出すことができる。アドレス００００１は／ＲＤ　
　ＣＬＫの尾端においてカウンタ７６からラッチ９８に
転送される。そこで、信号ＲＤ　　Ａをストローブする
ことにより次のデータ要素をＲＡＭＩ２から読出すこと
ができる。この方法で、１群の個々にアドレス可能な順
次記憶されているデータ要素ｄＩ、ｄｔ　ｄｓ、・・・
・・・、ｄつをＲＡＭ１２から読出すことができる。
データ・バス１８に接続されている装置が各データ要素
ｄｉを受信したときに、各要素の有効性がチエツクされ
る。例えば、パリティ・チエツクはそのデータ要素の送
信においてエラーがあったかどうかを検出する。すべて
の要素がエラーなく送信されると、受信装置はｆｌｌＪ
御シスデシステム１０ＤＡＴＡ　　ＧＤを送信する。コ
ントローラ７８は信号ＤＡＴＡ　　ＧＤを受信してカウ
ントアツプし、その後信号ＤＡＴＡ　　ＧＤを受信する
たびにカウントアツプを続行する。ＲＡＭ１２からのデ
ータ要素ｄｉの送信においてエラーが検出されると、受
信装置は制御システム１０を信号／ＲＥＴＲＡＮを送信
する。信号／ＲＥＴＲＡＮは回路８８がＬＤＲＥＡＤ信
号として受信する。カウンタ７８の内容は信号ＲＤ　　
ＲＥＡＤの先端で続出カウンタ７６に転送される。カウ
ンタ７６のアドレスは信号／ＲＴの尾端でラッチ９８に
転送される。ＷＲＢがストローブされたとき、データ要
素ｄｉはその後の続出によりデータ要素ｄ　Ｉ　＋　Ｉ
　＋　ｄ　ｌ　＋　１−・・・・・・、ｄ。
のように送信される。
【図面の簡単な説明】
第１図は、この発明の一形態によるメモリー制御システ
ムのブロック図、 第２Ａ図及び第２Ｂ図は、第１図に示すＦＩＦＯコント
ローラのブロック図、 第３図は、第２Ａ図に示すクロック制御回路の回路図、 第４Ａ図乃至第４Ｄ図は、第２Ｂ図に示すアック図、 第６図は、第５図の書込ラッチの回路図、第７図は、第
５図の書込ラッチの回路図、第８図は、第５図のマルチ
プレクサの回路図である。 図中、ＩＯ・・・メモリー制御システム、１２・・・Ｐ
ＩＦＯＲＡＭ、１４・・・ＦＩＦＯコントローラ、１６
・・・データ・バス、２０．２２・・・マルチプレクサ
、２４・・・クロック制御回路、２６・・・アドレス・
カウンタ、３０・・・アンド−ゲート、３２・・・バッ
ファ、３４，３６，３８．４０・・・マルチプレクサ、
４２．４４．４６，４８．５０・・・インバータ、５２
．５４・・・バッファ、５６．５８・・・ナンド・ゲー
ト、６０．６２・・・アンド・ゲート、６４．６６・・
・ラッチ。 ＦＩＧ、１ 淵υ２　西山善章 ＦＩＧ、２Ａ ＦＩＧ、３ ２４ノ ＦＩＧ、４ ＦＩＧ、５ ２８ノ

Claims (3)

    【特許請求の範囲】
  1. （１）リード・アドレスを受信する第１のアドレス・ポ
    ートを持つデュアル・ポート・ランダム・アクセス・メ
    モリーと、 リード信号を受信してそれに応答し前記ポ ートにリード・アドレスを供給し、前記ランダム・アク
    セス・メモリーから読出されたデータの送信エラーの存
    否を夫々示す第１及び第２の信号を受信し、送信エラー
    を持つ最後のデータ要素のアドレスを前記ポートに供給
    するコントローラとを含むメモリー制御システム。
  2. （２）第１のシーケンスの個々のアドレス可能なデータ
    要素ｄ＿１、ｄ＿２、……、ｄ＿ｍをメモリーから送信
    する第１の手段と、 第２のシーケンスのデータ要素ｄ＿ｉ、ｄ＿ｉ＿＋＿１
    、……、ｄ＿ｍを前記メモリーから再送信する第２の手
    段とを含み、前記ｄ＿１は送信エラーを持つべき前記第
    １のシーケンスの第１のデータ要素であるメモリー制御
    システム。
  3. （３）第１のシーケンスの個々のアドレス可能なデータ
    要素ｄ＿１、ｄ＿２……、ｄ＿ｍを前記メモリーから読
    出し、 各データ要素が送信エラーなしに又は送信 エラーを伴い読出されたかどうかを夫々示す第１及び第
    ２の信号を供給し、 第２のシーケンスのデータ要素ｄ＿１、ｄ＿１＋ｄ＿ｉ
    、……ｄ＿ｍを再送信する各工程を含み、前記ｄ＿１は
    送信エラーを持つべき前記第１のシーケンスの第１のデ
    ータ要素であるようにしたメモリーから読出された選ば
    れたデータ要素を再送信する方法。
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