JPS61296424A

JPS61296424A - シフトレジスタ・メモリの状態を決定する方法と装置

Info

Publication number: JPS61296424A
Application number: JP61143996A
Authority: JP
Inventors: モリス　デイー．ワード
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-06-20
Filing date: 1986-06-19
Publication date: 1986-12-27
Anticipated expiration: 2012-05-21
Also published as: EP0206743A3; US5305253A; EP0206743A2; JPH0511976A; JP2612559B2; US4829475A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は全般的にディジタル信号の非同期伝送、更に具
体的に云えば、メモリの空及び一杯の状態によってディ
ジタル情報の非同期的な書込み及び読取が注意深く制御
される様なメモリ・バッファに圓する。

従来の技術及び問題点データ伝送が広く普及して現在人気を得ていることは、
計算機、処理＠置等に接続可能な商用的に入手し得るデ
ィジタル周辺装置の憬によって明らかである。全般的に
データ処理システムは、コンビュータプロセッサの様な
動作が極めて速い装置とディスク記録装置及びプリンタ
の様な動作が一層遅い他の周辺装置の間の相互の連絡を
必要とする。

システムの相互接続された種々の部品が非同期的に連絡
することが出来る様にして、動作の速い装置が、例えば
プリンタと、このプリンタの一層理い通信速度で通信し
なくてもよい様にする時、この様なシステムの最も効率
の良い利用が実現される。

システムの部品の間の中間バッファとしてメモリを用い
、ある速度で送信側の装置が書込んだデータを記憶する
と共に、別の速度で宛先の装置がこのメモリから読取る
様にすることは周知の慣行である。この構成では、送信
側の装置がデータを伝送する時、メモリの記憶空間を利
用し得ることが絶対条件である。更に、メモリの記憶空
間が一杯である時、それ以上の伝送を行なうことが出来
ないことを送信側の装置に知らせることが必要である。

宛先の装置は、メモリ記憶装置が空であって、送信側の
装置からその中に追加のデータが書込まれない以上、そ
れからそれ以上の読取を行なうことが出来ない時には、
中間バッファから合図を受取ることも、同じ様に重要で
ある。

従って、ディジタル装置の間の非同期的な通信のバッフ
ァ作用を行なうメモリ構造を見かけることはまれではな
い。ディジタル・ワードを所望の速度で直列に書込み、
異なる速度でそれから直列に読取る為に、シフトレジス
タを使うことが出来ることはよく知られている。しかし
、こういう形式のバッファの問題は、その中に書込まれ
たデータは、そのデータが出力側の端に利用出来る様に
なるまでには、全てのメモリ位置を通過１ノで波及（リ
ップル）して行かなければならないことである。この方
式によると、シフトレジスタの入力からその出力にデー
タを漸進的にシフトさせる為に、かなりの遅延時間が起
こらざるを得ない。

穫く最近になって、先入れ先出しくＦＩＦＯ）特性を持
つバッファ・ランダムアクセス・メモリが開発されてい
る。然し、このメモリ内でのデータの移送は、どの記憶
セルが有効なデータを保持しているかの記述（ａｃｃｏ
ｕｎｔ　）を管理する制御部門によって管理される。例
えば、米国特許第４゜１５１．６０８号及び同第４．４
５９．６８１号を参照されたい。こういうＦＩＦＯメモ
リ装置もデータをセルからセルヘシフトすることを必要
とし、この為本来的にスループット又はフォールスル一
時間が長くなる。

メモリ・バッファの別の改良が、［コンピュータ・ブザ
−ｉ’　ン（Ｃｏａ＋ｐｕｔｅｒ　Ｄｅｓｉｇｎ　）　
Ｊ誌１９８３年６月号第１８１頁に記載されている。こ
こには、各々の記憶位置に対する入力データ・バスと、
任意のワード位置に記憶されているデータを読取ること
が出来る出力データ・バスとが示されている。

然し、このシステムでは、メモリ書込みサイクルが書込
みパルスの１つの縁で開始されるが、メモリに実際にデ
ータが書込まれるのは、その他方の変化の時である。こ
の方式を用いてメモリに書込まれるデータの信頼性は一
般的に良好である。然し、書込みパルスの遷移の近くで
変化しつつあるデータは信頼性がない。更にＦＩＦＯメ
モリは、バッファの空又は一杯の状態を決定する為に、
現在書込まれ並びに読取られている特定のアドレスの継
続的な記述を必要とする。書込みパルスの立上り及び立
下りの遷移の間、ＦＩＦＯメモリの外部でも内部でも、
種々の事象が起こり得るから、真実の空又は一杯の状態
は不確実になる場合が多い。従って、空又は一杯の状態
を絶対的に保証することが出来ない。

従って、スルーブツト時間、即ちフォールスル一時間が
ゼロに極く近く、その空又は一杯の状態を絶対的な確実
さで決定することが出来る様な［ＩＦＯメモリ・バッフ
ァに対する要望がある。

更に、全ての内部動作が読取又は書込み信号の１回の変
化の結果として開始され且つ実行される様なＦＩＦＯ形
のメモリ・バッファに対する要望がある。

それに伴なって、異なるメモリ・ワードを同時に読取且
つ書込むことが出来るか、或いは同じワードを極めて短
い期間内に書込み且つ読取ることが出来る様な極めて高
速のＦＩＦＯメモリ・バッファに対する要望がある。

本発明のその他の目的及び特徴は、以下図面について実
施例を説明する所から明らかになろう。

問題点（−１１ケ９匁友９−王且ｊび作里本発明では、
従来の装置に伴なう問題を実質的になくし且つ少なくす
る様なＦＩＦＯメモリ・バッファを提供する。

本発明では、メモリ位置に直接的にデーターを書込む為
の共通のデータ入力バス、及びそれからメモリ位置を直
接的に読取ることが出来る様な共通のデータ出力バスを
持つ複数個のメモリ・ワード位置を設・プる。書込みア
ドレス・リング・カウンタが、入力書込み指令に応答し
て、各々のメモリ・ワード位置を逐次的にアドレスする
。読取アドレス・リング・カウンタが同様に動作して、
入力読取指令に応答してメモリ・ワード位置を逐次的に
読取る。Ｗ　／　Ｒｉｌｌ　ｍ器が入力書込み指令の前
縁の変化にも応答して、入力データバスの入力データを
ラッチする。Ｗ　／　ＲＩＩ　ｍ器は書込み及び読取指
令の前縁にも応答して、夫々書込み又は読取アドレス・
リング・カウンタをインフレメン１〜すると共に、アド
レスされたメモリ・ワードの実際の書込み又は読取を行
なう。更に、Ｗ　／　Ｒｉｌｌ　ａ器が、最後のメモリ
動作が書込み動作であったか読取動作であったかの記述
を管理１“る。

書込みアドレス・リング・カウンタの現在のアドレスを
読取アドレス・リング・カウンタの現在のアドレスと比
較する比較器を設ける。両方のカウンタが等しい時、Ｒ
後のメモリ動作が読取動作であったとすれば、ＦＩＦＯ
メモリは空であるから、次の読取動作を禁止する。他方
、書込み及び読込みアドレス・リング・カウンタが同じ
メモリ位置を指しくアドレスが等しい）且つ最後の動作
が書込み動作であったとすれば、ＦＩＦＯメモリは一杯
であるから、中間に読取がなければ、それ以上の書込み
動作を禁止する。

実施例本発明のディジタル通信で広い範囲の種々の用途がある
が、第１図は、本発明を有利に実施し得る環境の１例で
ある。全体を参照数字１０で示したＦＩＦＯメモリ・バ
ッファが図示され、高速データ・プロセッサ１２と低速
陰楊線管（ＣＲＴ）端末１４の間にあって、その間でＦ
ＩＦＯメモリ・バッファ１ｏを介して通信が行なわれる
ことが示されている。データ通信はデータ・プロセッサ
１２からＣＲＴ端末１４へ向かう方向であり、この例で
は、データ・プロセッサ１２が、ＣＲＴ端末１４によっ
て読取り得るよりもずっと高い速度で、ＦＩＦＯメモリ
・バッファ１０にデータを書込むことが出来る。データ
・プロセッサは９，６００ビット／秒近辺の伝送速度を
持つことが出来るが、これに対してＣＲＴ端末１４の様
な典型的な周辺装置は僅か１，２００ビット／秒の伝送
速度しか持つことが出来ない。

従って、ＦＩＦＯメモリ・バッファ１０が中間のデータ
記憶手段となり、この記憶手段にデータを第１の速度で
書込み、第２の速度でそれから読取る。しかし、この発
明のＦＩＦＯメモリ・バッファ１０が、データ書込み速
度がデータ読取速度より遅い場合でも、同じ様に有効に
利用出来ることを承知されたい。ＦＩＦＯメモリ・バッ
ファ１０に対するデータ伝送、即ち、データ書込み動作
が、データ読取動作よりも高い速度である場合、主な問
題となるのは、完全に一杯になったメモリを検出し、デ
ータ伝送が中断される慣れがあることをデータ・プロセ
ッサ１２に警告することである。他方、データ読取り動
作の速度が１込み動作の速度より高い場合、問題は、空
のＦＩＦＯメモリ・バッファ１０を検出することである
。この場合、ＣＲＴ端末１４には、ＣＲＴ端末１４から
のそれ以上の読取指令によって、空のＦＩＦＯメモリ・
バッファの無意味な読取り動作が行なわれない様に、そ
の状態が十分な時間の内に警告されなければならない。

然し、実際のディジタル・データ伝送では、高速データ
書込み動作の短いバーストでバッファ・メモリが一杯に
なり、低速データ読取り動作の一層長いバーストによっ
てメモリ・バッファが空になることがあるから、メモリ
・バッファの空及び一杯の状態の両方が起こり得る。従
って、発信側の装置又は宛先の装置が夫々高速又は低速
装置の何れであるかに関係なく、ＦＩＦＯメモリ・バッ
ファ１０は空及び一杯の両方の体感が起こり得る。

第１図の例に示した装置について云うと、データの流れ
がデータ・プロセッサ１２からＣＲＴ端末１４に向かう
方向であるから、データ入力母線１６がデータ・プロセ
ッサ１２からＦＩＦＯメモリ・バッファ１０への伝送媒
体になる。データ入力バス１６が書込み指令線１８を伴
なっており、データ入力バス１６を介して伝送される各
々のデータ・ワードに伴なう書込み指令がこの書込み指
令線にある。一杯フラグ線２ｏがＦＩＦＯメモリ・バッ
ファ１０からデータ・プロセッサ１２に通じていて、メ
モリ・バッファが一杯であることをデータ・プロセッサ
１２に知らせる。このフラグの詳細は後で述べる。

データ・プロセッサ１２からＣＲＴＩ末１４への全体的
な伝送通路について説明を続けると、データ出力バス２
２がＦＩＦＯメモリ・バッファ１０からＣＲＴ端末１４
に通じている。ディジタル・データが、読取指令線２４
を介してＣＲＴ端末１４からＦＩＦＯメモリ・バッファ
１ｏに出される読取指令によりＦＩＦＯメモリ・バッフ
ァ１０からＣＲＴ端末１４に転送される。この為、ＦＩ
ＦＯメモリ・バッファ１０からデータが読取られ、読取
指令線２４に読取指令が現れる速度で、データ出力バス
２２に出力される。

ＦＩＦＯメモリ・バッファ１０の空の状態が空フラグ線
２６を介してＣＲＴ端末１４に知らされる。リセット線
２８がデータ・プロセッサ１２及びＣＲＴｉ末１４から
ＦＩＦＯメモリ・バッファ１０に通じていて、メモリ・
バッファを所望の初期状態に初期設定する。

第２図には、本発明のＦＩＦＯメモリ・バッファ１０の
基本的な構造上の特徴が示されている。

書込み／読取（Ｗ／Ｒ）制ｔ［１３３０がメモリ４８の
書込み及び読取を制御する為に、データ・プロセッサ１
２及びＣＲＴ・端末１４からの書込み及び読取指令を夫
々受取る。Ｗ　／　Ｒｉｌｌ　ｔｌｌ器３０が、書込み
線３４を介して多段書込みアドレス・リング・カウンタ
３２に、そして読取線３８を介して多段読取アドレス・
リング・カウンタ３６に対応する書込み及び読取信号を
送る。重要なことは、後で更に詳しく説明するが、Ｗ／
Ｒ＠御器３０が、処理に使う最後のメモリ動作指令が書
込み指令であったか読取指令であったかの記述を管理し
ていることである。

複数個の論理ゲートを有する比較器４０が、夫夫複数個
の導体４２．４４を介して書込みアドレス・リング・カ
ウンタ３２及び読取アドレス・リング・カウンタ３６に
接続される。比較器４０は線４６によってＷ／Ｒ制御器
３０にも接続されていて、書込み及び読取アドレス・リ
ング・カウンタ３２．３６が同じアドレスを示す時を知
らせる。

この情報により、詳しいことは後で説明するが、Ｗ／Ｒ
制ｖ１１５３０がメモリ４８が一杯又は空である時を決
定することが出来る。

メモリ４８が複数個のメモリ・ワード位置又はレジスタ
５ｏ１．□Ｈを持ち、これがワード１乃至Ｎを記憶する
。各々のメモリ・ワード・レジスタ５ＯＮが書込みアド
レス・リング・カウンタ３２の１つの段に一意的に接続
され、このメモリ・レジスタのメモリ書込み動作を行な
う。更に各々のメモリ・ワード・レジスタが、メモリ読
取動作を行なう為に、読取アドレス・リング・カウンタ
３６の関連する段にも接続されている。以下の説明では
、書込み又は読取動作の間にアドレスされるメモリ・ワ
ード位置は、リング・カウンタ３２又は３６の一方によ
って指示されるものとする。読取アドレス・リング・カ
ウンタ３６が書込みアドレス・リング・カウンタ３２と
同じメモリ・ワード・レジスタ１乃至Ｎを示し、且つ最
後のメモリ動作が書込み動作であった時、メモリ４８が
一杯であることを理解すれば、この発明が完全に理解さ
れる。同様に、書込み及び読取アドレス・リング・カウ
ンタ３２，３６が同じメモリ・ワード・レジスタ１乃至
Ｎを示し且つ最後に受取った指令が読取指令である時、
メモリ４８は空であるから、この後の読取指令を受取っ
ても処理されない。

例えば、第２図のメモリ４８のメモリ・レジスタ５ｏ２
が読取られ、その為、読取アドレス・カウンタ３６がレ
ジスタ５０２を指示していると仮定する。この時、メモ
リ・ワード・レジスタ５０２乃至５ＯＮは５ｏ１と同じ
く、新しいデータを書込むことが出来る。メモリ・ワー
ド・レジスタ５０１が書込まれた時、メモリ４８が一杯
になる。更に、読取アドレス・リング・カウンタ３６及
び書込みアドレス・リング・カウンタがレジスタ５０２
を指示し、最後のメモリ動作は書込み動作であった。

逆に、メモリ４８全体が書込まれていて、この為、メモ
リ・レジスタ５ＯＮが書込まれていれば、書込みアドレ
ス・リング・カウンタ３２がレジスタ５０１を指示する
。この状況では、レジスタ５０　乃至５ＯＮをこの後で
読取ることが出来、メモリ４８は空になる。読取及び書
込みアドレス・リング・カウンタ３２．３６が同じメモ
リ・レジスタ５０１を指示し、最後のメモリ動作が読取
動作であった時、メモリ空状態を検出することが出来る
ことが判る。

この方法を用いる時、特定のメモリ・アドレスをテーブ
ルに入れておく必要はなく、保持しておかなければなら
ないのは、読取及び書込みアドレスが（何であっても）
等しいかどうか、並びに処理された最後のメモリ指令が
読取動作であったが書込み動作であったかに関する情報
である。

再び第２図について説明すると、メモリ・ワード・レジ
スタ５ｏ１はデータ入力バス１６と共通に接続されたデ
ータ入力５６を持っている。他の各々のワード・レジス
タ５０　　もバス１６に同−Ｎ様に接続されている。同じ様に、各々のメモリ・ワード
・レジスタ５０　　はデータ出力バス２２−Ｎと共通に接続されたデータ出力５８を持っている。

各々のデータ入力バス及びデータ出力バス１６゜２２は
、メモリ・ワード（第４図）にあるデータ・ビット数と
対応する５本のビット線で構成されている。ここで説明
する例のＦＩＦＯメモリ・バッファ１０では、Ｎ個のデ
ータ・ワードを記憶する為のＮ個のメモリ・ワードがあ
る。各々のワードが５ビツトの長さである。勿論、ＦＩ
ＦＯメモリ・バッファ１０のデータ・ワードは、この他
の普通に見られる８ビツト、１６ビツト又は３２ビツト
の長さに合せて容易に拡張することが出来る。

前に述べた様に、書込みアドレス・リング・カウンタ３
２は多数の段を持ち、各々の段がインバータ３９の出力
に接続されている。各段がメモリ・ワード・レジスタ５
０に付設されていて、このメモリ・レジスタに書込み信
号を送る様に作用する。後で詳しく説明するが、メモリ
４８はワー、ド１から開始して読取又は書込みをし、ワ
ードＮまで順次進み、その後同じ順序を再び繰返す。

読取アドレス・リング・カウンタ３６が同様な段を持っ
ていて、同じ様にＮ個のメモリ・レジスタ５０の各々を
逐次的に読取る。読取アドレス・リング・カウンタ３６
の各段が読取信号線３８に接続されている。

最後のメモリ読取及び書込み動作の記述を管理するこの
方式を用い、読取及び書込みメモリ・アドレスが等しい
かどうか比較することにより、メモリ４８の一杯又は空
の状態について非常に正確な判定を下すことが出来る。

本発明の重要な特徴として、従来とは異なり、ＦＩＦＯ
メモリ・バッファ１０のサイクル動作が読取及び書込み
入力指令の後縁のタイミングには関係なく、その前縁だ
けに依存する。前に述べた様に、データ入力バス１６の
データの変化の様な、ＦＩＦＯメモリ・バッファ１０の
外部で起こる事象、又はメモリ４８が空又は一杯である
時の殆んど同時の読取又は書込み動作により、ＦＩＦＯ
メモリ・バッファ１０の信頼性のない動作が起こらない
ので、これは非常に有利である。この目的の為、Ｗ／Ｒ
制御器３０が、読取又は書込み指令の前縁から、完全な
内部読取及び書込みパルスを発生する回路を含んでいる
。特に、第３図には、Ｗ／Ｒ１１ｌｌｔＩｌ器３０の書
込み信号発生器６０が簡単に示されている。

以上に述べたことを前提として、次にＦＩＦＯメモリ・
バッファ１０の動作をかなり詳しく示した第３図、第４
図及び第５図について説明する。

第３図では、書込み信号発生器６ｏの入力に、書込み指
令の前縁を表わす波形が示されており、その出力には、
「書込みクロック」と記したそれから得られる書込みク
ロック・パルスが示されている。バッファ・ゲート６２
が書込み指令線１８をＦＩＦＯメモリ・バッファ１０の
回路から隔離する。単安定マルチバイブレータ６４が、
ゲートの遅延はあるが、入力１８と同じ書込み指令信号
をその入力に受取る。単安定マルチバイブレータ６４は
立上りの変化に応答して、出力パルスを発生する形式で
ある。単安定マルチバイブレータ６４の内部又は外部に
接続される抵抗並びに／又は容量部品（図面に示してな
い）は、所望の幅を持つ出力パルスか発生される様に選
ばれる。本発明の好ましい実施例では、単安定マルチバ
イブレータ６４が幅３０ナノ秒の出力パルスを発生する
。

書込み付能（ライトイネーブル）ラッチ６６も特に重要
であり、これはインバータ９８によって反転された書込
み指令の前縁に応答して、書込みクロック・パルスがナ
ンド・ゲート６８を通過することを禁止する。こういう
ことが起こるのは読取及び書込みアドレス・リング・カ
ウンタ３６゜３２が同じメモリ・ワードを指示し、前の
動作が書込み動作であった場合だけであることが理解さ
れよう、、最終Ｗ／Ｒ動作フリップフロップ７０を設け
て、最後のメモリ動作がメモリ４８の読取であったか書
込みであったかの記述を管理する。最終Ｗ／Ｒ動作フリ
ップロップ７０が書込み付能ラッチ６６の“Ｄ　ＩＩ大
入力接続され、単安定パルスにナンド・ゲート６８を通
過させるべきかどうかに関する指示をする。

第４図の読取信号発生器８０が読取指令の前縁の変化に
同じ様に応答して、メモリ４８が空でない時、読取線３
８に読取パルスを発生する。具体的に云うと、単安定マ
ルチバイブレータ８４がナンド・ゲート８６の一方の入
力に接続される。インバータ８８が読取指令信号を反転
し、それを読取付能ラッチ９０に結合する。読取付能ラ
ッチ９０のＱ出力がナンド・ゲート８６の入力に接続さ
れる。

第４図には、本発明のＦＩＦＯメモリ・バッファ１ｏの
詳しい回路図が示されている。広義に云えば、Ｗ　／　
Ｒ！ＩＩ　ｔｉｌｌ器３０が、メモリ３４が一杯でも空
でもない限り、対応する入力指令に応答して、書込み線
３４に書込みクロック・パルス信号及び読取信号線３８
に読取りロック・パルスを発生する。読取アドレス・リ
ング・カウンタ３６及び書込みアドレス・リング・カウ
ンタ３２は何れも複数個の１ビット段を持つシフトレジ
スタで構成されている。リング・カラン９３２．３６が
、疎取又は書込みをすべき特定のメモリ・ワードを指示
する為に、１個の論理高のビットを各段に逐次的にシフ
トさせる。

比較器部分４０が、メモリ４８の空及び一杯の状態を決
定する為の複数個の２人力ナンド・ゲートを持っている
。比較器部分４０のナンド・ゲート４０のｂが、読取ア
ドレス・リング・力・リング３６のアドレス出力を、書
込みアドレス・リング・カウンタ３２のアドレス出力と
比較して、メモリ４８が一杯であるか空であるかの判定
を下すのに使う為、Ｗ　／　Ｒ制御器３０に（線４６を
介して）出力信号を包括的に供給する。具体的に云うと
、ナンド・ゲート４０のｂｌが、読取アドレス・リング
・カウンタの段３６１の出力を書込みアドレス・リング
・カウンタの段３２１と比較する。ナンド・ゲート４０
のｂ２が段３６２及び３２２を比較すると云う様になつ
℃いる。こうして、ナンド・ゲート４０ｂが読取アドレ
ス・リング・カウンタ３６の段を同じ順位の占込みアド
レス・リング・カウンタ３２の段と比較する。

メモリ４８がラッチ７４の様な入力データ・ラッチを持
ち、線７５の書込み指令信号の後縁の変化で、データ入
力バス１６からの入力データがその中にラッチされる。

データ出力バス２２は、多数の３状態駆動器７６の出力
で構成され、これらの駆動器が宛先の装置に送られるデ
ータ出力バス２２を駆動する電力を供給する。３状態駆
動器７６に対する高インピーダンス状態制御部７８は、
宛先装置にも同番プられる補助線である。

次に第４図のＦＩＦＯメモリ・バッファの典型的な動作
サイクルを詳しく説叫する。

ＦＩＦＯのメモリ・バッファ１０内の種々の回路を所望
の状態に初期設定する為に、リセット入力２８に負のパ
ルスが加えられる。特に、リセツｌ−２８が最終Ｗ／Ｒ
動作フリップフロップ７０のＱ出力が論理高レベルにな
る様にリセットする。

リセット２８は読取及び書込みアドレス・リング・カウ
ンタの段３６　　及び３２　　のリセツｌ−２−８２−
Ｎ入力Ｒど段３６　及び３３１のセット人力Ｓにも接続さ
れる。この為、リング・カウンタの段３６　　および３
２　　の各々のアドレス出力が２−８　　　　　２−Ｎ論理低にリセットされ、リング・カウンタの段３６．３
２１は論理高レベルを出力する様にセラ１へされる。リ
セット信号はアンド・ゲート４１にも結合され、最初に
７リツプフロツブ１３６をセラ１−する。

一般的にリセット信号は、ＦＩＦＯメモリ・バッファ１
０の電源投入の間又はその後に開始され、この為メモリ
４８内には信頼性のあるデータが存在しないと考えるべ
きである。この為、少なくとも最初のメモリ・ワード５
０１に信頼性のあるデータがある様に、書込み動作が実
行されるまで、メモリの初期の読取を禁止すべきである
。最初の読取指令が実際に空のＦＩＦＯメモリ・バッフ
ァ１０に対して出され、読取信号発生点８０がナンド・
ゲート８６の入力に読取信号を発生したと仮定すると、
この結果ととして読取りＯツク・パルスが読取線３８に
現れないことが理解されよう。

リセット２８が最終Ｒ／Ｗ動作動作フリップフッツブの
Ｑ出力に論理高を発生させているから、差当ってインバ
ータ１２２の出力が論理高であると仮定すれば、アンド
・ゲート９４はその入力が論理高であり、従ってその出
力が論理高になる。

読取付能ラッチ９０は、性能入力Ｅが論理高にある限り
、そのＤ入力に現れる論理レベルの補数がＱ出力に転送
される様な形式のＤ形透過形ラッチである。性能入力Ｅ
が低になると、出力は、論理低に向かう変化の時に設定
されたデータの論理レベルにラッチされる。テキサス・
インスツルメンツ・インコーボレーテット社によってＩ
ｎされる８　Ｎ　７４　Ｌ　Ｓ　３６４形の透過形ラッ
チが、こういう動作を行なうラッチの一例である。

従って、入力読取指令の論理高に向かう前縁の変化で、
インバータ８８の出力に対応する論理低に向かう変化で
、透過形ラッチ９０のＤ入力にある論理高の補数を、そ
のＱ出力の論理低としてラッチ’？＋−る。このＱ出力
の論理低がナンド・ゲー１−８６の入力結合される。

従って、読取付能ラッチ９０がナンド・ゲー・ト８６の
一方の入力を強制的に低にしたので、このゲー１−は、
初期読取指令に応答（）て、単安定マルチバイブレータ
８４によって発生されＩＣ読取信号を転送づることが禁
止される。

然し、ｉｌＲ／Ｗ動作フリ動作フリップフロップ用０が
最初は論理低レベルの設定されているから、アンド・ゲ
ート９６の出力が書込み付能ラッチ６６に対して論理低
レベルを出す。書込み指令インバータ９８が書込み指令
の立上りを負に向かう縁に反転し、それを書込み付能ラ
ッチ６６のＥ入力に印加する。これによって、そのＤ入
力の論理低が、ナンド・ゲート６８の入力１００に対し
、Ｑ出力の論理高となる。ナンド・ゲート６８の３番目
の入力も、バッファ６２の入力及び出力の論理高の結果
として、やはり高である。従って、単安定マルチバイブ
レータによって発生された書込みパルスがナンド・ゲー
ト６８を通過することが出来る。

第３図には、書込み単安定マルチバイブレータ６４がブ
ロック図で示されているが、実際にはバッファ・ゲート
１０２、インバータ１０４及びタイミング・キャパシタ
１０６で構成されている。

占込み指令の正に向かうパルスが、バッファ・ゲート６
２からナンド・ゲート６８の一方の入力に送られること
が判る。バッファからの書込み指令が別のバッファ１０
２の入力にも印加される。タイミング・キャパシタ１０
６は、インバータ１０４の入力がバッファ・ゲート１０
２の入力に追従しない様にする。これは、インバータ１
０４の入力閾値に達するまで、それが立上りの変化を遅
延させるからであり、閾値に達した時、インバータ１０
４の出力が論理低レベルになり、こうしてナンド・ゲー
１−６８の出力を論理高に戻す。従って、上に述べた回
路構成により、書込み指令の立上りの変化によって、履
込みクロック線３４に書込みクロック・パルスが出る。

ここで簡単に第５図を参照すれば、線３４に書込みクロ
ック・パルスを発生するＷ　／　Ｒｉｌｌ　ｉｌｌｌｌ
器内０内形が示されている。これらの波形から、書込み
指令の立上りの変化の結果として、インバータ９８の出
力が低になり、線７５を介して書込み性能ラッチ６６の
Ｑ出力を論理高にセットすることが判る。これと平行し
て、バッファ・ゲート６２の出力が論理高レベルになり
、この為ナンド・ゲートθ８の２つの入力に２つの論理
高が現れる。インバータ１０４の入力にあるタイミング
・キャパシタ１０６がこのインバータの出力を遅延した
論理高に保っているから、ナンド・ゲート６８の３番目
の入力も高であり、こうして書込みクロックの低に向か
う部分を発生する。タイミング・キャパシタ１０６が、
インバータ１０４の入力閾値に対応する電圧１０８まで
充電すると、インバータの出力が波形に示す用に低にな
り、ナンド・ゲート６８の出力を高にし、こうして書込
みクロック・パルスを終わらせる。第５図の波形の寸法
１０９は、インバータ１０４の入力に論理高を加えて、
その出力を論理低レベルにするのに十分な程度に、タイ
ミング・キャパシタ１０６が充電されるのに要する＠間
の長さを表わす。タイミング・キャパシタ１０６の値を
一層大きくすれば、書込み線３４の書込みクロック・パ
ルスの幅が一層大きくなる。

以上の説明から、Ｗ　／　Ｒｌｌ１ｌＪ　１０器３０が
書込み指令の立上りに応答して、書込みりＤツク・パル
スＷＲＣＬＫを発生することが理解されよう。

Ｗ　／　Ｒｉ制御各３０の読取信号発生器８０も同様に
構成されていて、読取指令に応答して、読取線３８にパ
ルスＲＤ　　ＣＬＫを発生する。

書込み指令に応答して、インバータ９８の出力が線７５
で低に向かう変化となり、これがデータ入力バス１６に
その時存在しているディジタル・データを夫々の透過形
データ入力ラツチ７４にセットする。バッファ・インバ
ータ１１ｏがデータ入力バス１６から伝送されてきた各
々のデータ・ワードの５データ・ビットを受取り、伝送
線路電圧をＦＩＦＯメモリ・バッファ１０の回路電圧と
両立し得るディジタル信号に変換する。バッファ・イン
バータ１１０の出力が、インバータ１１２の出力と共に
、各々のデータ・ビット及びその補数を夫々の入力デー
タ・ラッチ７４に供給する。

この回路構成により、その時データ入力バス１６に存在
しているディジタル・データが、書込みサイクルの初め
に入力データ・ラッチ７４にラッチされる。これは、書
込み指令の前縁の変化の直前又は直後に発生する、デー
タ入力バス１６のディジタル・データの変化があっても
、それが無視されるので、有利である。

線３４の書込みクロック・パルス（ＷＲＣＬＫ）がイン
バータ３９によって反転され、書込みアドレス・リング
・カウンタ３２の各々のレジスタ段に対して同時にクロ
ック作用をする。書込みアドレス・リング・カウンタの
各段３２１乃至３２Ｈの出力が、段３２Ｈの出力を除い
て、隣接する次に高次の段の０人力に接続される。段３
２Ｎの出力は第１段３２１のＤ入力に接続される。従っ
て、ＷＲＣＬＫの低に向かう変化で、段３２１の出力の
論理高くリセットから）が段３２□の出力ヘシフトする
。書込みアドレス・リング・カウンタの段３２１の出力
が、アンド・ゲート１１４の入力となり、ＷＲＣＬＫも
同じである。従って、アンド・ゲート１１４の出力が論
理高パルスであり、これがメモリ書込み信号線１１６を
介してメモリ・ワード・レジスタ５０１に送られる。線
１１６の正のパルスの負に向かう変化が、入力データ・
ラッチ７４にラッチされた５データ・ビットをメモリ・
ワード５ｏ、の対応するセル又はビット位置に書込む。

メモリ・ワード５０１の各々のビット記憶区域１１８は
交差結合形ラッチであり、夫々読取及び書込み入力の論
理低レベルがメモリ・ワード・レジスタ５１１内に全て
のビットの対応する読取又は書込みを行なう。メモリ・
ワード・レジスタ５０　乃至５ＯＮの各々のビット・セ
ル１１８を形成する交差結合形ラッチは、普通の設計で
ある。

前に述べた様に、リセット２８が、レジスタ段３６　．
３２１のＱ出力を論理高状態にセットすすると共に、他のレジスタ段をリセットして、その出力状
態が論理低になる様にすることにより、読取及び書込み
アドレス・リング・カウンタ３６゜３２を初期設定する
。各々のメモリ・ワード・レジスタ５０のビット・セル
は、メモリ読取信号線１２．０が論理高状態にある時に
、読取動作が行なわれる様に構成されている。逆に、前
にも述べたが、書込み線１１６信号の立下りで、メモリ
・ワードの書込みが行なわれる。

本発明では、メモリ４８は、リセット２８によってリセ
ットされた侵、空と見なすことが出来或いは信頼性のな
いデータを持っていると見なすことが出来る。従って、
中間に書込みを行なわないこの後の読取は、空のメモリ
の読取によって無効データが出るから、禁止すべきであ
る。比較器のナンド・ゲート４０ｂ１の入力が読取及び
書込みアドレス・リング・カウンタのレジスタ段３６１
゜３２１の出力に接続されており、従って初期設定の復
、ナンド・ゲート４０ｂ１の出力は論理低である。この
論理低がインバータ１２２の入力に結合される。このイ
ンバータが論理高を最終Ｒ／Ｗ動作フリップフロップ７
０のアンド・ゲー１−９４　。

９６の入力に結合する。前に述べた様に、これによって
最初の読取指令が処理されない様にする。

最初の書込み動作について言うと、リセット２８の問、
最終Ｒ／Ｗ？作フリラフリップフロップＱ出力が論理低
に設定され、この論理低がアンド・ゲート９６を介して
結合されて、書込み性能ラッチ６６のＤ入力に現れるこ
とに注意されたい。

このラッチ６６に対するＥ入力の負の変化で、Ｄ入力の
論理低がＱ出力の論理高となって現れ、こうして書込み
信号発生器６０を通じて最初の書込み指令を処理するこ
とが出来る様にする。発生された書込みクロック・パル
スが線３４に現れ、こうしてＲ／Ｗ動作フリップフロッ
プのＱ出力を論理高にセットすると共に、書込みアドレ
ス・リング・カウンタ３２のクロック作用をする。アド
レス・リング・カウンタの各段のＱ出力が前に述べた様
に、隣接する次に上位の段のＤ入力に接続されているか
ら、書込みアドレス・リング・カウンタ３２１に最初に
セットされた論理高が、線３４の相次ぐＷＲＣＬＫパル
スで各々のレジスタ段の位置をシフトしていく。従って
、最初の書込み指令が発生した時、メモリ・ワード位置
５０１が最初に書込まれ、書込みアドレス・リング・カ
ウンタの段３２１のＱ出力に最初にあった論理高が、カ
ウンタの段３２□のＱ出力にシフトする。

各々の比較器ナンド・ゲート４０ｂ１乃至４０ｂＮの一
方の入力が論理低であって、インバータ１２２に論理高
レベルを送るから、この後の書込み及び読取動作が、こ
の順序で許される。インバータ１２２の出力が線４６を
介してアンド・ゲート９４．９６に論理低を印加し、こ
うして書込み及び読取付能ラッチ６６．９０のＤ入力に
低を送る。その結果、この両方のラッチ６６．９０のＱ
出力が論理高になり、以後の書込み及び読取動作を許す
。

実際、この後の書込み及び読取動作を行なうことが出来
、書込みアドレス・リング・カウンタ３２が読取アドレ
ス・リング・カウンタ３６より先に進んでいる限り、同
時に実行することも出来る。

読取及び書込みアドレス・リング・カウンタ３６゜３２
が同じメモリ・ワード・レジスタを指示しなければ、書
込み回路は完全に読取回路から独立しているから、同時
の読取及び書込み指令をＦＩＦＯメモリ・バッファ１０
によって処理することが出来る。然し、同じメモリ・ワ
ード・レジスタが指示される状態が存在する時、アンド
・ゲート９４．９６に対し、最終Ｒ／Ｗ動作フリップフ
ロップ７０がｆｉ制御作用を持ち、この時読取及び書込
み動作の独立性が変わる。これは、読取及び書込みアド
レス・カウンタ３６，３２によって同じメモリ・ワード
・レジスタがアドレスされた時、インバータ１２２の出
力が高であり、この為、最終Ｒ／Ｗ動作フリップ７０ツ
ブ７０のｄ又はＱ出力の低が、夫々の透過形ラッチ９０
又は６６を介して、読取発生器８０又は書込み信号発生
器６０のどちらが性能されるかを決めることから判る。

従って、読取又は書込み指令最終動作の記述を持つｉ終
Ｒ／Ｗ動作フリップフロップ７０が、読取及び書込みア
ドレス・リング・カウンタ３６゜３２が同じメモリ・ワ
ードを指示する時を検出する比較器４０と共に、メモリ
が空である時、メモリ・ワードが読取られない様に、そ
して一杯である時、書込まれない様に保証する。読取及
び書込み信号発生器８０．６０が最終Ｒ／Ｗ動作フリッ
プフロップ７０と関連して動作する。これらの発生器は
、指令の処理によって、空のメモリの読取又は一杯のメ
モリの書込みが起こる場合、読取及び書込み指令を積極
的に・排除する。

比較器部分４０によって検出されるメモリ４８の空又は
一杯の状態が、出力２６（空）及び２０（一杯）により
、他の装置に知らされる。メモリ４８の空／一杯状態を
知らせる回路は次の様に接続されている。

ナンド・ゲート４０ａ１が読取アドレス・リング・カウ
ンタの段３６１をそれより上位の書込みアドレス・リン
グ・カウンタの段３２２と比較する。ナンド・ゲーｔ−
４０ａ　２が読取カウンタの段３６２をそれより上位の
書込みカウンタの段３２３と比較すると云う様に作用す
る。この方式を用いると、ナンド・ゲート４０ａが読取
アドレス・リング・カウンタの段３６を夫々上位の書込
みアドレス・リング・カウンタの段と比較する。

ナンド・ゲート４０Ｃ１が書込みアドレス・リング・カ
ウンタの段３２１の出力を次に上位の読取アドレス・リ
ング・カウンタの段３６２の出力と比較する。ナンド・
ゲート４０Ｃ２が書込みカウンタの段３２□をそれにり
上位の読取カウンタの段３６３と比較すると云う様にな
る。この為、ナンド・ゲート４０ｃが書込みアドレス・
リング・カウンタ・３２を夫々それより上位の読取アド
レス・リング・カウンタの段３６と比較する。

各々のナンド・ゲート４０ａの出力が共通に接続される
と共にアンド・ゲート４１に接続される。

アンド・ゲート４１の他方の入力が線２８のリセツ１へ
信号に接続される。アンド・ゲート４１の出力がフリッ
プフロップ１３６のセット入力に接続される。同様に、
各々のナンド・ゲー゛ト４０Ｃ，の出力が共通に接続さ
れると共に、フリップ７０ツブ１３６のリセット入力に
接続される。

インバータ１２２の出力がナンド・ゲート１３８．１４
０の入力に接続される。フリップフロップ１３６のＱ及
びＱ出力が夫々ナンド・ゲート１３８．１４０の別の入
力に接続される。最後に、ナンド・ゲート１３８の出力
２６がメモリ４８の空状態を知らせ、ナンド・ゲート１
４０の出力２０が一杯状態を知らせる。

動作について説明すると、比較器部分４０のナンド・ゲ
ート４０ａ、４０Ｃが夫々メモリ４８の空に近い状態又
は一杯に近い状態を検出した時、フリップフロップ１３
６がそれに対応してリセット又はセットされる。つまり
、書込む為に１つのメモリ・ワード位置しか利用する為
に残っていない時、ナンド・ゲート４０ｃがフリップフ
ロップ１３６をリセツ１−する様に作用する。逆に、読
取の為に１つのメモリ・ワード位置しか残っていない時
、ナンド・ゲーｈ　４０　ａが作用してフリップフロッ
プ１３６をセットする。更に、今述べた最後のメモリ・
ワード位置に実際に書込まれ又は読取が行なわれた時、
ナンド・ゲート４０ｂがナンド・ゲート１３８，１４０
を性能する様に作用する。ナンド・ゲート１３８，１４
０の性能により、フリップフロップ１３６の出力が、−
棒線２０又は空線２６を介して、外部装置に対して一杯
の表示又は空の表示を通過させることが出来る様になる以上の説明の１例どして、読取アドレス・リング・カウ
ンタの段３６゜の出力が論理１　”（−あって、メモリ
・ワード位置５０２を指示しており、書込みアドレス・
リング・カウンタの段３２３が同様にメモリ・ワード位
置５０３を指示していると仮定する。これは、メモリ・
ワード５０２が書込まれた最後のメモリ・ワードであっ
て次に読取られるものである状態、即ち、殆んど空の状
態を表わす。この為、ナンド・ゲート４０ａ２の入力が
両方とも高であり、その出力が低をアンド・ゲート４１
に結合し、このゲートがフリップ７０ツブ１３６をセッ
トする。その結果、メモリ・ワード位置５ｏ３が読取ら
れた時、ナンド・ゲート４０ｂ３は段３６　と３２３が
等しいことを見出し、こうしてゲート１３８を付能して
、出力２６に空状態を知らせる。

メモリ一杯状態の１例として、書込みアドレス・リング
・カウンタの段３２２が論理１であって、メモリ・ワー
ド位＠５０２を指示し、読取アドレス・カウンタの段３
６３が同様にメモリ・ワード位置５０３を指示している
と仮定する。これは、メモリ・ワード５０２が読取られ
た最後のメモリ・ワードであって、次に書込まれるもの
である状態、即ち殆んど一杯の状態を表ね−″。この為
、ナンド・ゲート４０Ｃ２の人力が両方とも高であり、
その出力が低をフリップフロップ１３６のリセット入力
に結合する。従って、このフリップ７０ツブがリセット
され、一杯状態を予想して、ゲート１４０の一方の入力
に論叩高を加える。実際、もう１回の書込み動作が行な
われ、読取及び書込みの段３６　．３２３がメモリ・ワ
ード位置５０を指示する場合、ナンド・ゲート４０ｂ３
がゲート１４０を付能し、この時論理低が出力２０に一
杯状態を知らせる。

以上の説明から、空又は一杯状態が曖昧でないフォール
スル一時間がゼロの非同期形ＦＩＦＯバッファ・メモリ
が提供されたことが判る。比較器が、メモリ・ワードが
書込まれ又は読取られる時を検出し、最終Ｒ／Ｗ動作フ
リップフロップが、最後のメモリ動作が読取動作であっ
たか書込み動作であったかの記述を管理する。読取信号
発生器及び書込み信号発生器が夫々入力の読取指令及び
書込み指令の前縁の変化に応答して、内部の読取及び書
込みパルスを発生する。読取信号発生器は比較器部分及
び最終Ｒ／Ｗ動作フリップフロップにも応答して、読取
及び書込みアドレス・リング・カウンタが同じメモリ・
ワードを指示し且つ最後の動作がメモリ読取動作であっ
た場合、読取信号を内部で発生することを防止する。同
様に、書込み信号発生器が、比較器部分及び最終Ｒ／Ｗ
動作フリップフロップと協働して、両方のカウンタが同
じメモリ・ワードを指示し且つ最後の動作が害込み動作
であった場合、書込み信号の発生を防止する。

特定の論理構造について好ましい実施例の方法と装置を
説明したが、特許請求の範囲によって定められた本発明
の範囲を逸脱せずに、技術的な選択事項として細部にい
ろいろな変更を加えることが出来るを承知されたい。個
々の利点を実用Ｊ−る為に、ここに説明した種々の有利
な特徴の全てを１個の複合ＦｉＦＯメモリ・バッファに
採用することは必要ではない。この為、こういう特徴が
、ある請求範囲には個別に限定されている。

以上の説明に関連して、更に下記の項を開示する。

（１）　　読取及び占込み動作を行なうシフトレジスタ
・メモリの状態を決定する方法に於て、メモリの最後の
読取及び書込み動作の記述を管理し、メモリ書込み動作
の現在のシフ１〜レジスタ・アドレスをメモリ読取動作
の現在のアドレスと比較し、メモリ読取動作の現在のア
ドレスがメモリ書込み動作の現在のアドレスと等しく且
つメモリの最後の動作が予定の動作であった時、メモリ
の状態の表示を発生する工程を含む方法。

（２）　　第（１）項に記載した方法に放て、メモリの
状態が、前記予定の動作が為込み動作である時は一杯で
あると判定される方法。

（３）　　第（１）項に記載した方法に於て、メモリの
状態が、前記予定の動作が読取動作である時は空である
と判定される方法。

（４）　　第（１）項に記載した方法に於て、更に、他
の装置から前記メモリに送られた電気パルスの変化の縁
でメモリ動作を開始し、前記電気パルスの他の如何なる
変化の縁にも関係なく、前記変化の縁の結果として前記
メモリ動作を完了する工程を含む方法。

（５）　　第（４）項に記載した方法に放て、更に、前
記変化の縁の結果として、前記メモリを読取る為に、前
記メモリ・システム内で電気パルスを発生する工程を含
む方法。

（６）　　第（５）項に記載した方法に於て、更に、前
記変化の縁の結果として、前記メモリを書込む為に、前
記メモリ・システム内で電気パルスを発生する工程を含
む方法。

（７）　　第（５）項に記載した方法に於て、更に、前
記表示がメモリが空であることを示す時、前記メモリを
読取る為に前記電気パルスを発生ずることを禁止する工
程を含む方法。

（８）　　第（６）項に記載した方法に於て、更に、前
記表示がメモリが一杯であることを示す時、前記メモリ
に書込む為に前記電気パルスを発生することを禁止する
ことを含む方法。

（９）　　シフトレジスタ・メモリ・システムの状態を
決定する回路に於て、前記メモリ・システムの最後のメ
モリ読取及び書込み動作の記述を管理する手段と、メモ
リ書込み動作の現在のアドレスをメモリ読取動作の現在
のアドレスと比較する手段と、メモリ読取動作の現在の
アドレスがメモリ書込み動作の現在のアドレスと等しく
且つ最後のメモリ動作が予定の動作であった時、前記メ
モリ・システムの状態の表示を発生する手段とを右する
回路。

（１０）第（９）項に記載した回路に於て、前記予定の
動作が書込み動作である時、前記シフト・レジスタ・メ
モリ・システムの一杯状態が表示される回路。

（１１）第（９）項に記載した回路に於て、前記予定の
動作が読取動作である時、前記シフト・レジスタ・メモ
リ・システムの空状態が表示される回路。

（１２）第（９）項に記載した回路に於て、更に、他の
装置から前記メモリに送られた電気パルスの変化の縁で
メモリ動作を開始する手段と、前記電気パルスの他の変
化の縁に関係なく、前記変化の縁の結果として前記メモ
リ動作を完了する手段とを有する回路。

（１３）第（１２）項に記載した回路に於て、更に、前
記メモリを読取る為に、前記変化の縁に応答して電気パ
ルスを発生する手段を含む回路。

（１４）第（１２）項に記載した回路に於て、更に、前
記メモリに書込む為に、前記変化の縁に応答して電気パ
ルスを発生する手段を含む回路。

（１５）第（１３）項に記載した回路に於て、更に、前
記メモリが空である時、前記メモリを読取る為に電気パ
ルスを発生することを禁止する手段を含む回路。

（１６）第（１４）項に記載した回路に於て、更に、前
記メモリが一杯である時、前記メモリに書込む為に前記
電気パルスを発生することを禁止する手段を含む回路。

（１７）メモリ動作に応答してその中にデータを古込み
且つそれからデータを読取る相互接続された複数個のア
ドレス可能なメモリ・レジスタを持つ形式のメモリに用
いられる読取及び書込み制御器に於て、その中にデータ
を書込む為に各々のメモリ・レジスタを逐次的にアドレ
スする書込みアドレス手段と、それからデータを読取る
為に各々のメモリ・レジスタを逐次的にアドレスする読
取アドレス手段と、前記書込みアドレス手段のアドレス
を前記読取アドレス手段のアドレスと比較して該アドレ
スが等しいことを決定する比較器手段と、前記メモリの
読取動作又は書込み動作の内一番最近の動作の表示を貯
蔵する読取及び書込み記憶手段と、前記比較器が前記読
取及び書込みアドレスが等しいことを決定し且つ前記読
取及び書込み記憶手段が、最後のメモリ動作が前記メモ
リの予定の動作であったと言う表示を記憶している時、
前記メモリのメモリ動作を防止する手段とを有する読取
及び書込み制御Ｉ器。

（１８）第（１７）項に記載した読取及び書込み制御器
に於て、前記書込みアドレス手段が、書込みアドレス・
カウンタと、該書込みアドレスに関連する１つのメモリ
・レジスタに書込むべき入力データを記憶するデータ入
力ラッチと、書込み指令の最初の変化に応答して前記書
込みアドレス・カウンタをインクレメントし、前記入力
データを前記ラッチにラッチし、ラッチされたデータを
前記メモリ・レジスタに記憶する回路手段とを含んでい
る読取及び書込みυ１＠器。

（１９）第（１８）項に記載した読取及び書込み制御器
に於て、前記回路手段が、前記変化に応答して、前記メ
モリ・ワードにラッチされたデータを書込む為の書込み
パルスを発生するパルス発生手段を含んでいる読取及び
書込み制御器。

（２０）第（１９）項に記載した読取及び書込み制御器
に於て、前記パルス発生手段が予定の幅を持つパルスを
発生する読取及び書込み制御器。

（２１）第（１７）項に記載した読取及び書込み制御器
に於て、前記読取アドレス手段が、読取アドレス・カウ
ンタと、読取指令の最初の変化に応答して、前記読取ア
レス・カウンタをインクレメントし、１つのメモリ・レ
ジスタからラッチされたデータを読取る回路手段とを有
する読取及び書込み制ｔ［ｌ為。

（２２）第（１８）項に記載した読取及び書込み制御器
に於て、前記回路手段が前記変化に応答して、メモリ・
レジスタからデータを読取る為の読取パルスを発生ずる
パルス発生手段を含んでいる読取及び書込み制御器。

（２３）第（１９）項に記載した読取及び書込み制御器
に於て、前記パルス発生手段が予定の幅を持つパルスを
発生する読取及び書込み制御器。

（２４）何れもその中にデータを書込み且つそれからデ
ータを読取る様になっている複数個の記憶素子を持つメ
モリと、夫々メモリ書込み動作を行なう為に出力が相異
なる記憶素子に接続されていると共に、入力が隣接する
段の出力に接続され、且つクロック入力を持っていて、
クロック作用をする時、各々の段の内容がそれと接続さ
れた隣接する段に転送される様な複数個の１ビット段を
持つ下記アドレス・リング・カウンタと、夫々メモリ読
取動作を行なう為に出力が相異なる記憶素子に接続され
ていて、入力が隣接する段の出力に接続され、且つクロ
ック入力を持つことにより、クロック作用をする時、各
々の段の内容がそれに接続された隣接する段に転送され
る様になっている複数個の１ビット段を持つ読取アドレ
ス・リング・カウンタと、一方のレベルを持つ論理信号
が各各カウンタの１つの段だけに記憶され且つ別のレベ
ルを持つ論理信号が各々のカウンタの残りの段に記憶さ
れる様に、前記書込みアドレス・リング・カウンタ及び
前記読取アドレス・カウンタを初期設定する手段と、複
数個の論理ゲートを持っていて、各々のゲートが、前記
書込みアドレス・リング・カウンタの１つの段の出力に
接続された入力、及び前記読取アドレス・リング・カウ
ンタの１つの段の出力に接続された入力を持ち、該論理
ゲートの出力が、その出力が前記一方のレベルの論理信
号を持つ様な書込み及び読取アドレス・リング・カウン
タの段に前記メモリのある記憶素子が接続されている時
の表示を発生する様な比較器と、入力書込み指令の前縁
に応答して前記メモリの書込み動作を行なう為の書込み
パルスを発生する書込み信号発生器と、入力読取指令の
前縁の変化に応答して前記メモリの読取動作を行なう為
の読取パルスを発生する読取信号発生器と、前記書込み
パルスに応答する入力及び前記読取パルスに応答する入
力を持つと共に、当該シフト・レジスタ・システムによ
って処理された最後の読取又は書込み動作を表示する出
力を持つ最終読取／書込み動作回路と、前記比較器の論
理ゲー１−の出力の表示に応答すると共に、最後に処理
された書込み動作を表わす前記最終読取／書込み動作回
路の出力に応答して、前記書込みパルスによる前記メモ
リの書込み動作を禁止する書込み性能ラッチと、前記比
較器の論理ゲートの出力の表示に応答すると共に＠後に
処理された読取動作を表示する前記最終読取／書込み動
作回路の出力に応答して、前記読取パルスによる前記メ
モリの読取動作を禁止する読取付能ラッチを有するシフ
１−・レジスタ・システム。

（２５）第（２４）項に記載したシフト・レジスタ・シ
ステムに於て、更に、前記比較器の論理ゲートの出力に
応答して、前記メｔりの殆んど一杯の状態及び殆んど空
の状態を知らせる手段を有するシフト・レジスタ・シス
テム。

（２６）第（２５）項に記載したシフト・レジスタ・シ
ステムに於て、更に、前記殆んど一杯の状態及び殆んど
空の状態が知らされたことに応答して、メモリ一杯状態
及びメモリ空状態を表示する手段を有するシフト・レジ
スタ・システム。

【図面の簡単な説明】

第１図は本発明を実施することが出来る様な環境を示す
ブロック図、第２図は本発明の更に詳しいブロック図で
、ＦＩＦＯメモリ・バッファの種棒の機能的な部分を示
すブロック図、第３図は入力書込み指令の前縁の変化か
ら書込み信号を発生する為に、単安定マルチバイブレー
タ回路を用いたＷ／Ｒ制御器の一部分の回路図、第４図
は好ましい実施例のＦＩＦＯメモリ・バッファの詳しい
回路図、第５図はＷ／Ｒ制御制御車安定マルチバイブレ
ータ回路の波形図である。主な符号の説明３２：書込みアドレス・リング・カウンタ３６：読取ア
ドレス・リング・カウンタ４０：比較器４８：メモリ

Claims

【特許請求の範囲】

（１）読取及び書込み動作を行なうシフトレジスタ・メ
モリの状態を決定する方法に於て、メモリの最後の動作が読取であつたか書込みであつたか
を記憶する工程と、メモリ書込み動作の現在のシフトレジスタのアドレスを
メモリ読取動作の現在のシフトレジスタのアドレスと比
較する工程と、メモリ読取動作の現在のアドレスがメモリ書込み動作の
現在のアドレスと等しく且つメモリの最後の動作が予定
の動作であつた時、メモリの状態の表示を発生する工程
とを含む方法。
（２）シフトレジスタ・メモリ・システムの状態を決定
する回路に於て、前記メモリ・システムの最後の動作が読取であつたか書
込みであつたか記憶する手段と、メモリ書込み動作の現在のアドレスをメモリ読取動作の
現在のアドレスと比較する手段と、メモリ読取動作の現
在のアドレスがメモリ書込み動作の現在のアドレスと等
しく且つ最後のメモリ動作が予定の動作であつた時、前
記メモリ・システムの状態の表示を発生する手段とを有する回路。