SE503914C2 - Dataöverföringssystem - Google Patents

Description

503 914 2 Bland andra publikationer, som hänför sig till samma område kan nämnas följande.

US patentet 5,3l9,597 “Fifo memory and line buffer", US patentet 5,084,837 "Fifo buffer with folded data trans- mission path permitting selective bypass of storage", US patentet 4,803,654 "Circular first-in, first-out buffer system for generating input and output addresses for read/write memory independently".

Redogörelse för uppfinningen.

Ett syfte med föreliggande uppfinning är att åstadkomma en snabb, liten och enkel databuffert mellan de två klockdomänerna i det inledningsvis ovan definierade dataöverföringssystemet.

Detta åstadkommes enligt uppfinningen genom en databuffert, som innehåller ett antal datalagringselement, en trädformig struktur av multiplexorelement, en skrivadressgenerator, samt en läsadressgenerator. Datalagringselementen har dataingångar an- slutna parallellt till en ingång för en dataström från den sändande klockdomänen. Den trädformiga strukturen av multi- plexorelement är anordnad för mottagning av data från datalag- ringselementen, och avger på en utgång en dataström till den mottagande klockdomänen. Skrivadressgeneratorn genererar, styrt av en skrivklocksignal från den sändande klockdomänens klocka, läsadresser för inläsning av data från den sändande klockdomänen till datalagringselementen, ett i taget. Läsadressgeneratorn genererar, styrt av en läsklocksignal från den mottagande klock- domänens klockgenerator, läsadresser för utläsning av data från datalagringselementen i samma ordning som de lästs in.

Den trädformiga strukturen kan ha en första nivå av multi- plexorelement anslutna för mottagning av data parallellt från vardera ett antal av datalagringselementen. Ett antal följande nivåer av lagringselement är anslutna för mottagning av data från ett antal av föregående nivås multiplexorelement. En sista nivå innehåller ett multiplexorelement, på vars utgång en data- ström avges till den mottagande klockdomänen.

Den första nivåns multiplexorelement kan närmare bestämt vara anslutna för mottagning av data från vardera minst två av data- lagringselementen, och var och en av följande nivåers multi- plexorelement vara anslutna för mottagning av data från åtmins- 3 tone två av föregående nivås multiplexorelement.

Figgrbeskrivning.

Uppfinningen skall nu beskrivas närmare med hänvisning till på bifogade ritningar visade utföringsexempel.

På ritningarna visar fig. 1 ett principschema av ett dataöverföríngssystem, fig. 2 en första utföringsform av ett dataöverföringssystem enligt uppfinningen, fig. 3 en mera detaljerad utföringsform av dataöverförings- systemet enligt fig. 2, fig. 4 en i utföringsformen enligt fig. 3 ingående adress- generator, fig. 5 signaler, som uppträder i kretsen enligt fig. 3 och 4.

Föredragna utföringsformer.

I fig. 1 betecknar 102 och 104 varsin klockdomän. Klock- domänerna 102 och 104 kan t.ex. vardera utgöras av en cpu, en del av en ATM-väljare, eller någon annan utrustning som sänder respektive mottager data. Klockdomänen 102 har en intern klock- oscillator, som arbetar med en första klockhastighet, och klock- domänen 104 har en intern klockoscillator som arbetar med en andra klockhastighet, som skiljer sig från den första klock- hastigheten.

Data skall överföras från klockdomänen 102 till klockdomänen 104. På grund av de olika klockhastigheterna hos de båda klock- domänerna måste det i överföringsledet finnas en buffert 106, som ombesörjer att seriella data dl, som lämnar den första klockdomänen 102 med den första klockhastigheten inkommer till den andra klockdomänen 104 i form av seriella data d2 med den andra klockhastígheten. Kretsen 106 har en styringång 110 för en klocksignal cl från den sändande klockdomänen 102 och en styr- ingång 112 för en klocksignal c2 från den mottagande klockdomä- nen 104. Motsvarande arrangemang kan finnas i motsatt riktning, dvs. från klockdomänen 104 till klockdomänen 102.

Kretsen i fig. 2 motsvarar bufferten 106 i fig. 1. Den in- nehåller ett antal datalagringselement 2021 ... 202n, vilka är parallellt ínkopplade via varsin dataingång 2041 ... 204n till dataingången di som mottager en seriell dataström från den 503 914 4 sändande klockdomänen 102. Datalagringselementen 2021 ... 2021 har vidare varsin styringång 2081 ... 208n. Styringångarna 2081 ... 208n är anslutna till en skrivadressgenerator 210, som styrt av den på en styringång 212 inkommande klocksignalen cl från den sändande klockdomänens 102 klocka adresserar datalagringselemen- ten 2021 ... 202n, ett efter ett, för inskrivning däri av på dataingången di inkommande data dl.

Datalagringselementen 2021 ... 202n har varsin datautgång 2141 ... 214noch är två och två anslutna med en respektive datautgång 2141 ... 214n till en multiplexor i en första nivå av multiplexo- rer 2161 ... 216mQ. Multiplexorerna 2161 ... 216m2 bildar den översta nivån i en med en pil 218 indikerad trädstruktur av multiplexorer, som avslutas av en utgångsmultiplexor 220, från vars datautgång 222 den seriella dataströmmen d2 tillförs den mottagande klockdomänen 104.

En läsadressgenerator 224 är anordnad att, styrt av den på en styringång 226 uppträdande klocksignalen c2 från den mottagande klockdomänens 104 klockgenerator, läsa multiplexorer- na i trädstrukturen 218 i samma ordning som data inskrivits i datalagringselementen 2021 ... 202n, för utläsning av data från bufferten 106.

Datalagringselementen kan bestå av datavippor, latchar eller andra element med minnesfunktion. Såsom fackmannen väl känner till läser en datavippa in och lagrar data vid t.ex. positiva eller negativa flanker hos en styrsignal. Såsom likaledes är känt är en latch genomskinlig vid en första logisk nivå på ingången, dvs. data på ingången blir synlig på utgången efter en viss tidsfördröjning, och detta datainnehåll lagras vid en andra logisk nivå, dvs. blir okänsligt för förändringar på ingången.

Vad beträffar de ovan nämnda multiplexorerna kan det även här röra sig om kretsar av för fackmannen väl känd typ. Som exempel kan nämnas kretsar av vipptyp, där data läses in på den ena eller andra ingången på stigande resp. fallande flank hos en styrsignal, eller kretsar av kanalväljartyp. Kretsar av det senare slaget kan t.ex. uppvisa två ingångar och vara uppbggda av två NAND-grindar, som är så kopplade att data på den ena in- gången eller andra ingången får passera igenom vid t.ex. etta resp. nolla hos en styrsignal. sus 9141 5 En mera detaljerad utföringsform av den i fig. 2 indikerade, generella utföringsformen av uppfinningen visas i fig. 3.

Kretsen i fig. 3 innehåller fyra datalagringselement 302, 304, 306 och 308, motsvarande datalagringselementen 2021 ... 202n. Datalagringselementen 302, 304, 306 och 308 antas här bestå av flanktriggade datavippor.

Datavipporna 302, 304, 306 och 308 har varsin dataingång och varsin styringång anslutna på samma sätt som i fig. 2. Datain- gångarna är sålunda på samma sätt som i fig. 2 parallellt an- slutna till dataingången di, som är ansluten för mottagning av den seriella dataströmmen dl från den sändande klockdomänen, och styringångarna är på nedan närmare beskrivet sätt anslutna till en läsadressgenerator. Styringångarna hos datavipporna 304 och 308 är därvid inverterande.

Den mot trädstrukturen 218 i fig. 2 svarande trädstrukturen i fig. 3 innehåller i detta fall endast två nivåer av multiplexo- rer, som i detta fall antas bestå av kretsar av kanalväljartyp av ovan omnämnt slag. Den första nivån innehåller multiplexorer 310 och 312, anslutna med sina respektive två ingångar att ta emot data från vipporna 302 och 304 respektive 306 och 308.

Multiplexorernas 310 och 312 respektive datautgångar är anslutna till varsin av de två ingångarna hos en utgångsmultiplexor 314 på utgångsnivån. På multiplexorns 314 datautgång avges den resulterande seriella dataströmmen d2 till den mottagande klock- domänen 104.

I fig. 3 betecknas läsadressgeneratorn med 316 och skrivad- ressgeneratorn med 318. Ett exempel på utförandet av läsadress- generatorn visas närmare i fig. 4.

Läsadressgeneratorn enligt fig. 4 innehåller en fyrfas klockdelningskrets med två vippor 402 respektive 404. Vipporna 402 och 404 erhåller på varsin styringång 406 resp. 408 klock- signalen cl via en ingång ci. Vipporna 402 och 404 har vidare vardera två klockutgångar co0 och co2 resp. col och co3. Klock- utgången co3 hos vippan 404 är ansluten till en ytterligare styringång 410 hos vippan 402, och klockutgången co0 hos vippan 402 är ansluten till en ytterligare styringång 412 hos vippan 404.

Arbetssättet hos en krets av det i fig. 4 visade slaget är väl känt för fackmannen och behöver därför ej beskrivas närmare 503 914 6 här. Det framgår emellertid delvis och indirekt av nedanstående redogörelse för signalalstringen hos kretsen i fig. 3.

Klockutgångarna co0, col, co2 och co3 är anslutna till varsin av styringångarna, betecknade 320, 322, 324 resp. 326, hos data- vipporna 302, 304, 306 resp. 308.

Läsadressgeneratorn 318 kan vara implementerad på samma sätt som den ovan beskrivna skrivadressgeneratorn 316, och samma beskrivning behöver därför ej upprepas här. Den mottager på sin styringång klocksignalen c2, och dess klockutgångar col, co2, och co3 är anslutna till varsin styringång 328, 330 resp. 332 hos multiplexorerna 310, 314 resp. 312.

I fig. 5 återges de i fig. 3 och 4 uppträdande signalerna, varvid samma beteckningar på dessa signaler används i fig. 3 och 4. Därvid betecknas klocksignalerna in på datavippornas 302, 304, 306 och 308 styringångar 320, 322, 324 resp. 326 med c10, cll, c12 resp. c13. Datasignalerna från datavipporna 302 och 304 in på multiplexorns 310 båda dataingångar betecknas med ds0 resp. dsl, och datasignalerna från datavipporna 306 och 308 in på multiplexorns 312 båda dataingångar betecknas med ds2 resp. ds3. Datasignalerna ut från multiplexorerna 310 och 312 in på utgångsmultiplexorns 314 båda dataingångar betecknas med m0 resp. ml. Klocksignalerna från läsadressgeneratorns klockut- gångar col, co2 och co3 betecknas med c21, c22 resp. c23.

Fig. 5 visar till att börja med, på den första raden, klock- signalen cl från den sändande klockdomänen 102 in på skrivad- ressgeneratorns 316 styringång ci. Därefter följer, på den andra raden den fyra bitar 502 innehållande datasignalen dl från den sändande klockdomänen 102 in på datavippornas 302, 304, 306 och 308 resp. dataingång.

Om systemet i fig. 3 startar från 0 kommer den första klock- signalen ut med stigande flank att vara cl0, varpå följer i tur och ordning c11, cl2 resp. c13. Varje stigande flank hos c10-c13 kommer att uppträda på varsin stigande flank hos klocksignalen cl från den sändande klockdomänen. Det sagda framgår i fig. 5 av pilarna 504, 506, 508 och 510, vilka leder från den stigande flanken hos varsin av en följd av fyra på varandra följande pulser av klocksignalen cl till den stigande flanken hos varsin av på varandra följande pulser hos klocksignalerna C10, cll, cl2 resp. c13. Det antyds även av de respektive ytterligare pilarna - 503 914 7 från den stigande flanken hos den ifrågavarande följden av fyra pulser hos klocksignalen cl, att dessa stigande flanker även tjänar till att avsluta respektive föregående puls c12, c13, c10 resp. cll, jfr. t.ex. pil 511 från den stigande flanken hos den fjärde cl-pulsen till den fallande flanken hos den första cll- pulsen. Med andra ord sker varje förändring hos signalerna c10- c13 på den stigande flanken hos en cl-puls. Detta är en följd av de till styringångarna 408 och 410 i fig. 4 ledande återkopp- lingsslingorna.

Det framgår även av fig. 5 att frekvensen hos signalerna c10- c13 utgör en fjärdedel av frekvensen hos klocksignalen cl.

Såsom antyds med pilar 512, 514, 516 och 518 uppträder på varandra följande pulser av datasignalerna ds0, dsl, ds2 resp. ds3 på den stigande flanken av på varandra följande pulser av klocksignalerna clO, cll, c12 resp. cl3.

Datasignalen m0 är sammansatt av datasignalerna dsl och ds0, och datasignalen ml är sammansatt av datasignalerna ds3 och ds2.

Pilar 520, 522 och 524 antyder att dsl och ds0 väljs när klock- signalen c21 är låg resp. hög. På liknande sätt antyder pilar 526, 528 och 530 att ds2 och ds3 väljs när klocksignalen c23 är hög resp. låg.

Av fig. 5 framgår till slut också hur datasignalen d2 är sammansatt av datasignalerna m0 och ml, vilket åstadkommas av multiplexorn 314 styrt av klocksignalen c22.

Claims (3)

503 914 ent v.

1. Dataöverföringssystem, i vilket dataströmmar skall över- föras med stor hastighet mellan en sändande klockdomän och en mottagande klockdomän, vilka arbetar med ömsesidigt olika klock- hastigheter, kännotocknat av en databuffert mellan klockdomäner- na innefattande ett antal datalagringselement vilkas dataingångar är anslutna parallellt till en ingång för en dataström från den sändande klockdomänen, en trädformig struktur av multiplexorelement, som är anslutna för mottagning av data från datalagringselementen, och avgivande av en dataström till den mottagande klockdomänen, en skrivadressgenerator, som styrt av en skrivklocksignal från den sändande klockdomänens klocka genererar läsadresser för inläsning av data från den sändande klockdomänen till datalag- ringselementen, ett i taget, en läsadressgenerator, som styrt av en läsklocksignal från den mottagande klockdomänens klockgenerator genererar läsadres- ser för utläsning av data från datalagringselementen i samma ordning som de lästs in.

2. System enligt krav 1, kännetecknat av att den trädformiga strukturen har en första nivå av multiplexorelement anslutna för mottagning av data parallellt från vardera ett antal av datalag- ringselementen, ett antal följande nivåer av lagringselement, vilka är anslutna för mottagning av data från ett antal av föregående nivås multiplexorelement, samt en sista nivå innehål- lande ett multiplexorelement, på vars utgång en dataström avges till den mottagande klockdomänen.

3. System enligt krav 2, kännatecknat av att den första nivâns multiplexorelement är anslutna för mottagning av data från vardera minst två av datalagringselementen, och att var och en av följande nivåers multiplexorelement är anslutna för mot- tagning av data från åtminstone två av föregående nivås multi- plexorelement.