JPS5833334A - 時分割多重化装置 - Google Patents
時分割多重化装置Info
- Publication number
- JPS5833334A JPS5833334A JP56130096A JP13009681A JPS5833334A JP S5833334 A JPS5833334 A JP S5833334A JP 56130096 A JP56130096 A JP 56130096A JP 13009681 A JP13009681 A JP 13009681A JP S5833334 A JPS5833334 A JP S5833334A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- channel
- speed
- circuit
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1629—Format building algorithm
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は時分割多重化装置、更に詳しく言えは伝送する
システム、特に多重化装置の構成に係る。
システム、特に多重化装置の構成に係る。
ディジタル信号伝送の利点の一つは単一の伝送路を介し
て複数の情報（チャネル信号）を時分割多重して伝送で
き、伝送路、回路装置を具用して経済化を企ることかで
きることである。しかし時分割多重化を行なうためには
、各チャネル信号の伝送速度（ピットレート）に一定の
関係がなければならない、特に、伝送速度が数倍な−し
数十倍と極端に異なる、複数のチャネル信号を多重化す
る場合は、いわゆる階梯構造の多重化方式が必要となる
。この階梯構造の多重化は、詳しくは後に説明するよう
に、同一伝送速度の複数チャネル同志を時分割多重化し
、その多重化され九信号の伝送速度と同一伝送速度の他
のチャネル信号あるいは他の時分割多重された信号と多
重化し更に速い（例えば２倍）時分割多重化信号にし、
このような時分割多重を階梯的に組合せていくものであ
る。
て複数の情報（チャネル信号）を時分割多重して伝送で
き、伝送路、回路装置を具用して経済化を企ることかで
きることである。しかし時分割多重化を行なうためには
、各チャネル信号の伝送速度（ピットレート）に一定の
関係がなければならない、特に、伝送速度が数倍な−し
数十倍と極端に異なる、複数のチャネル信号を多重化す
る場合は、いわゆる階梯構造の多重化方式が必要となる
。この階梯構造の多重化は、詳しくは後に説明するよう
に、同一伝送速度の複数チャネル同志を時分割多重化し
、その多重化され九信号の伝送速度と同一伝送速度の他
のチャネル信号あるいは他の時分割多重された信号と多
重化し更に速い（例えば２倍）時分割多重化信号にし、
このような時分割多重を階梯的に組合せていくものであ
る。
このような階梯的多重化伝送システムを実施する場合、
多重化装置は伝送システム、すなわち多重化されるチャ
ネル信号の数、伝送速度に適応して設計されなければな
らない。しかし、各伝送システム毎に多重化装置を設計
製造することは不経済でＴｏシ、コスト高の原因となる
。ｔた、この種の装置を大規模集積回路（ＬＳＩ）で構
成し、その多重化装置を異なった多重化伝送システムに
適用できる混濁性を持たせるためには多種の伝送速度に
適用できるように、多種の速度に対応した専用の回路を
余分に設ける必要が有）装置が過大となつ九ハ使用効率
が低下す机又逆に多重化伝 、送システム毎に専用の多
重化装置を作ると使用効率は高まるが汎用性がなくなシ
、使用チャネルの多重度が変ったシ、伝送速度が変った
夛する場合にはその都度結線を変更し！ｃ、ｔｔ、新た
に他の多重化装置に変更する必要がある。
多重化装置は伝送システム、すなわち多重化されるチャ
ネル信号の数、伝送速度に適応して設計されなければな
らない。しかし、各伝送システム毎に多重化装置を設計
製造することは不経済でＴｏシ、コスト高の原因となる
。ｔた、この種の装置を大規模集積回路（ＬＳＩ）で構
成し、その多重化装置を異なった多重化伝送システムに
適用できる混濁性を持たせるためには多種の伝送速度に
適用できるように、多種の速度に対応した専用の回路を
余分に設ける必要が有）装置が過大となつ九ハ使用効率
が低下す机又逆に多重化伝 、送システム毎に専用の多
重化装置を作ると使用効率は高まるが汎用性がなくなシ
、使用チャネルの多重度が変ったシ、伝送速度が変った
夛する場合にはその都度結線を変更し！ｃ、ｔｔ、新た
に他の多重化装置に変更する必要がある。
チャネルの信号を多重化して伝送するシステムに使用さ
れる多重化装置を汎用性のある装置て実現すること１更
に具体的に言えば伝送信号の速度に応じて、階梯的構成
の多重化を自動的に行なうことができる時分割多重化装
置を実現することである。
れる多重化装置を汎用性のある装置て実現すること１更
に具体的に言えば伝送信号の速度に応じて、階梯的構成
の多重化を自動的に行なうことができる時分割多重化装
置を実現することである。
本発明は上記目的を達成するため、多重化装置を次のよ
うに構成したことを特徴とする。すなわち、多重化され
る複数のチャネル信号が加えられる複数のチャネルユニ
ット、（このチャネルユニットは多重化に適した信号に
するため入力信号を調整するもので多重化された信号の
ピット周期の整数倍の周期の信号に変換し九）、入力時
点ですでにそのような速度の場合は位相を調整する。そ
してこの複数のチャネルユニットの少なくとも一つ速度
信号を発生するように構成される。）上記複数のチャネ
ルユニットからの情報信号を時分割多重する論理回路か
らなるマルチプレクサと上記伝送速度信号によって上記
マルチプレクサの論理回路を選択制御し、上記伝送速度
に応じたマルチプレクサを構成する制御回路とによって
構成される。
うに構成したことを特徴とする。すなわち、多重化され
る複数のチャネル信号が加えられる複数のチャネルユニ
ット、（このチャネルユニットは多重化に適した信号に
するため入力信号を調整するもので多重化された信号の
ピット周期の整数倍の周期の信号に変換し九）、入力時
点ですでにそのような速度の場合は位相を調整する。そ
してこの複数のチャネルユニットの少なくとも一つ速度
信号を発生するように構成される。）上記複数のチャネ
ルユニットからの情報信号を時分割多重する論理回路か
らなるマルチプレクサと上記伝送速度信号によって上記
マルチプレクサの論理回路を選択制御し、上記伝送速度
に応じたマルチプレクサを構成する制御回路とによって
構成される。
上記マルチプレクサあ好ましい実□施形態としては後述
の実施例によって・説明するように、多重化度が互に階
梯的関係にある、論理回路で構成されるマルチプレクサ
を入力側から出力側に縦続的に配置し、上記制御回路か
らの信号によって、上記チャネルユニットからの情報信
号の上記各マルチプレクサへの入力回路が制御されるよ
うに構成されるものである。
の実施例によって・説明するように、多重化度が互に階
梯的関係にある、論理回路で構成されるマルチプレクサ
を入力側から出力側に縦続的に配置し、上記制御回路か
らの信号によって、上記チャネルユニットからの情報信
号の上記各マルチプレクサへの入力回路が制御されるよ
うに構成されるものである。
なお「多重化度」とは多重化信号の１フレーム内に多重
化できるチャネル数と言える。又「階梯的関係」とは互
に前段の整数倍の関係をなす関係を言う。
化できるチャネル数と言える。又「階梯的関係」とは互
に前段の整数倍の関係をなす関係を言う。
父上記情報信号と伝送速度信号を出すチャネルユニット
としては、入力チャネル信号から伝送速度信号を作る場
合の他に、チャネル信号源ですでに伝送速度信号が発生
している場合は単に信号の中継端子で良い。
としては、入力チャネル信号から伝送速度信号を作る場
合の他に、チャネル信号源ですでに伝送速度信号が発生
している場合は単に信号の中継端子で良い。
「伝送速度の異なる」とは理想的には基本のビットレー
ト（クロック周波数）Ｔの整数倍の関係があることが望
ましいが、任意の速度の場合も、速度変換回路を付加す
ることによってＴの整数倍の速度に変摘することによっ
て同様に本発明が適用される。
ト（クロック周波数）Ｔの整数倍の関係があることが望
ましいが、任意の速度の場合も、速度変換回路を付加す
ることによってＴの整数倍の速度に変摘することによっ
て同様に本発明が適用される。
本発明では以下の実施例によって説明されるように、伝
送速度が例えばＴＩ 、 Ｔｅ ＝ （Ｔｉ）。
送速度が例えばＴＩ 、 Ｔｅ ＝ （Ｔｉ）。
Ｔ、（＝Ｔｔ）・・・・・・のような階梯的関係のとき
、Ｔ ｓ （１＝１．２・・・）の速度のチャネル信号
はＴ量以上のチャネルユニツ°トのいずれにも接続する
ことができ、多重化装置の用途を拡大し、装置の汎用性
を高める効果を有する。
、Ｔ ｓ （１＝１．２・・・）の速度のチャネル信号
はＴ量以上のチャネルユニツ°トのいずれにも接続する
ことができ、多重化装置の用途を拡大し、装置の汎用性
を高める効果を有する。
以下図面を用いて本発明の詳細な説明する。
第１図は°以後の本発明の理解を蓉易にするために従来
の階梯構造による複数チャネルの時分割多重化システム
の構成を示すもので、伝送速度Ｔ Ｉ ＋’ｒ、 Ｉ
’ｒ、 Ｉ ’ｒ、の４種類の複数チャネルを時分割多
重化して伝送速［Ｔｓの時分割多重化信号にする場合を
示す０図示の如く、伝送速度Ｔ１のチャネル１−１〜１
−２．１−３〜１−４はそれぞれ伝送速度Ｔ１専用のマ
ルチプレクサ３−′１および３−２加えられ、伝送速度
Ｔ、の多重化された信号になる。ここでマルチプレクサ
が２個になっているのは多重化度によって単一のマルチ
プレクサで多重化できないからである。多重化された伝
送速度Ｔ、の２つの多重化信号はマルチプレクサ４−１
によって伝送速度Ｔ、の多重化信号となる。
の階梯構造による複数チャネルの時分割多重化システム
の構成を示すもので、伝送速度Ｔ Ｉ ＋’ｒ、 Ｉ
’ｒ、 Ｉ ’ｒ、の４種類の複数チャネルを時分割多
重化して伝送速［Ｔｓの時分割多重化信号にする場合を
示す０図示の如く、伝送速度Ｔ１のチャネル１−１〜１
−２．１−３〜１−４はそれぞれ伝送速度Ｔ１専用のマ
ルチプレクサ３−′１および３−２加えられ、伝送速度
Ｔ、の多重化された信号になる。ここでマルチプレクサ
が２個になっているのは多重化度によって単一のマルチ
プレクサで多重化できないからである。多重化された伝
送速度Ｔ、の２つの多重化信号はマルチプレクサ４−１
によって伝送速度Ｔ、の多重化信号となる。
更にマルチプレクサ４−１の出力信号は入力端子１−５
〜１−６の伝送速度Ｔ、の複数チャネルをマルチプレク
サ４−２で多重化して得られた伝送／ 速度Ｔ、の信号とマルチプレクサ５−１で多重化された
伝送速度Ｔ４の多重化信号となる。同様に入力端子１−
７〜１−８の伝送速度Ｔ、の信号、マルチプレクサ５−
２、マルチプレクサ６によって伝送速度Ｔ−となって出
力端子２よシ最終的に多重化された信号′と叫て伝送路
に送出される。
〜１−６の伝送速度Ｔ、の複数チャネルをマルチプレク
サ４−２で多重化して得られた伝送／ 速度Ｔ、の信号とマルチプレクサ５−１で多重化された
伝送速度Ｔ４の多重化信号となる。同様に入力端子１−
７〜１−８の伝送速度Ｔ、の信号、マルチプレクサ５−
２、マルチプレクサ６によって伝送速度Ｔ−となって出
力端子２よシ最終的に多重化された信号′と叫て伝送路
に送出される。
上述する如く、従来の階梯構造によるものは、伝送速度
に応じて、入力端子が固定されるため多重化される入力
チャネルの伝送速度によって、使用されない部分が生じ
る０例えば、伝送速度Ｔｌのチャネル信号を入力端子五
−５〜１−８に接続したり）伝送速度Ｔ、のものを入力
端子に−２〜１−４あるいは１−７〜１−８に接続で自
ない。
に応じて、入力端子が固定されるため多重化される入力
チャネルの伝送速度によって、使用されない部分が生じ
る０例えば、伝送速度Ｔｌのチャネル信号を入力端子五
−５〜１−８に接続したり）伝送速度Ｔ、のものを入力
端子に−２〜１−４あるいは１−７〜１−８に接続で自
ない。
更に使用する用途によっては、接続を変更しなければな
らず、多重化装置が汎用性に欠ける。
らず、多重化装置が汎用性に欠ける。
第２図は本発明による時分割多重化装置の原理的構成を
示す図である。本発明では多重化装置の各チャネルの入
力部７−１．７−２・−・・・７− ｎにチャネル信号
の伝送速度信号（端子１−１−２゜１−２−２〜１−ｆ
ｉ−２に加えられる）によってデータ情報の流れを切換
える制御回路を設け＼多重化度が入力側から出力側に階
梯的増大するマルチプレクサ３．４，５．６の一つを選
択接続するように構成される。しかし、全てのチャネル
の入力部に伝送速度信号を加える必要はなく、伝送速度
が固定され、切換える回路がないものが含まれても良い
。
示す図である。本発明では多重化装置の各チャネルの入
力部７−１．７−２・−・・・７− ｎにチャネル信号
の伝送速度信号（端子１−１−２゜１−２−２〜１−ｆ
ｉ−２に加えられる）によってデータ情報の流れを切換
える制御回路を設け＼多重化度が入力側から出力側に階
梯的増大するマルチプレクサ３．４，５．６の一つを選
択接続するように構成される。しかし、全てのチャネル
の入力部に伝送速度信号を加える必要はなく、伝送速度
が固定され、切換える回路がないものが含まれても良い
。
上記構成から明らかな如く、各入力部には種々の伝送速
度チャネル信号が接続でき、多重化装置が種々の多重化
システムに使用で自汎用性が高まる。
度チャネル信号が接続でき、多重化装置が種々の多重化
システムに使用で自汎用性が高まる。
なお１各マルテプレクｆ３，４，５．６の多重化度をそ
れぞれｍ、 、 ｍ、 、 ｍ、 、 ｍ、入力信号の
速度を’ｒ、 ＝ ’ｒ、 Ｉ ’ｒ、 −’ｒ４とす
ればｍ、 Ｔ。
れぞれｍ、 、 ｍ、 、 ｍ、 、 ｍ、入力信号の
速度を’ｒ、 ＝ ’ｒ、 Ｉ ’ｒ、 −’ｒ４とす
ればｍ、 Ｔ。
＋ｍ、’ｒ、＋ｍ、’ｒ、＋ｍ、’ｒ４＜’ｒ−の関係
が必要である仁とは当然である。
が必要である仁とは当然である。
そのため各チャネルの入力部に加えられるチャネルの伝
送速度の和は出力端子５からの信号の伝送速度以下とす
る必要がある。
送速度の和は出力端子５からの信号の伝送速度以下とす
る必要がある。
第３図および第４図はそれぞれ本発明による多重化装置
を用いた、時分割多重化システムの多重化部と受信部の
分離部の一実施例の構成を示す図である。
を用いた、時分割多重化システムの多重化部と受信部の
分離部の一実施例の構成を示す図である。
本実施例は多重化される複数チャネルの信号の伝送速度
が任意の場合で、これを階梯構造の多重化ができるよう
に、入力信号の伝送速度より高く、Ｔｔ 、 Ｔｔ ’
・・・・・Ｔ、め中で最も近い速度の信号に速度変換を
行なってから多重化を行なうように構成される。同図に
おいて、任意の伝送速度を有する複数チャネルの信号源
８ｇ １〜８．−Ｎからの信号８−１〜８−Ｎはそれ
ぞれチャネルユニット７′−１〜７１−ｎに加えられる
。これらのチャネルユニットはクロツクジエネルータ８
から与えられる複数の速度情報Ｃから最適のものを選び
、その速度に応じて変換された情報信号Ｄｉ〜ＤＮおよ
び伝送速度信号ｖ１〜ＶＮを発生しマルチプレクサ１０
に加える。りｐツクジェネレータ８は高速のり四ツク信
号ＣＫＬを発生する発振器と上記クロック信号ＣＬＫを
分周して得た複数種の速度のクロック信号Ｃを作る。
が任意の場合で、これを階梯構造の多重化ができるよう
に、入力信号の伝送速度より高く、Ｔｔ 、 Ｔｔ ’
・・・・・Ｔ、め中で最も近い速度の信号に速度変換を
行なってから多重化を行なうように構成される。同図に
おいて、任意の伝送速度を有する複数チャネルの信号源
８ｇ １〜８．−Ｎからの信号８−１〜８−Ｎはそれ
ぞれチャネルユニット７′−１〜７１−ｎに加えられる
。これらのチャネルユニットはクロツクジエネルータ８
から与えられる複数の速度情報Ｃから最適のものを選び
、その速度に応じて変換された情報信号Ｄｉ〜ＤＮおよ
び伝送速度信号ｖ１〜ＶＮを発生しマルチプレクサ１０
に加える。りｐツクジェネレータ８は高速のり四ツク信
号ＣＫＬを発生する発振器と上記クロック信号ＣＬＫを
分周して得た複数種の速度のクロック信号Ｃを作る。
又クロック信号ＣＫＬは！ルナプレクサ１０の動作に必
要なタイインク信号としても使用される。
要なタイインク信号としても使用される。
受信部（第４図）においては、多重化された信号ａは上
記多重化された複数チャネル信号を分離するための゛デ
マルチプレクサ１１に加えられる。
記多重化された複数チャネル信号を分離するための゛デ
マルチプレクサ１１に加えられる。
クーツク信号抽出回路９、は上記多重化信号からクロッ
ク信号ＣＫＬを抽出し、デマルチプレクサの動作に必要
なタイ（／グ信号としてデマルチプレクサ１１に加えら
れる。デマルチプレクサ１１は後述する構成に本って、
各チャネル毎の情報信号Ｄ１〜ＤＮを分離し、それぞれ
チャネルユニット１２−１〜ｌ２−ＮＫ加えられ、逆符
号変換され原信号に再生される。各チャネルユニット１
２−１゜〜１２−Ｎでは速度を示す制御信号Ｖｌ〜ＶＮ
が与えられ、デマルチプレクサ１１に加えられる。
ク信号ＣＫＬを抽出し、デマルチプレクサの動作に必要
なタイ（／グ信号としてデマルチプレクサ１１に加えら
れる。デマルチプレクサ１１は後述する構成に本って、
各チャネル毎の情報信号Ｄ１〜ＤＮを分離し、それぞれ
チャネルユニット１２−１〜ｌ２−ＮＫ加えられ、逆符
号変換され原信号に再生される。各チャネルユニット１
２−１゜〜１２−Ｎでは速度を示す制御信号Ｖｌ〜ＶＮ
が与えられ、デマルチプレクサ１１に加えられる。
以下、上記実施例の各部の構成、動作について説明する
。
。
第５図は第３図のチャネルユニット７１の構成を示す図
で、入力端子１３よ〕任意の伝送速度Ｔ、の信号８が加
えられ、メモリ１７に記録される。入力端子１４には上
記信号８のタイインク信号Ｃ２が加えられクロック選択
回路１５に加えられると共に上記メモリ１７への書き込
み制御信号となる。クロック選択回路１５は前記第２図
の複数種類のクロックＣＩが加えられ、この中からクロ
ックＣ２に最も近・くかつり四ツクＣ３よシ速ｉ速度の
クロック信号が選択される。カウンタ１６は上記選択さ
れたクロック信号をもとに信号８が記憶されたメモリ１
７から情報信号を読み出すと共に一定数（フレーム内の
パルス数）を読み出したら読み出しパルスを止め、スタ
ッフパルス発生回路１８からスタッフパルスを発生する
（スタッフパルスは情報信号と識別できるように情報に
表われない符号パターンのパルスで構成される。ｊ。
で、入力端子１３よ〕任意の伝送速度Ｔ、の信号８が加
えられ、メモリ１７に記録される。入力端子１４には上
記信号８のタイインク信号Ｃ２が加えられクロック選択
回路１５に加えられると共に上記メモリ１７への書き込
み制御信号となる。クロック選択回路１５は前記第２図
の複数種類のクロックＣＩが加えられ、この中からクロ
ックＣ２に最も近・くかつり四ツクＣ３よシ速ｉ速度の
クロック信号が選択される。カウンタ１６は上記選択さ
れたクロック信号をもとに信号８が記憶されたメモリ１
７から情報信号を読み出すと共に一定数（フレーム内の
パルス数）を読み出したら読み出しパルスを止め、スタ
ッフパルス発生回路１８からスタッフパルスを発生する
（スタッフパルスは情報信号と識別できるように情報に
表われない符号パターンのパルスで構成される。ｊ。
したがって、アンド回路１９からは情報信号にスタッフ
パルスが加算され、出力端子２０から一定の伝送速度の
信号りが発生する（第２図のＤ１〜ＤＮに対応する）、
又カウンタ１６の一部は伝送速度制御信号発生回路２１
に加えられ信号りの速度に対応した伝送速度制御信号Ｖ
を出力端子２２から発生する。（第２図のＶｌ〜ＶＮに
対応する。）第６図は第２図の！ルナプレクサ１０の一
実施例の構成を示す回路図である。同図において、点線
で示すブロック７．３，４．５および６は、それぞれ、
第２図の同一番号に対応する！ルチプレクサ選択のため
の切換制御回路およびマルチプレクサである。
パルスが加算され、出力端子２０から一定の伝送速度の
信号りが発生する（第２図のＤ１〜ＤＮに対応する）、
又カウンタ１６の一部は伝送速度制御信号発生回路２１
に加えられ信号りの速度に対応した伝送速度制御信号Ｖ
を出力端子２２から発生する。（第２図のＶｌ〜ＶＮに
対応する。）第６図は第２図の！ルナプレクサ１０の一
実施例の構成を示す回路図である。同図において、点線
で示すブロック７．３，４．５および６は、それぞれ、
第２図の同一番号に対応する！ルチプレクサ選択のため
の切換制御回路およびマルチプレクサである。
本実施例では１６個のチャネルＣＨＩ〜ＣＨ１６の入力
端子（チャネルユニット）がＴｏシ、多重化される伝送
速度はＴ Ｉ 、 ＴＩ ＝ （２Ｔｌ ）、Ｔｓ（
＝２Ｔ−およびＴ ４ （＝２ Ｔ Ｉ ＞の４種類で
ある。
端子（チャネルユニット）がＴｏシ、多重化される伝送
速度はＴ Ｉ 、 ＴＩ ＝ （２Ｔｌ ）、Ｔｓ（
＝２Ｔ−およびＴ ４ （＝２ Ｔ Ｉ ＞の４種類で
ある。
チャネルＣＨＩ、ＣＨ９は伝送速度Ｔ１ ＊ ’ｒ、
＊’Ｉ’１ｌＴ４のいずれの信号も加えることができる
。
＊’Ｉ’１ｌＴ４のいずれの信号も加えることができる
。
チャネルＣＨ５，ＣＨＩ！は伝送速度Ｔ＠ ＊ ’ｒ、
ＪＴ、の信号を接続できる。チャネルＣＨ３，ＣＨ７
゜ＣＨＩＩおよびＣＨ１５は伝送速度Ｔｔ、’Ｉ’、の
信号を接続できる。チャネルＣＨ２，ＣＨ４゜ＣＨ６，
ＣＨ８，ＣＨＩＯ，ＣＨ１２，ＣＨ１４およびＣＨ１６
は伝送速度Ｔ１のみの信号を接続できる。したがって、
これらの入力端子には速度制御信号はない。チャネルＣ
Ｈ９〜ＣＨ１６はチャネルＣＨＩ〜ＣＨ８と全く同一に
構成されているので、説明を省略し、以下チャネルＣＨ
Ｉ〜ＣＨ８について説明する。
ＪＴ、の信号を接続できる。チャネルＣＨ３，ＣＨ７
゜ＣＨＩＩおよびＣＨ１５は伝送速度Ｔｔ、’Ｉ’、の
信号を接続できる。チャネルＣＨ２，ＣＨ４゜ＣＨ６，
ＣＨ８，ＣＨＩＯ，ＣＨ１２，ＣＨ１４およびＣＨ１６
は伝送速度Ｔ１のみの信号を接続できる。したがって、
これらの入力端子には速度制御信号はない。チャネルＣ
Ｈ９〜ＣＨ１６はチャネルＣＨＩ〜ＣＨ８と全く同一に
構成されているので、説明を省略し、以下チャネルＣＨ
Ｉ〜ＣＨ８について説明する。
第１のチャネルＣ，Ｈ１において、情報（データ）信号
は入力端子３３−１に加えられ、ＡＮＤ回路３４−１で
、４つく分割され、それぞれＡＮＤゲ−）３６−ＩＳ
ＮＡＮＤゲート３６−２１，３６−３および３６−４に
加えられる。入力端子３３−２および３３−３はチャネ
ルＣＨＩの伝送速度制御信号入力端子で、伝送速度’ｒ
、 Ｉ ’ｒ、 ｅ ’ｒ、 ＊Ｔ４対して、制御信号
ｃｏｎ ｔ、いおよびＣ０ｆｌｔｌ＠はそれぞれ（０，
Ｏ）、（１，０）、（０，五）および（１，，１）が割
当てられる。伝送速度がＴＩのときはインバータ３４−
２．３４−３の出力が＠″１″となシ、ＡＮＤゲー）３
６−１のみを開き、情報信号をＮＯＲゲーグー８−１に
加える。同様にして蔦速度制御信号が（ｌｅ Ｑ）＊
（Ｏｓ Ｉ Ｌ（，１，１）のときは、インバータ３
４−２．３４−３゜３４−１および３５−２によって、
ＮＡＮＤ３ ｇ−１゜３６−３．３６−４の一つが選ば
れ、それぞれ、ＮＡＮＤゲー）３９−１．４２−１．４
５に加えられる。これは伝送速度Ｔ！ −Ｔｓ −Ｔ４
のマルチプレクサに直接情報信号が加えられることを意
味する。チャネルＣＨ２は伝送速度信号がなく、入力端
子３４−４に加えられ九情報信号はアンドグー）３５−
３．８６−８’を経てシフトレジスタ３１−１に加えら
れる。ア／ドゲート３！！−３゜３５−６は遅延時間を
調整するためのものである。
は入力端子３３−１に加えられ、ＡＮＤ回路３４−１で
、４つく分割され、それぞれＡＮＤゲ−）３６−ＩＳ
ＮＡＮＤゲート３６−２１，３６−３および３６−４に
加えられる。入力端子３３−２および３３−３はチャネ
ルＣＨＩの伝送速度制御信号入力端子で、伝送速度’ｒ
、 Ｉ ’ｒ、 ｅ ’ｒ、 ＊Ｔ４対して、制御信号
ｃｏｎ ｔ、いおよびＣ０ｆｌｔｌ＠はそれぞれ（０，
Ｏ）、（１，０）、（０，五）および（１，，１）が割
当てられる。伝送速度がＴＩのときはインバータ３４−
２．３４−３の出力が＠″１″となシ、ＡＮＤゲー）３
６−１のみを開き、情報信号をＮＯＲゲーグー８−１に
加える。同様にして蔦速度制御信号が（ｌｅ Ｑ）＊
（Ｏｓ Ｉ Ｌ（，１，１）のときは、インバータ３
４−２．３４−３゜３４−１および３５−２によって、
ＮＡＮＤ３ ｇ−１゜３６−３．３６−４の一つが選ば
れ、それぞれ、ＮＡＮＤゲー）３９−１．４２−１．４
５に加えられる。これは伝送速度Ｔ！ −Ｔｓ −Ｔ４
のマルチプレクサに直接情報信号が加えられることを意
味する。チャネルＣＨ２は伝送速度信号がなく、入力端
子３４−４に加えられ九情報信号はアンドグー）３５−
３．８６−８’を経てシフトレジスタ３１−１に加えら
れる。ア／ドゲート３！！−３゜３５−６は遅延時間を
調整するためのものである。
チャネルＣＨ３では、端子３３−５に情報信号端子３３
−６に伝送速度信号が加えられる。この速度信号は速度
がＴ、のとき＠０″、速度Ｔ、のときｇａｌｌの論理信
号が加えられ、２つの速度の信号のみが結合できる。イ
／バータ３４−５゜３５−４によってアントゲ−）３６
−６．３６−７を駆動する。端子３３−７は速度Ｔ１の
みの信号が加えられる。ＡＮＤ回路３５−５．３６−８
は遅延調整の丸めのものである。チャネルＣＨ５は速度
Ｔｌ ｅ ’ｒ、 ｔ ’ｒ、ものを接続できる（端子
３３−８は情報入力端子、３３−９．３３−１０は速度
信号入力端子、３４−７．３４−８．３５−６．３５−
７はインバータ、３６９はＡＮＤゲー）、３６−１０．
３６−１１はＮＡＮＤゲート）。
−６に伝送速度信号が加えられる。この速度信号は速度
がＴ、のとき＠０″、速度Ｔ、のときｇａｌｌの論理信
号が加えられ、２つの速度の信号のみが結合できる。イ
／バータ３４−５゜３５−４によってアントゲ−）３６
−６．３６−７を駆動する。端子３３−７は速度Ｔ１の
みの信号が加えられる。ＡＮＤ回路３５−５．３６−８
は遅延調整の丸めのものである。チャネルＣＨ５は速度
Ｔｌ ｅ ’ｒ、 ｔ ’ｒ、ものを接続できる（端子
３３−８は情報入力端子、３３−９．３３−１０は速度
信号入力端子、３４−７．３４−８．３５−６．３５−
７はインバータ、３６９はＡＮＤゲー）、３６−１０．
３６−１１はＮＡＮＤゲート）。
チャネルＣＨ６は伝送速度ＴＩのみ結合できる（３：１
−１１入力端子、３５−８．３６−１２は遅延時間調整
の丸めのＡＮＤ回路）、チャネルＣＨ７はチャネルＣＨ
３と同様の構成（３３−１２は情報入力端子、３３−１
３は伝送速度信号入力端子、３４−１０．３５−９線イ
ンバータ、３６−１３はＡＮＤゲート、３６−１４はＮ
ムＮＤゲート）で速度Ｔ１ とＴ、のものを結合できる
。チャネルＣＨ８はチャネルＣＨ２と同様の構成で（３
３−１４は入力端子、３５−１０．３６−１５は遅延時
間調整の九めのＮＡＮＤ回路）で速度ＴＩのみを結合で
きる。
−１１入力端子、３５−８．３６−１２は遅延時間調整
の丸めのＡＮＤ回路）、チャネルＣＨ７はチャネルＣＨ
３と同様の構成（３３−１２は情報入力端子、３３−１
３は伝送速度信号入力端子、３４−１０．３５−９線イ
ンバータ、３６−１３はＡＮＤゲート、３６−１４はＮ
ムＮＤゲート）で速度Ｔ１ とＴ、のものを結合できる
。チャネルＣＨ８はチャネルＣＨ２と同様の構成で（３
３−１４は入力端子、３５−１０．３６−１５は遅延時
間調整の九めのＮＡＮＤ回路）で速度ＴＩのみを結合で
きる。
チャネルＣＨＩ〜ＣＨ８に加えられる情報信号の速度が
全てＴＩのときは、チャネルＣＨＩ。
全てＴＩのときは、チャネルＣＨＩ。
ＣＨ３，ＣＨ５，ＣＨ７はそれぞれＮ（１回路３８−１
．３８−２．３８−３．３８−４に直接加えられ、チャ
ネルＣＨ２，ＣＨ４，ＣＨ６゜ＣＨ８はそれぞれシフト
レジスタ３７−１．３７−２．３７−３．３７−４に加
えられる。シフトレジスタはクロック入力端子３２から
のクロック信号ＣＬＫを７リツプ７０ツグからなる１／
２分周器４６を経たり四ツク信号によって駆動され、入
力信号を速度′ｆ′１の１／２周期遅延する。に山口路
５０は遅延時間調整のための回路である。
．３８−２．３８−３．３８−４に直接加えられ、チャ
ネルＣＨ２，ＣＨ４，ＣＨ６゜ＣＨ８はそれぞれシフト
レジスタ３７−１．３７−２．３７−３．３７−４に加
えられる。シフトレジスタはクロック入力端子３２から
のクロック信号ＣＬＫを７リツプ７０ツグからなる１／
２分周器４６を経たり四ツク信号によって駆動され、入
力信号を速度′ｆ′１の１／２周期遅延する。に山口路
５０は遅延時間調整のための回路である。
ＮＯＲ回路３８−１および−３８−３の出力はそれぞれ
ＮＡＮＤ回路３９−１および３９−３を経てＯＲ回路４
１−１および４１−２に直接加えられ、ＮＯＲ，回路３
８−２および３８−４の出力はそれぞれＮＡＮＤ回路３
９−２および３９−８を経て、シフトレジスタ４０−１
および４０−２で、速度ＴＩの１／４周期遅延されて、
ＯＦ！回路４１−ｌおよび４１−２に力ｉえられる。Ｎ
ＡＮＤ回路３９は負論理を入力とするため正論理信号で
はＯＲ回路（すなわち加算回路）を考えて良い。シフト
レジスタ４０はシフト遅延回路４７、ＡＮＤ回路４９に
よって遅延時間を調整されたクロック信号によって駆動
され、入力信号を速度ＴＩの１７４周期遅延するもので
ある。同様にしてＯＲ回路４１−１および４１−２の出
力はそれぞれＮＡＮＤ回路４２−１シよび４２−２．シ
フトレジスタ４３を経てＮＯＲ回路４４に加えられる。
ＮＡＮＤ回路３９−１および３９−３を経てＯＲ回路４
１−１および４１−２に直接加えられ、ＮＯＲ，回路３
８−２および３８−４の出力はそれぞれＮＡＮＤ回路３
９−２および３９−８を経て、シフトレジスタ４０−１
および４０−２で、速度ＴＩの１／４周期遅延されて、
ＯＦ！回路４１−ｌおよび４１−２に力ｉえられる。Ｎ
ＡＮＤ回路３９は負論理を入力とするため正論理信号で
はＯＲ回路（すなわち加算回路）を考えて良い。シフト
レジスタ４０はシフト遅延回路４７、ＡＮＤ回路４９に
よって遅延時間を調整されたクロック信号によって駆動
され、入力信号を速度ＴＩの１７４周期遅延するもので
ある。同様にしてＯＲ回路４１−１および４１−２の出
力はそれぞれＮＡＮＤ回路４２−１シよび４２−２．シ
フトレジスタ４３を経てＮＯＲ回路４４に加えられる。
シフトレジスタ４３は遅延回路４７、ＡＮＤ回路４８に
よって遅延時間を調整されたクロック、信号によって速
度Ｔ、の１７８周期遅延するものである。シ九がって、
ＮＯＲ回路４４の出力はＣＨＩ〜ＣＨ８の信号が時分割
多重された信号となる。さらに上記ＣＨＩ〜ＣＨ８の回
路と同一の回路５３を設けＮＡＮＤ回路４５を介してＯ
Ｒ回路５２に加えれば１６チヤネルの時分割多重信号が
得られる。なお、５１は波形整形回路で、多重度が高く
な）、ハルス幅を狭くする必要が生じるために設けたも
のである。
よって遅延時間を調整されたクロック、信号によって速
度Ｔ、の１７８周期遅延するものである。シ九がって、
ＮＯＲ回路４４の出力はＣＨＩ〜ＣＨ８の信号が時分割
多重された信号となる。さらに上記ＣＨＩ〜ＣＨ８の回
路と同一の回路５３を設けＮＡＮＤ回路４５を介してＯ
Ｒ回路５２に加えれば１６チヤネルの時分割多重信号が
得られる。なお、５１は波形整形回路で、多重度が高く
な）、ハルス幅を狭くする必要が生じるために設けたも
のである。
第７図は第６図における各チャネル信号の時間関係を示
すもので、特に、１６チヤネルの全てに速度ＴＩの信号
が加えられて多重化する場合の１フレ一ム間の様子を示
している・同図においてＥＯは１６多重化され九ときの
タイイング信号を示し、Ｅｌ、Ｈ２，Ｈ３，Ｈ４，Ｈ５
は！ルナプレクサ３，４．５の入出力の各チャネル信号
の時間間係を示し、マルチプレクサ５の出力はＨ６のよ
うになる。更に同様のチャネル９〜１６の多重化信号と
多重化するとＨ８のようなチャネルの配列信号となる。
すもので、特に、１６チヤネルの全てに速度ＴＩの信号
が加えられて多重化する場合の１フレ一ム間の様子を示
している・同図においてＥＯは１６多重化され九ときの
タイイング信号を示し、Ｅｌ、Ｈ２，Ｈ３，Ｈ４，Ｈ５
は！ルナプレクサ３，４．５の入出力の各チャネル信号
の時間間係を示し、マルチプレクサ５の出力はＨ６のよ
うになる。更に同様のチャネル９〜１６の多重化信号と
多重化するとＨ８のようなチャネルの配列信号となる。
（パルスの上の番号はチャネルの番号を示す。）
以上は伝送速度が全てＴ、であゐ場合について述べたが
、この場合はチャネルＣＨＩ〜ＣＨ８のいずれに接続し
ても良い。
、この場合はチャネルＣＨＩ〜ＣＨ８のいずれに接続し
ても良い。
伝送速度がＴ、のときはチャネルＣＨ１、ＣＨ３゜ＣＨ
５，ＣＨ７に接続することができ、速度がＴＩのときは
ＣＨＩ、ＣＨ５、速度がＴ、のときはＣＨＩに接続する
。もちろん１．全てのチャネルにつきＣＨＩのように、
速度制御情報端子ならびにＴ、〜Ｔ４に対応するゲート
を設けることによって、どのチャ゛ネルに接続しても良
いように構成できるが、あらかじめ速度が遅いものが多
く使用されることが分っているときは上記第６図の実施
例のように構成することが回路構成の簡単さから好まし
い。
５，ＣＨ７に接続することができ、速度がＴＩのときは
ＣＨＩ、ＣＨ５、速度がＴ、のときはＣＨＩに接続する
。もちろん１．全てのチャネルにつきＣＨＩのように、
速度制御情報端子ならびにＴ、〜Ｔ４に対応するゲート
を設けることによって、どのチャ゛ネルに接続しても良
いように構成できるが、あらかじめ速度が遅いものが多
く使用されることが分っているときは上記第６図の実施
例のように構成することが回路構成の簡単さから好まし
い。
なお、第６図の実施例の場合、例えば第１チヤネルにつ
いてみると、伝送速度’ｒ、 ｔ Ｔｌ ｅ Ｔｉ
＊Ｔ、に対して情報信号はそれぞれ第７図のＦｌ。
いてみると、伝送速度’ｒ、 ｔ Ｔｌ ｅ Ｔｉ
＊Ｔ、に対して情報信号はそれぞれ第７図のＦｌ。
Ｆ２．Ｈ３，Ｈ４のようにタイムスロットを占有するた
め、速度Ｔ、のときは第２チヤネルの入力端子３３−４
に他のチャネル信号を加えることができず、速度Ｔ、の
ときは第２．第３．第４の入力端子には他のチャネル信
号を加えることができず、速度Ｔ４のとき第２−？８チ
ャネルの入力端子にチャネル信号を加えることはできな
い。同様に速度Ｔ、のチャネル信号がチャネルＣＨ３、
ＣＨ５゜あるいはＣＨ７のいずれかに接続されるときは
、それぞれ、その下側のチャネルＣＨ４，ＣＨ６゜ＣＨ
８にチャネル信号を接続しないようにする必要がある。
め、速度Ｔ、のときは第２チヤネルの入力端子３３−４
に他のチャネル信号を加えることができず、速度Ｔ、の
ときは第２．第３．第４の入力端子には他のチャネル信
号を加えることができず、速度Ｔ４のとき第２−？８チ
ャネルの入力端子にチャネル信号を加えることはできな
い。同様に速度Ｔ、のチャネル信号がチャネルＣＨ３、
ＣＨ５゜あるいはＣＨ７のいずれかに接続されるときは
、それぞれ、その下側のチャネルＣＨ４，ＣＨ６゜ＣＨ
８にチャネル信号を接続しないようにする必要がある。
又速度Ｔ、のチャネル信号が、チャネルＣＨ５に加えら
れるときはその下の２つのチャネルＣＨ６およびＣＨ７
のチャネルは使用できない。
れるときはその下の２つのチャネルＣＨ６およびＣＨ７
のチャネルは使用できない。
上記実施例から分るように、多重化できるチャネル信号
の組合せが多くなシ、多重化装置の汎用性が拡大される
。簡単のため、上記実施例においてチャネルＣＨＩ〜Ｃ
Ｈ８を使用して、多重化できる最大の組合せ（第７図の
Ｈ８のように全てのタイムスロツ）Ｋ信号が存在する場
）について、上記実施例の場合と、上記実施例において
、谷チャネｋが伝送速度信号によって制御されない専用
の回路で構成し九場合とを比較すると、専用回路で構成
し友場、Ｔ４．＊ Ｔｌ＋ＴｍＸ２＠Ｔ＠＋Ｔヨ＋Ｔ
ｓ ×２ ｅ Ｔ ｍ ＋ Ｔ ＠ Ｘ ４ ｓ Ｔ
＊ ×２ ＋ Ｔ ｔ Ｘ ４０５通シであるが、上記
実施例の場合は、上記の場合の他にＴｓＸ ２ 、 Ｔ
ＡＸ ４ 、 ＴＡＸ ３＋ＴＩＸ ２ 、 Ｔｌ＋Ｔ
ｌＸ６．Ｔ、Ｘ’８の多重化が可能となる。なお上記Ｔ
、×ｎ（ｍ＝１．２，３，４．ｎ−１〜８）は速度Ｔ、
のものをｎ個接続することを意味する。
の組合せが多くなシ、多重化装置の汎用性が拡大される
。簡単のため、上記実施例においてチャネルＣＨＩ〜Ｃ
Ｈ８を使用して、多重化できる最大の組合せ（第７図の
Ｈ８のように全てのタイムスロツ）Ｋ信号が存在する場
）について、上記実施例の場合と、上記実施例において
、谷チャネｋが伝送速度信号によって制御されない専用
の回路で構成し九場合とを比較すると、専用回路で構成
し友場、Ｔ４．＊ Ｔｌ＋ＴｍＸ２＠Ｔ＠＋Ｔヨ＋Ｔ
ｓ ×２ ｅ Ｔ ｍ ＋ Ｔ ＠ Ｘ ４ ｓ Ｔ
＊ ×２ ＋ Ｔ ｔ Ｘ ４０５通シであるが、上記
実施例の場合は、上記の場合の他にＴｓＸ ２ 、 Ｔ
ＡＸ ４ 、 ＴＡＸ ３＋ＴＩＸ ２ 、 Ｔｌ＋Ｔ
ｌＸ６．Ｔ、Ｘ’８の多重化が可能となる。なお上記Ｔ
、×ｎ（ｍ＝１．２，３，４．ｎ−１〜８）は速度Ｔ、
のものをｎ個接続することを意味する。
上記計算は単に組合せの種類のみを示したが同一速度の
チャネル組合せの数は専用の場合に比較し非常′に増大
することは明らかである６例えばＴ。
チャネル組合せの数は専用の場合に比較し非常′に増大
することは明らかである６例えばＴ。
のものを２個組合せる場合、上記実施例ではＴ８が接続
できるチャネルはＣＨｌ、ＣＨ３，ＣＨ５゜ＣＨ７の４
個であるから４Ｃ，−６通シ有広ＣＨ３，ＣＨ７の２つ
のみをＴ８の専用とした場合の１通シに比べ汎用性が高
まる。゛ 第８図は第６図の実施例の回路によって時分割多重化さ
れ、伝送されたチャネル信号を分離する回路の構成を示
す図で、第４図のデマルチプレクサ１１に対応する。多
重化された信号１は入力端子５４、遅延時間調整のため
のアンド回路５５、遅延回路５６、ファンアウト数調整
のためのアンド回路５７．５８を経て、チャネル信号分
離のためのＮＯＲゲート回路５９−１．５９−２．５９
−３．５９−４−・・・・・５９−１６に加えられる。
できるチャネルはＣＨｌ、ＣＨ３，ＣＨ５゜ＣＨ７の４
個であるから４Ｃ，−６通シ有広ＣＨ３，ＣＨ７の２つ
のみをＴ８の専用とした場合の１通シに比べ汎用性が高
まる。゛ 第８図は第６図の実施例の回路によって時分割多重化さ
れ、伝送されたチャネル信号を分離する回路の構成を示
す図で、第４図のデマルチプレクサ１１に対応する。多
重化された信号１は入力端子５４、遅延時間調整のため
のアンド回路５５、遅延回路５６、ファンアウト数調整
のためのアンド回路５７．５８を経て、チャネル信号分
離のためのＮＯＲゲート回路５９−１．５９−２．５９
−３．５９−４−・・・・・５９−１６に加えられる。
多重化された信号層から抽出された（第３図の９）クロ
ック信号ＣＬＫは入力端子６０に加えら分周器で速度Ｔ
４に対応するクロック信号第７図のＥＯに対応）に変換
される。さらに同じ構成の分局器６１−２および６１−
３によって、速度Ｔ。
ック信号ＣＬＫは入力端子６０に加えら分周器で速度Ｔ
４に対応するクロック信号第７図のＥＯに対応）に変換
される。さらに同じ構成の分局器６１−２および６１−
３によって、速度Ｔ。
に対応するクロック信号に、分局器６１−４゜６１−５
．６１−６および６１−７によって速度Ｔ２に対応する
クロック信号に、そして、分周器６１−８・・・・・・
６１−１５によって速度ＴＩに対応するクロック信号に
変換される。プ薗ツク６２は上記各分局器６１−１・・
・・・・４１１−１４のクロック信号から各チャネルの
信号を分離するためのゲート駆動信号を作る論理回路で
ある。第１のチャネルＣＨＩについて説明すると、チャ
ネルユニット（第３図の１２−１）から、選択すべき速
度に対応する速度制御信号Ｃ０ＮＴＯＩおよびＣ０ＮＴ
Ｏ２が加えられるこの制御信号は多重化伝送システムを
構成するときに各チャネルの送信側の伝送速度が分って
いるため前もって設定される。多重化回路で説明したよ
うに、速度がＴ、のときは論理値（ｃｏｎｔＱｉ、 ｃ
ｏｎｔｌｇ ）が（０，０）、 Ｔｍ −ＴｓおよびＴ
４に対してはそれぞれ（１，Ｏ）、（０゜ｌ）および（
１，１）となる。したがって、インバータ６３−１．６
３−２．６３−３．６３−４およびＡＮＤ回路６４−１
．６４−２の論理回路によって、速度ＴＩ Ｉ ’ｒｌ
ｅ ＴＩおよびＴ４に対して、第７図のＦ１〜Ｆ４のよ
うなパルス信号を作るためそれぞれＡＮＤゲート６５−
４．６５−３．６５−２および６５−１が開き、それぞ
れ分局器６１−８．６１−４．６１−２および６１−１
０出力を通しＮＯＲ回路６６（加える。ＮＯＲ回路６６
は負論理信号のタイミング信号となり、ＮＯＲ，ゲート
回路５９−１を駆動し、チャネルＣＨＩの信号を分離す
る。インバータ６７は負論理のタイミング信号を正論理
のクロック信号に変えるもので、分離されたチャネルＣ
ＨＩの信号処理回路（図示せず）にクロック信号として
加えられる。他のチャネルについても全く同様の動作を
行なうもので、図示の論理囲路によって、その構成、動
作は明らかと思われるのでその詳細な説明は省略する。
．６１−６および６１−７によって速度Ｔ２に対応する
クロック信号に、そして、分周器６１−８・・・・・・
６１−１５によって速度ＴＩに対応するクロック信号に
変換される。プ薗ツク６２は上記各分局器６１−１・・
・・・・４１１−１４のクロック信号から各チャネルの
信号を分離するためのゲート駆動信号を作る論理回路で
ある。第１のチャネルＣＨＩについて説明すると、チャ
ネルユニット（第３図の１２−１）から、選択すべき速
度に対応する速度制御信号Ｃ０ＮＴＯＩおよびＣ０ＮＴ
Ｏ２が加えられるこの制御信号は多重化伝送システムを
構成するときに各チャネルの送信側の伝送速度が分って
いるため前もって設定される。多重化回路で説明したよ
うに、速度がＴ、のときは論理値（ｃｏｎｔＱｉ、 ｃ
ｏｎｔｌｇ ）が（０，０）、 Ｔｍ −ＴｓおよびＴ
４に対してはそれぞれ（１，Ｏ）、（０゜ｌ）および（
１，１）となる。したがって、インバータ６３−１．６
３−２．６３−３．６３−４およびＡＮＤ回路６４−１
．６４−２の論理回路によって、速度ＴＩ Ｉ ’ｒｌ
ｅ ＴＩおよびＴ４に対して、第７図のＦ１〜Ｆ４のよ
うなパルス信号を作るためそれぞれＡＮＤゲート６５−
４．６５−３．６５−２および６５−１が開き、それぞ
れ分局器６１−８．６１−４．６１−２および６１−１
０出力を通しＮＯＲ回路６６（加える。ＮＯＲ回路６６
は負論理信号のタイミング信号となり、ＮＯＲ，ゲート
回路５９−１を駆動し、チャネルＣＨＩの信号を分離す
る。インバータ６７は負論理のタイミング信号を正論理
のクロック信号に変えるもので、分離されたチャネルＣ
ＨＩの信号処理回路（図示せず）にクロック信号として
加えられる。他のチャネルについても全く同様の動作を
行なうもので、図示の論理囲路によって、その構成、動
作は明らかと思われるのでその詳細な説明は省略する。
以上、実施例によって説明したように、本発明による多
重化装置では、チャネル入力端子に異なった伝送速度の
信号を加えることができるため、同一種の多重化装置を
異なった多重化システムに使用することができる、テな
わち汎用性を高めることができ、これらを半導体集積回
路で実現する場合生産コストを著しく低減できる効果を
有する。
重化装置では、チャネル入力端子に異なった伝送速度の
信号を加えることができるため、同一種の多重化装置を
異なった多重化システムに使用することができる、テな
わち汎用性を高めることができ、これらを半導体集積回
路で実現する場合生産コストを著しく低減できる効果を
有する。
第１図は従来の階梯的多重化装置の構成を説明するため
の図、第２図は本発明の多゛重化装置の原理的構成を示
すブロック図、第３図及び第４図はそれぞれ本発明によ
る多重化装置を用いた多重化伝送システムの送信部およ
び受信部の一実施例の構成ブロック図、第５図は上記第
３図におけるチャネルユニットの一実施例の構成ブロッ
ク図、第６図は本発明による多重化装置の一実施例の回
路図、第７図は上記第６図の実施例の動作説明のための
一タイムチャート図、第８図は上記多重化装置で多重化
された信号を分離するデマルチプレクサ１−１〜ｌ、−
１３・・・入力端子、２・・・多重化信号出へ
の図、第２図は本発明の多゛重化装置の原理的構成を示
すブロック図、第３図及び第４図はそれぞれ本発明によ
る多重化装置を用いた多重化伝送システムの送信部およ
び受信部の一実施例の構成ブロック図、第５図は上記第
３図におけるチャネルユニットの一実施例の構成ブロッ
ク図、第６図は本発明による多重化装置の一実施例の回
路図、第７図は上記第６図の実施例の動作説明のための
一タイムチャート図、第８図は上記多重化装置で多重化
された信号を分離するデマルチプレクサ１−１〜ｌ、−
１３・・・入力端子、２・・・多重化信号出へ
Claims (1)
- 【特許請求の範囲】 １、伝送速度が異なるチャネル信号を含む複数個のチャ
ネル信号を時分割する装置であって、少なくとも一つは
チャネル信号の情報信号および伝送速度信号を出力する
複数個のチャネルユニットと、上記複数のチャネルユニ
ットからの情報信号を時分割多重する論理回路からなる
マルチプレクサと、上記伝送速度信号によって上記マル
チプレクサの論回路を選択制御し、伝送速度に応じたマ
ルチプレクサを構成する制御回路とを具備してなること
を特徴とする時分割多重化装置。 ２ 第１項記載の多重化装置において、マルチプレクサ
は多重化度が階梯的に異なる複数のマルチプレクサがチ
ャンネルユニットから多重化装置の出力側に縦続的に配
置されてなる時分割多重化装置。 ＆ 第１項又は第２項の記載の多重化装置において、上
記チャネルユニットが入力チャネル信号の伝送速度を上
記伝送速度より速く、かつ階梯的関係を有する速度の−
の速度の情報信号に変換する回路を、上記情報信号の速
度を表わす伝送速度信号を作る回路で構成された時分割
多重化装置。 ４、第１項、第２項又は第３項の多重化装置において、
上記制御回路には単一チャネルの伝送速度信号が加えら
れ、それぞれの出力が上記多重化度が階梯的に異なる複
数のマルチプレクサに接続され、かつ上記伝送速度信号
によって一つが選択される複数のゲート回路で構成され
九時、分割多重化装置。 ５、第４項記載の多重化装置において、上記多重化度が
階梯的に異なる複数のマルチプレクサのそれぞれは上記
チャネルユニット又は前段のマルチプレクサからの異な
る２つの信号を入力と重化装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130096A JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
| US06/408,806 US4504943A (en) | 1981-08-21 | 1982-08-17 | Time domain multiplexer |
| EP82107654A EP0073043B1 (en) | 1981-08-21 | 1982-08-20 | Time domain multiplexer |
| DE8282107654T DE3272144D1 (en) | 1981-08-21 | 1982-08-20 | Time domain multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130096A JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833334A true JPS5833334A (ja) | 1983-02-26 |
| JPH0262979B2 JPH0262979B2 (ja) | 1990-12-27 |
Family
ID=15025856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130096A Granted JPS5833334A (ja) | 1981-08-21 | 1981-08-21 | 時分割多重化装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4504943A (ja) |
| EP (1) | EP0073043B1 (ja) |
| JP (1) | JPS5833334A (ja) |
| DE (1) | DE3272144D1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225098A (ja) * | 1986-03-10 | 1987-10-03 | ア−テ−・エン・テ−・アンド・フィリップス・テレコミュニケシオンズ・ベ−・ヴェ− | 広帯域及び狭帯域チャネル用切替装置 |
| JPS63125728A (ja) * | 1986-11-13 | 1988-05-28 | Mitani Sekisan Kk | くい穴のスライム取出し方法 |
| JPS6471349A (en) * | 1987-09-11 | 1989-03-16 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
| JPH0837514A (ja) * | 1994-07-25 | 1996-02-06 | Nec Telecom Syst Ltd | 複数階梯型デマンドアサイン多重化装置 |
| US7032879B2 (en) | 2003-05-09 | 2006-04-25 | Smc Corporation | Valve device having a plurality of solenoids |
| WO2008035769A1 (fr) * | 2006-09-22 | 2008-03-27 | Nippon Telegraph And Telephone Corporation | SystÈme de transmission multiplex et procÉDÉ de transmission multiplex |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638480A (en) * | 1979-04-24 | 1987-01-20 | Standard Telephones & Cables Public Limited Company | Distributed digital signal multiplexing |
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
| FR2545670B1 (fr) * | 1983-05-04 | 1985-07-05 | Billy Jean Claude | Multiplexeur, demultiplexeur et equipement de multiplexage-demultiplexage a trames reconfigurables |
| US4684947A (en) * | 1983-09-08 | 1987-08-04 | Halliburton Company | Simultaneous digitizing apparatus for an acoustic tool |
| DE3343054A1 (de) * | 1983-11-29 | 1985-06-05 | ANT Nachrichtentechnik GmbH, 7150 Backnang | System fuer den austausch von daten zwischen funkueberleiteinrichtungen |
| JPS61135243A (ja) * | 1984-12-06 | 1986-06-23 | Fujitsu Ltd | 多重伝送方法 |
| US4685101A (en) * | 1984-12-20 | 1987-08-04 | Siemens Aktiengesellschaft | Digital multiplexer for PCM voice channels having a cross-connect capability |
| US4773985A (en) * | 1985-04-12 | 1988-09-27 | University Of Southern California | Method of optimizing mesophase formation in graphite and coke precursors |
| ATE48730T1 (de) * | 1985-07-31 | 1989-12-15 | Siemens Ag | Verfahren zum zusammenfassen eines digitalen bildsignals und dreier digitaler schmalbandsignale zu einem 139 264-kbit/s-signal. |
| US4658152A (en) * | 1985-12-04 | 1987-04-14 | Bell Communications Research, Inc. | Adaptive rate multiplexer-demultiplexer |
| CA1278627C (en) * | 1986-01-07 | 1991-01-02 | Naonobu Fujimoto | Hierarchical data transmission system |
| JPS6330034A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 多重化回路 |
| US4907186A (en) * | 1987-02-09 | 1990-03-06 | The United States Of America As Represented By The Secretary Of Commerce | Data direct ingest system |
| JP2604385B2 (ja) * | 1987-08-28 | 1997-04-30 | 株式会社日立製作所 | ディジタル信号の多重化方法及び装置 |
| FR2643532B1 (fr) * | 1989-02-17 | 1991-05-10 | France Etat | Procede de reservation de debits et commutateurs temporels de paquets asynchrones |
| US5029168A (en) * | 1989-02-27 | 1991-07-02 | Acer Incorporated | Multiplexing communication card and scanning method for run-in testing |
| JPH0358376U (ja) * | 1989-10-11 | 1991-06-06 | ||
| US5123015A (en) * | 1990-12-20 | 1992-06-16 | Hughes Aircraft Company | Daisy chain multiplexer |
| US5243599A (en) * | 1991-06-05 | 1993-09-07 | International Business Machines Corporation | Tree-type multiplexers and methods for configuring the same |
| US5475686A (en) * | 1992-12-28 | 1995-12-12 | Motorola, Inc. | Method and apparatus for transferring data in a communication system |
| US5555267A (en) * | 1993-07-30 | 1996-09-10 | Burke, Jr.; George E. | Feedforward control system, method and control module |
| SE503914C2 (sv) * | 1995-01-27 | 1996-09-30 | Ericsson Telefon Ab L M | Dataöverföringssystem |
| WO1998021846A1 (de) * | 1996-11-08 | 1998-05-22 | Siemens Aktiengesellschaft | Verfahren und anordnung zum multiplexen einer vielzahl digitaler datenströme zu einem digitalen gesamtdatenstrom sowie verfahren und anordnung zum demultiplexen eines digitalen gesamtdatenstroms zu einer vielzahl digitaler datenströme |
| FR2771872B1 (fr) * | 1997-12-02 | 2000-01-07 | Telecommunications Sa | Trame numerique pour station hertzienne |
| FR2771871B1 (fr) * | 1997-12-02 | 2001-12-07 | Sat Sa De Telecomm | Trame numerique pour station hertzienne |
| US6038229A (en) * | 1997-12-19 | 2000-03-14 | Gte Laboratories Incorporated | Tree switching with fast reconfiguration |
| US7111226B1 (en) * | 2002-05-31 | 2006-09-19 | Broadcom Corporation | Communication decoder employing single trellis to support multiple code rates and/or multiple modulations |
| DE102004018328B4 (de) * | 2004-04-13 | 2007-11-08 | Hochschule Niederrhein | Volumenhaftes Elektrodensystem, dessen Verwendung und Verfahren zur Behandlung von fluiden Medien |
| JP2009296067A (ja) * | 2008-06-02 | 2009-12-17 | Fujitsu Ltd | 基準クロック選択回路、基準クロック選択方法及び通信インターフェース装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794768A (en) * | 1972-05-25 | 1974-02-26 | Bell Telephone Labor Inc | Cross-office connecting scheme for interconnecting multiplexers and central office terminals |
| US3982077A (en) * | 1975-04-07 | 1976-09-21 | International Telephone And Telegraph Corporation | Asynchronous multiplexer and demultiplexer combination |
| US3982074A (en) * | 1975-04-21 | 1976-09-21 | International Telephone And Telegraph Corporation | Automatic channel assignment circuit |
| FR2386952A1 (fr) * | 1977-04-05 | 1978-11-03 | Telecommunications Sa | Reseau de connexion multivitesse pour voies de donnees |
| ATE1263T1 (de) * | 1978-06-20 | 1982-07-15 | Siemens Aktiengesellschaft Berlin Und Muenchen | Nachrichtenuebertragungssystem. |
| FR2430141A1 (fr) * | 1978-06-29 | 1980-01-25 | Glowinski Albert | Reseau de commutation numerique a division du temps bit a bit |
| US4215245A (en) * | 1978-12-29 | 1980-07-29 | Bell Telephone Laboratories, Incorporated | Variable rate synchronous digital transmission system |
| JPS5923660B2 (ja) * | 1979-02-19 | 1984-06-04 | 株式会社日立製作所 | ディジタル信号伝送方式 |
| US4330689A (en) * | 1980-01-28 | 1982-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Multirate digital voice communication processor |
| JPS5731247A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Multiplexing tramsmission system |
| DE3047045A1 (de) * | 1980-12-13 | 1982-07-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Dienstintegriertes uebertragungssystem |
-
1981
- 1981-08-21 JP JP56130096A patent/JPS5833334A/ja active Granted
-
1982
- 1982-08-17 US US06/408,806 patent/US4504943A/en not_active Expired - Lifetime
- 1982-08-20 DE DE8282107654T patent/DE3272144D1/de not_active Expired
- 1982-08-20 EP EP82107654A patent/EP0073043B1/en not_active Expired
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225098A (ja) * | 1986-03-10 | 1987-10-03 | ア−テ−・エン・テ−・アンド・フィリップス・テレコミュニケシオンズ・ベ−・ヴェ− | 広帯域及び狭帯域チャネル用切替装置 |
| JPH0442880B2 (ja) * | 1986-03-10 | 1992-07-14 | Aa Tee En Tee Ando Fuiritsupusu Terekomyunikeshionzu Bv | |
| JPS63125728A (ja) * | 1986-11-13 | 1988-05-28 | Mitani Sekisan Kk | くい穴のスライム取出し方法 |
| JPS6471349A (en) * | 1987-09-11 | 1989-03-16 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
| JPH0837514A (ja) * | 1994-07-25 | 1996-02-06 | Nec Telecom Syst Ltd | 複数階梯型デマンドアサイン多重化装置 |
| US7032879B2 (en) | 2003-05-09 | 2006-04-25 | Smc Corporation | Valve device having a plurality of solenoids |
| WO2008035769A1 (fr) * | 2006-09-22 | 2008-03-27 | Nippon Telegraph And Telephone Corporation | SystÈme de transmission multiplex et procÉDÉ de transmission multiplex |
| JPWO2008035769A1 (ja) * | 2006-09-22 | 2010-01-28 | 日本電信電話株式会社 | 多重伝送システムおよび多重伝送方法 |
| US7970008B2 (en) | 2006-09-22 | 2011-06-28 | Nippon Telegraph And Telephone Corporation | Multiplexing transmission system and multiplexing transmission method |
| JP4878629B2 (ja) * | 2006-09-22 | 2012-02-15 | 日本電信電話株式会社 | 多重伝送システムおよび多重伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073043A1 (en) | 1983-03-02 |
| EP0073043B1 (en) | 1986-07-23 |
| US4504943A (en) | 1985-03-12 |
| DE3272144D1 (en) | 1986-08-28 |
| JPH0262979B2 (ja) | 1990-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5833334A (ja) | 時分割多重化装置 | |
| US6194950B1 (en) | High-speed CMOS multiplexer | |
| US5526360A (en) | High speed N-to-1 burst time-multiplexed data transmission system and method | |
| JPS62276935A (ja) | 多重化装置 | |
| AU592516B2 (en) | Multiplexer for multiplexing insertion codes and a digital data signal train | |
| KR950019570A (ko) | 프레임 위상 정렬기 | |
| JPH0326120A (ja) | 多重スタッフ処理回路 | |
| EP0843434A2 (en) | Line interface circuit for wideband transmission | |
| JPH11145925A (ja) | 時分割多重／分離方法及び装置並びに時分割分離方法 及び装置 | |
| KR0185872B1 (ko) | 이이1/티이1 정합용 속도변환회로 | |
| JP3005997B2 (ja) | 同期多重方式 | |
| JPS61140241A (ja) | フレ−ム同期復帰方式 | |
| JP3461486B2 (ja) | 並列信号処理装置 | |
| JP2888048B2 (ja) | 時分割多重分離回路 | |
| KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
| KR950006602B1 (ko) | 동기식 에드-드롭 전송장치 | |
| JPH05218996A (ja) | 多重化装置 | |
| JPH0756962B2 (ja) | データ通信システム | |
| JPH04129341A (ja) | 多重信号選択分離回路 | |
| JPS6043935A (ja) | 信号同期変換装置 | |
| JPS6340508B2 (ja) | ||
| JPH0563672A (ja) | デマルチプレクサ回路 | |
| JPH0946312A (ja) | レベルカウンタ | |
| JPH04227140A (ja) | フレーム同期装置 | |
| JPH04276936A (ja) | フレーム同期回路 |