JPH11145925A - 時分割多重／分離方法及び装置並びに時分割分離方法 及び装置 - Google Patents
時分割多重／分離方法及び装置並びに時分割分離方法 及び装置Info
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- JPH11145925A JPH11145925A JP9305798A JP30579897A JPH11145925A JP H11145925 A JPH11145925 A JP H11145925A JP 9305798 A JP9305798 A JP 9305798A JP 30579897 A JP30579897 A JP 30579897A JP H11145925 A JPH11145925 A JP H11145925A
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- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多重度が高くかつ高速動作可能かつ作製コス
トが安価な時分割多重／分離方法及び装置を提供する。 【解決手段】 入力信号Ｓｉ１〜Ｓｉ１５と、フレーム
同期パターン信号Ｓｉ０とを所定数毎に時分割多重処理
して第１の時分割多重信号Ｓｉ１−０〜Ｓｉ１−７を生
成し、これらを時分割多重処理して第２の時分割多重信
号Ｓｍｐｘを生成し、時分割多重信号Ｓｍｐｘを時分割
分離処理して所定数の第１の時分割分離信号Ｓｏ１−０
〜Ｓｏ１−７を生成し、これらを時分割分離処理して第
２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を生成す
る。そのうち所定のフレーム同期パターン信号Ｓｉ０に
対応する第２の時分割分離信号Ｓｏ２−０から、所定フ
レーム同期パターン信号Ｓｉ０と同一の信号が得られる
迄、第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を
出力する際の配列を並べ替える。
トが安価な時分割多重／分離方法及び装置を提供する。 【解決手段】 入力信号Ｓｉ１〜Ｓｉ１５と、フレーム
同期パターン信号Ｓｉ０とを所定数毎に時分割多重処理
して第１の時分割多重信号Ｓｉ１−０〜Ｓｉ１−７を生
成し、これらを時分割多重処理して第２の時分割多重信
号Ｓｍｐｘを生成し、時分割多重信号Ｓｍｐｘを時分割
分離処理して所定数の第１の時分割分離信号Ｓｏ１−０
〜Ｓｏ１−７を生成し、これらを時分割分離処理して第
２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を生成す
る。そのうち所定のフレーム同期パターン信号Ｓｉ０に
対応する第２の時分割分離信号Ｓｏ２−０から、所定フ
レーム同期パターン信号Ｓｉ０と同一の信号が得られる
迄、第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を
出力する際の配列を並べ替える。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル伝送装
置で用いられる時分割多重／分離方法及び装置に関し、
特に複数段の時分割多重／分離処理を実現する時分割多
重／分離方法及び装置並びに時分割分離方法及び装置に
関する。
置で用いられる時分割多重／分離方法及び装置に関し、
特に複数段の時分割多重／分離処理を実現する時分割多
重／分離方法及び装置並びに時分割分離方法及び装置に
関する。
【０００２】
【従来の技術】従来から、ディジタル伝送装置におい
て、複数の同一ビットレートのディジタル信号を伝送し
ようとする場合、送信側に設けた時分割多重器により単
一の高速な時分割多重信号を生成して伝送し、受信側に
設けた時分割分離器によりこの時分割多重信号を時分割
分離して複数の同一速度のディジタル信号へ復元する、
いわゆる時分割多重／分離処理を行って伝送している。
て、複数の同一ビットレートのディジタル信号を伝送し
ようとする場合、送信側に設けた時分割多重器により単
一の高速な時分割多重信号を生成して伝送し、受信側に
設けた時分割分離器によりこの時分割多重信号を時分割
分離して複数の同一速度のディジタル信号へ復元する、
いわゆる時分割多重／分離処理を行って伝送している。
【０００３】従来例の時分割多重／分離装置を図面を用
いて説明する。図５は従来例の時分割多重／分離装置の
ブロック構成図である。
いて説明する。図５は従来例の時分割多重／分離装置の
ブロック構成図である。
【０００４】（１６×１）時分割多重器３は、１５個の
ディジタル入力信号Ｓｉ１〜Ｓｉ１５が供給されると共
に、ディジタル入力信号Ｓｉ１をインバータ４でレベル
反転して得た信号Ｓｉ０を（１６×１）時分割多重器３
の第０番の入力端子へ供給して時分割多重処理し、時分
割多重信号Ｓｍｐｘを生成する。
ディジタル入力信号Ｓｉ１〜Ｓｉ１５が供給されると共
に、ディジタル入力信号Ｓｉ１をインバータ４でレベル
反転して得た信号Ｓｉ０を（１６×１）時分割多重器３
の第０番の入力端子へ供給して時分割多重処理し、時分
割多重信号Ｓｍｐｘを生成する。
【０００５】（１×１６）時分割分離器５は、伝送路を
介して供給された時分割多重信号Ｓｍｐｘを１６個の時
分割分離信号Ｓｏ１−０〜Ｓｏ１−１５に時分割分離処
理して出力する。
介して供給された時分割多重信号Ｓｍｐｘを１６個の時
分割分離信号Ｓｏ１−０〜Ｓｏ１−１５に時分割分離処
理して出力する。
【０００６】ビットローテータ回路７は、ランダムな初
期位相で（１×１６）時分割多重器５から読み出された
ディジタル入力信号Ｓｉ０〜Ｓｉ１５を最終的に正しい
配列に並べ替えてディジタル出力信号Ｓｏ０〜Ｓｏ１５
として出力する回路であり、後述のフレーム同期回路９
からフレーム位相シフト信号ＣＬＫが１クロック供給さ
れる毎に、時分割分離信号Ｓｏ１−０〜Ｓｏ１−１５の
配列を１つずつ巡回させてディジタル出力信号Ｓｏ１〜
Ｓｏ１５として出力する。
期位相で（１×１６）時分割多重器５から読み出された
ディジタル入力信号Ｓｉ０〜Ｓｉ１５を最終的に正しい
配列に並べ替えてディジタル出力信号Ｓｏ０〜Ｓｏ１５
として出力する回路であり、後述のフレーム同期回路９
からフレーム位相シフト信号ＣＬＫが１クロック供給さ
れる毎に、時分割分離信号Ｓｏ１−０〜Ｓｏ１−１５の
配列を１つずつ巡回させてディジタル出力信号Ｓｏ１〜
Ｓｏ１５として出力する。
【０００７】フレーム同期回路９は、ビットローテータ
回路７の出力を監視し、（１６×１）時分割多重器３と
（１×１６）時分割分離器５との間でのフレーム同期を
確立する為の制御信号をビットローテータ回路７へ与え
る回路であり、周知の競合計数器を用いたフレーム同期
回路を形成している。これはディジタル入力信号Ｓｉ１
とこれを反転した信号Ｓｉ０にそれぞれ対応するディジ
タル出力信号Ｓｏ１とＳｏ０が不一致、すなわちフレー
ム同期状態となるまで、フレーム位相シフト信号ＣＬＫ
に位相をシフトさせるパルスであるハンティングパルス
を挿入していき、ビットローテータ回路７で時分割分離
信号Ｓｏ１−０〜Ｓｏ１−１５の配列を巡回させてい
き、所定の配列を持つディジタル出力信号Ｓｏ１〜Ｓｏ
１５として出力することにより実現している。
回路７の出力を監視し、（１６×１）時分割多重器３と
（１×１６）時分割分離器５との間でのフレーム同期を
確立する為の制御信号をビットローテータ回路７へ与え
る回路であり、周知の競合計数器を用いたフレーム同期
回路を形成している。これはディジタル入力信号Ｓｉ１
とこれを反転した信号Ｓｉ０にそれぞれ対応するディジ
タル出力信号Ｓｏ１とＳｏ０が不一致、すなわちフレー
ム同期状態となるまで、フレーム位相シフト信号ＣＬＫ
に位相をシフトさせるパルスであるハンティングパルス
を挿入していき、ビットローテータ回路７で時分割分離
信号Ｓｏ１−０〜Ｓｏ１−１５の配列を巡回させてい
き、所定の配列を持つディジタル出力信号Ｓｏ１〜Ｓｏ
１５として出力することにより実現している。
【０００８】このようにして従来例の時分割多重／分離
装置は、配列を巡回させていくことにより、多数の入力
信号を時分割多重／分離できる。
装置は、配列を巡回させていくことにより、多数の入力
信号を時分割多重／分離できる。
【０００９】
【発明が解決しようとする課題】しかしながら従来の時
分割多重／分離装置には、以下のような問題点があっ
た。
分割多重／分離装置には、以下のような問題点があっ
た。
【００１０】伝送装置や放送機器で用いられる１４３Ｍ
ｂ／ｓ程度の高速ディジタル信号を多重度１６以上で時
分割多重／分離する場合、多重度８以下の場合と比べて
作成コストが数倍も掛かる問題点があった。
ｂ／ｓ程度の高速ディジタル信号を多重度１６以上で時
分割多重／分離する場合、多重度８以下の場合と比べて
作成コストが数倍も掛かる問題点があった。
【００１１】その理由は、時分割多重器及び時分割分離
器は、多重度８程度までは取り扱う伝送帯域が１．１４
ＧＢ／ｓと狭くかつ回路構成が比較的簡易であり、シリ
コン材料を用いて回路を小規模で作製できるので作製コ
ストは比較的安価であるが、多重度１６程度となると取
り扱う伝送帯域が２．２９ＧＢ／ｓと広くかつ回路構成
が膨大であり、高速動作可能なガリウム・ヒ素材料を用
いて回路を大規模で作製しなければならなくなるからで
である。
器は、多重度８程度までは取り扱う伝送帯域が１．１４
ＧＢ／ｓと狭くかつ回路構成が比較的簡易であり、シリ
コン材料を用いて回路を小規模で作製できるので作製コ
ストは比較的安価であるが、多重度１６程度となると取
り扱う伝送帯域が２．２９ＧＢ／ｓと広くかつ回路構成
が膨大であり、高速動作可能なガリウム・ヒ素材料を用
いて回路を大規模で作製しなければならなくなるからで
である。
【００１２】ここにおいて本発明の目的は、多重度が高
くかつ高速動作可能かつ作製コストが安価な時分割多重
／分離方法及び装置並びに時分割分離方法及び装置を提
供する。
くかつ高速動作可能かつ作製コストが安価な時分割多重
／分離方法及び装置並びに時分割分離方法及び装置を提
供する。
【００１３】
【課題を解決するための手段】本発明は前記課題を解決
するため、次に列挙する新規な特徴的構成手法及び手段
を採用する。
するため、次に列挙する新規な特徴的構成手法及び手段
を採用する。
【００１４】すなわち、本発明方法の特徴は、複数の入
力信号（図１のＳｉ１〜Ｓｉ１５）と、所定のフレーム
同期パターン信号（Ｓｉ０）とを所定数毎にそれぞれ時
分割多重処理して第１の時分割多重信号（Ｓｉ１−０〜
Ｓｉ１−７）を生成し、第１の時分割多重信号（Ｓｉ１
−０〜Ｓｉ１−７）をそれぞれ時分割多重処理して第２
の時分割多重信号（Ｓｍｐｘ）を生成し、第２の時分割
多重信号（Ｓｍｐｘ）を時分割分離処理して所定数の第
１の時分割分離信号（Ｓｏ１−０〜Ｓｏ１−７）を生成
し、第１の時分割分離信号（Ｓｏ１−０〜Ｓｏ１−７）
をそれぞれ時分割分離処理して第２の時分割分離信号
（Ｓｏ２−０〜Ｓｏ２−１５）を生成し、第２の時分割
分離信号（Ｓｏ２−０〜Ｓｏ２−１５）のうち所定のフ
レーム同期パターン信号（Ｓｉ０）に対応する第２の時
分割分離信号（Ｓｏ２−０）から、所定のフレーム同期
パターン信号（Ｓｉ０）と同一の信号が得られる迄、第
２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−１５）を出
力する際の配列を並べ替えていく時分割多重／分離方法
である。
力信号（図１のＳｉ１〜Ｓｉ１５）と、所定のフレーム
同期パターン信号（Ｓｉ０）とを所定数毎にそれぞれ時
分割多重処理して第１の時分割多重信号（Ｓｉ１−０〜
Ｓｉ１−７）を生成し、第１の時分割多重信号（Ｓｉ１
−０〜Ｓｉ１−７）をそれぞれ時分割多重処理して第２
の時分割多重信号（Ｓｍｐｘ）を生成し、第２の時分割
多重信号（Ｓｍｐｘ）を時分割分離処理して所定数の第
１の時分割分離信号（Ｓｏ１−０〜Ｓｏ１−７）を生成
し、第１の時分割分離信号（Ｓｏ１−０〜Ｓｏ１−７）
をそれぞれ時分割分離処理して第２の時分割分離信号
（Ｓｏ２−０〜Ｓｏ２−１５）を生成し、第２の時分割
分離信号（Ｓｏ２−０〜Ｓｏ２−１５）のうち所定のフ
レーム同期パターン信号（Ｓｉ０）に対応する第２の時
分割分離信号（Ｓｏ２−０）から、所定のフレーム同期
パターン信号（Ｓｉ０）と同一の信号が得られる迄、第
２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−１５）を出
力する際の配列を並べ替えていく時分割多重／分離方法
である。
【００１５】本発明装置の特徴は、複数の入力信号（図
１のＳｉ１〜Ｓｉ１５）と、所定のフレーム同期パター
ン信号（Ｓｉ０）とを所定数毎にそれぞれ時分割多重処
理して第１の時分割多重信号（Ｓｉ１−０〜Ｓｉ１−
７）を生成する第１の時分割多重手段（１０２−０〜１
０２−７）と、第１の時分割多重信号（Ｓｉ１−０〜Ｓ
ｉ１−７）をそれぞれ時分割多重処理して第２の時分割
多重信号（Ｓｍｐｘ）を生成する第２の時分割多重手段
（１０３）と、第２の時分割多重信号（Ｓｍｐｘ）を時
分割分離処理して所定数の第１の時分割分離信号（Ｓｏ
１−０〜Ｓｏ１−７）を生成する第１の時分割分離手段
（１０５）と、第１の時分割分離信号（Ｓｏ１−０〜Ｓ
ｏ１−７）をそれぞれ時分割分離処理して第２の時分割
分離信号（Ｓｏ２−０〜Ｓｏ２−１５）を生成する第２
の時分割分離手段（１０６−０〜１０６−１５）と、第
２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−１５）のう
ち所定のフレーム同期パターン信号（Ｓｉ０）に対応す
る第２の時分割分離信号（Ｓｏ２−０）から、所定のフ
レーム同期パターン信号（Ｓｉ０）と同一の信号が得ら
れる迄、第２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−
１５）を出力する際の配列を並べ替えていく同期保護手
段（１０１，１０７〜１１４）とを具備する時分割多重
／分離装置である。
１のＳｉ１〜Ｓｉ１５）と、所定のフレーム同期パター
ン信号（Ｓｉ０）とを所定数毎にそれぞれ時分割多重処
理して第１の時分割多重信号（Ｓｉ１−０〜Ｓｉ１−
７）を生成する第１の時分割多重手段（１０２−０〜１
０２−７）と、第１の時分割多重信号（Ｓｉ１−０〜Ｓ
ｉ１−７）をそれぞれ時分割多重処理して第２の時分割
多重信号（Ｓｍｐｘ）を生成する第２の時分割多重手段
（１０３）と、第２の時分割多重信号（Ｓｍｐｘ）を時
分割分離処理して所定数の第１の時分割分離信号（Ｓｏ
１−０〜Ｓｏ１−７）を生成する第１の時分割分離手段
（１０５）と、第１の時分割分離信号（Ｓｏ１−０〜Ｓ
ｏ１−７）をそれぞれ時分割分離処理して第２の時分割
分離信号（Ｓｏ２−０〜Ｓｏ２−１５）を生成する第２
の時分割分離手段（１０６−０〜１０６−１５）と、第
２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−１５）のう
ち所定のフレーム同期パターン信号（Ｓｉ０）に対応す
る第２の時分割分離信号（Ｓｏ２−０）から、所定のフ
レーム同期パターン信号（Ｓｉ０）と同一の信号が得ら
れる迄、第２の時分割分離信号（Ｓｏ２−０〜Ｓｏ２−
１５）を出力する際の配列を並べ替えていく同期保護手
段（１０１，１０７〜１１４）とを具備する時分割多重
／分離装置である。
【００１６】本発明はこのような手法及び手段を採用し
たことにより、多重度の低い時分割多重器及び時分割分
離器を複数段接続することにより、多重度の高い時分割
多重／分離処理を実現している。
たことにより、多重度の低い時分割多重器及び時分割分
離器を複数段接続することにより、多重度の高い時分割
多重／分離処理を実現している。
【００１７】更に、所定の第２の時分割分離信号に所定
のフレーム同期パターンが現れる迄、第２の時分割分離
信号を出力する際の配列を並べ替えていくことにより、
フレーム同期保護動作を実現している。
のフレーム同期パターンが現れる迄、第２の時分割分離
信号を出力する際の配列を並べ替えていくことにより、
フレーム同期保護動作を実現している。
【００１８】
【発明の実施の形態】本発明の実施の形態を図面を用い
て詳説する。図１は本発明の実施の形態の時分割多重／
分離装置のブロック構成図である。
て詳説する。図１は本発明の実施の形態の時分割多重／
分離装置のブロック構成図である。
【００１９】８個の（２×１）時分割多重器１０２−０
〜１０２−７には、ビットレート１４３Ｍｂ／ｓ（メガ
ビット毎秒）のディジタル入力信号Ｓｉ０〜Ｓｉ１５が
２つずつ供給されており、これら２つずつのディジタル
入力信号Ｓｉ０〜Ｓｉ１５を２多重化してビットレート
２８６Ｍｂ／ｓの８つの第１の時分割多重信号Ｓｉ１−
０〜Ｓｉ１−７を生成する。
〜１０２−７には、ビットレート１４３Ｍｂ／ｓ（メガ
ビット毎秒）のディジタル入力信号Ｓｉ０〜Ｓｉ１５が
２つずつ供給されており、これら２つずつのディジタル
入力信号Ｓｉ０〜Ｓｉ１５を２多重化してビットレート
２８６Ｍｂ／ｓの８つの第１の時分割多重信号Ｓｉ１−
０〜Ｓｉ１−７を生成する。
【００２０】尚、（２×１）時分割多重器１０２−０〜
１０２−７には全て同一の図示しないクロックが供給さ
れて多重化している。この為、第１の時分割多重信号Ｓ
ｉ１−０〜Ｓｉ１−７には（２×１）時分割多重器１０
２−０〜１０２−７の各入力端子に印加された信号が同
時に出現する。
１０２−７には全て同一の図示しないクロックが供給さ
れて多重化している。この為、第１の時分割多重信号Ｓ
ｉ１−０〜Ｓｉ１−７には（２×１）時分割多重器１０
２−０〜１０２−７の各入力端子に印加された信号が同
時に出現する。
【００２１】（８×１）時分割多重器１０３は、８つの
第１の時分割多重信号Ｓｏ１−０〜Ｓｏ１−７が供給さ
れており、これらを８多重化してビットレート２．２９
ＧＢ／ｓ（ギガビット毎秒）の第２の時分割多重信号Ｓ
ｍｐｘを生成出力する。
第１の時分割多重信号Ｓｏ１−０〜Ｓｏ１−７が供給さ
れており、これらを８多重化してビットレート２．２９
ＧＢ／ｓ（ギガビット毎秒）の第２の時分割多重信号Ｓ
ｍｐｘを生成出力する。
【００２２】（１×８）時分割分離器１０５は、伝送路
を介して供給された第２の時分割多重信号Ｓｍｐｘを時
分割処理し、ビットレート２８６Ｍｂ／ｓの８つの第１
の時分割分離信号Ｓｏ１−０〜Ｓｏ１−７に分離して出
力する。
を介して供給された第２の時分割多重信号Ｓｍｐｘを時
分割処理し、ビットレート２８６Ｍｂ／ｓの８つの第１
の時分割分離信号Ｓｏ１−０〜Ｓｏ１−７に分離して出
力する。
【００２３】８個の（１×２）時分割分離器１０６−０
〜１０６−７は、これら第１の時分割分離信号Ｓｏ１−
０〜Ｓｏ１−７をそれぞれ時分割処理し、ビットレート
１４３Ｍｂ／ｓの計１６個の第２の時分割分離信号Ｓｏ
２−０〜Ｓｏ２−１５を分離出力する。
〜１０６−７は、これら第１の時分割分離信号Ｓｏ１−
０〜Ｓｏ１−７をそれぞれ時分割処理し、ビットレート
１４３Ｍｂ／ｓの計１６個の第２の時分割分離信号Ｓｏ
２−０〜Ｓｏ２−１５を分離出力する。
【００２４】また、時分割多重器１０２−０〜１０２−
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７間で第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−
１５を出力する際の位相を揃える、即ちフレーム同期保
護する為のフレーム同期パターン信号を生成する目的
で、ディジタル入力信号Ｓｉ２をインバータ１０４で反
転し時分割多重器１０２−０の一方の入力端子に供給し
て多重化し、これを（１×２）時分割分離器１０６−０
で時分割分離して第２の時分割分離信号Ｓｏ２−０を生
成している。
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７間で第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−
１５を出力する際の位相を揃える、即ちフレーム同期保
護する為のフレーム同期パターン信号を生成する目的
で、ディジタル入力信号Ｓｉ２をインバータ１０４で反
転し時分割多重器１０２−０の一方の入力端子に供給し
て多重化し、これを（１×２）時分割分離器１０６−０
で時分割分離して第２の時分割分離信号Ｓｏ２−０を生
成している。
【００２５】次にビットシフト回路１０７は、（１×
８）時分割分離器１０５及び（１×２）時分割分離器１
０６−０〜１０６−７への入力及び出力時に発生する第
２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５相互間の
最大１ビットのずれを吸収し、ビットシフト出力信号Ｓ
ｏ３−０〜Ｓｏ３−１５がディジタル入力信号Ｓｉ０〜
Ｓｉ１５と同じ位相関係となるよう、第２の時分割分離
信号Ｓｏ２−０〜Ｓｏ２−１５のうち幾つかを１ビット
シフトさせる機能を有する。図２にビットシフト回路１
０７のブロック構成図を示す。
８）時分割分離器１０５及び（１×２）時分割分離器１
０６−０〜１０６−７への入力及び出力時に発生する第
２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５相互間の
最大１ビットのずれを吸収し、ビットシフト出力信号Ｓ
ｏ３−０〜Ｓｏ３−１５がディジタル入力信号Ｓｉ０〜
Ｓｉ１５と同じ位相関係となるよう、第２の時分割分離
信号Ｓｏ２−０〜Ｓｏ２−１５のうち幾つかを１ビット
シフトさせる機能を有する。図２にビットシフト回路１
０７のブロック構成図を示す。
【００２６】Ｄ−ＦＦ（Ｄフリップフロップ）１１１−
０〜１１１−１５は、第２の時分割多重信号Ｓｍｐｘの
１周期長に同期した信号である１フレーム長クロック信
号ＣＬＫ１の１周期分だけ第２の時分割分離信号Ｓｏ２
−０〜Ｓｏ２−１５をそれぞれ遅延させて出力する。
０〜１１１−１５は、第２の時分割多重信号Ｓｍｐｘの
１周期長に同期した信号である１フレーム長クロック信
号ＣＬＫ１の１周期分だけ第２の時分割分離信号Ｓｏ２
−０〜Ｓｏ２−１５をそれぞれ遅延させて出力する。
【００２７】Ｄ−ＦＦ１１２−０〜１１２−１５は、こ
れらの後段にそれぞれ接続され第２の時分割分離信号Ｓ
ｏ２−０〜Ｓｏ２−１５をそれぞれ１フレーム長クロッ
ク信号ＣＬＫ１の更に１周期分だけ遅延させて出力す
る。
れらの後段にそれぞれ接続され第２の時分割分離信号Ｓ
ｏ２−０〜Ｓｏ２−１５をそれぞれ１フレーム長クロッ
ク信号ＣＬＫ１の更に１周期分だけ遅延させて出力す
る。
【００２８】セレクタ１１３−０〜１１３−１５は、Ｄ
−ＦＦ１１１−０〜１１１−１５又は１１２−０〜１１
２−１５の各出力の何れか一方を、選択信号ＳＬ０〜Ｓ
Ｌ１５に応じて選択出力する。
−ＦＦ１１１−０〜１１１−１５又は１１２−０〜１１
２−１５の各出力の何れか一方を、選択信号ＳＬ０〜Ｓ
Ｌ１５に応じて選択出力する。
【００２９】セレクタ制御回路１１４は、フレーム位相
シフト信号ＣＬＫから図３に示す選択信号ＳＬ０〜ＳＬ
１５を生成出力する。この選択信号ＳＬ０〜ＳＬ１５は
隣接する選択信号ＳＬ０〜ＳＬ１５間でフレーム位相が
ほぼ反転しかつフレーム位相シフト信号ＣＬＫの１クロ
ックずつずれていくような２値信号として生成される。
これは（１×８）時分割分離器１０５及び（１×２）時
分割分離器１０６−０〜１０６−７で時分割分離された
第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５の出力
時の位相を揃えて出力するように決定されている。
シフト信号ＣＬＫから図３に示す選択信号ＳＬ０〜ＳＬ
１５を生成出力する。この選択信号ＳＬ０〜ＳＬ１５は
隣接する選択信号ＳＬ０〜ＳＬ１５間でフレーム位相が
ほぼ反転しかつフレーム位相シフト信号ＣＬＫの１クロ
ックずつずれていくような２値信号として生成される。
これは（１×８）時分割分離器１０５及び（１×２）時
分割分離器１０６−０〜１０６−７で時分割分離された
第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５の出力
時の位相を揃えて出力するように決定されている。
【００３０】図３に示すタイミングによって図２に示す
セレクタ１１３−０〜１１３−１５は、選択信号ＳＬ０
〜ＳＬ１５がＬｏｗレベルの時は入力Ａを選択して第２
の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を１周期分
遅延させた信号を出力し、また選択信号ＳＬ０〜ＳＬ１
５がＨｉｇｈレベルの時は入力Ｂを選択して第２の時分
割分離信号Ｓｏ２−０〜Ｓｏ２−１５を２周期分遅延さ
せた信号を出力し、それぞれビットシフト出力信号Ｓｏ
３−０〜Ｓｏ３−１５として出力する。このようにし
て、読み出し位相が不定であることによる、ビットシフ
ト信号Ｓｏ３−０〜Ｓｏ３−１５間の位相のずれを吸収
している。
セレクタ１１３−０〜１１３−１５は、選択信号ＳＬ０
〜ＳＬ１５がＬｏｗレベルの時は入力Ａを選択して第２
の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５を１周期分
遅延させた信号を出力し、また選択信号ＳＬ０〜ＳＬ１
５がＨｉｇｈレベルの時は入力Ｂを選択して第２の時分
割分離信号Ｓｏ２−０〜Ｓｏ２−１５を２周期分遅延さ
せた信号を出力し、それぞれビットシフト出力信号Ｓｏ
３−０〜Ｓｏ３−１５として出力する。このようにし
て、読み出し位相が不定であることによる、ビットシフ
ト信号Ｓｏ３−０〜Ｓｏ３−１５間の位相のずれを吸収
している。
【００３１】次にセレクタ１０８−０〜１０８−１５の
各々には、計１６個のビットシフト出力信号Ｓｏ３−０
〜Ｓｏ３−１５が供給され、その内の１つを各セレクタ
１０８−０〜１０８−１５に対して設けられたデコーダ
１１０−０〜１１０−１５から供給される選択信号ＳＥ
Ｌ０〜ＳＥＬ１５に従って選択出力する。このようにし
て、（１×８）時分割分離器１０５及び（１×２）時分
割分離器１０６−０〜１０６−７が時分割で順次切り替
わっていくタイミングに合わせて、第２の時分割分離信
号Ｓｏ２−０〜Ｓｏ２−１５を同一のタイミングで出力
するようにしている。
各々には、計１６個のビットシフト出力信号Ｓｏ３−０
〜Ｓｏ３−１５が供給され、その内の１つを各セレクタ
１０８−０〜１０８−１５に対して設けられたデコーダ
１１０−０〜１１０−１５から供給される選択信号ＳＥ
Ｌ０〜ＳＥＬ１５に従って選択出力する。このようにし
て、（１×８）時分割分離器１０５及び（１×２）時分
割分離器１０６−０〜１０６−７が時分割で順次切り替
わっていくタイミングに合わせて、第２の時分割分離信
号Ｓｏ２−０〜Ｓｏ２−１５を同一のタイミングで出力
するようにしている。
【００３２】このようにして第２の時分割分離信号Ｓｏ
２−０〜Ｓｏ２−１５の幾つかをフレーム位相シフト信
号ＣＬＫの１クロック分だけ遅延させて位相のずれを吸
収し、位相の揃ったビットシフト出力信号Ｓｏ３−０〜
Ｓｏ３−１５として出力させる。
２−０〜Ｓｏ２−１５の幾つかをフレーム位相シフト信
号ＣＬＫの１クロック分だけ遅延させて位相のずれを吸
収し、位相の揃ったビットシフト出力信号Ｓｏ３−０〜
Ｓｏ３−１５として出力させる。
【００３３】次にフレーム同期回路１０９は、第２の時
分割多重信号Ｓｍｐｘの１フレームからなるフレームの
初期位相を検出してこの初期位相を維持する回路であ
り、周知の競合計数器による後方動作型フレーム同期保
護回路等が用いられる。この競合計数器による同期保護
回路は、ディジタル出力信号Ｓｏ２が入力され、これを
フレーム同期パターンであるディジタル出力信号Ｓｏ０
と比較し、一致ビット数及び不一致ビット数をカウンタ
で計数する。本実施の形態ではセレクタ１０８−２，１
０８−０の出力であるディジタル出力信号Ｓｏ０とＳｏ
２とを比較しており、本実施の形態ではフレーム同期パ
ターンとしてディジタル入力信号Ｓｉ２の反転信号Ｓｉ
０を用いているから、フレームが正常な初期位相にあれ
ばこれらは常に互いに反転している。従ってディジタル
出力信号Ｓｏ２とＳｏ０が一致状態であるか若しくは不
一致状態が所定時間未満であればフレームの初期位相が
ずれていると判断してフレームの初期位相をシフトさせ
るハンティングパルスを１パルス出力する。またディジ
タル出力信号Ｓｏ２とＳｏ０の不一致状態が所定時間以
上継続すればフレームの初期位相が正常であると判断
し、フレームカウンタ１０１はハンティングパルスの出
力を停止することにより、フレームの初期位相はこの状
態に維持される。このようにして同期保護動作される。
分割多重信号Ｓｍｐｘの１フレームからなるフレームの
初期位相を検出してこの初期位相を維持する回路であ
り、周知の競合計数器による後方動作型フレーム同期保
護回路等が用いられる。この競合計数器による同期保護
回路は、ディジタル出力信号Ｓｏ２が入力され、これを
フレーム同期パターンであるディジタル出力信号Ｓｏ０
と比較し、一致ビット数及び不一致ビット数をカウンタ
で計数する。本実施の形態ではセレクタ１０８−２，１
０８−０の出力であるディジタル出力信号Ｓｏ０とＳｏ
２とを比較しており、本実施の形態ではフレーム同期パ
ターンとしてディジタル入力信号Ｓｉ２の反転信号Ｓｉ
０を用いているから、フレームが正常な初期位相にあれ
ばこれらは常に互いに反転している。従ってディジタル
出力信号Ｓｏ２とＳｏ０が一致状態であるか若しくは不
一致状態が所定時間未満であればフレームの初期位相が
ずれていると判断してフレームの初期位相をシフトさせ
るハンティングパルスを１パルス出力する。またディジ
タル出力信号Ｓｏ２とＳｏ０の不一致状態が所定時間以
上継続すればフレームの初期位相が正常であると判断
し、フレームカウンタ１０１はハンティングパルスの出
力を停止することにより、フレームの初期位相はこの状
態に維持される。このようにして同期保護動作される。
【００３４】フレーム同期回路１０９の出力であるフレ
ーム位相シフト信号ＣＬＫはビットシフト回路１０７及
び４ビット１６進のフレームカウンタ１０１へ供給さ
れ、ビットシフト回路１０７に供給された第２の時分割
分離信号Ｓｏ２−０〜Ｓｏ２−１５それぞれの遅延量の
組み合わせを順次並べ替えていくことにより、（１×
８）時分割分離器１０５と（１×２）時分割分離器１０
６−０〜１０６−７それぞれへの入力及び出力時に発生
する第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５に
発生するフレームの初期位相のずれを補正するためのフ
レーム同期保護を行う。
ーム位相シフト信号ＣＬＫはビットシフト回路１０７及
び４ビット１６進のフレームカウンタ１０１へ供給さ
れ、ビットシフト回路１０７に供給された第２の時分割
分離信号Ｓｏ２−０〜Ｓｏ２−１５それぞれの遅延量の
組み合わせを順次並べ替えていくことにより、（１×
８）時分割分離器１０５と（１×２）時分割分離器１０
６−０〜１０６−７それぞれへの入力及び出力時に発生
する第２の時分割分離信号Ｓｏ２−０〜Ｓｏ２−１５に
発生するフレームの初期位相のずれを補正するためのフ
レーム同期保護を行う。
【００３５】これと共にフレームカウンタ１０１出力で
あるカウンタ信号ＣＮＴは各デコーダ１１０−０〜１１
０−１５へ供給され、セレクタ１０８−０〜１０８−１
５は、図４に示すようにカウンタ信号ＣＮＴの値に応じ
て選択信号ＳＥＬ０〜ＳＥＬ１５をデコーダ１１０−０
〜１１０−１５へそれぞれ出力する。この図４に示す入
出力関係図では、カウンタ信号ＣＮＴの値により選択さ
れる縦の列におけるそれぞれの値ｘ（ｘは整数）に対応
するビットシフト信号Ｓｏ３−ｘを、その左端にある選
択信号ＳＥＬｙ（ｙは整数）の番号に相当するディジタ
ル出力信号Ｓｏｙとして並び替えて出力させている。例
えばカウンタ信号ＣＮＴ＝０の場合は図４の左から縦に
１列目が選択され、セレクタ１０８−０はビットシフト
出力信号Ｓｏ３−０をディジタル出力信号Ｓｏ０とし
て、セレクタ１０８−１はビットシフト出力信号Ｓｏ３
−２をディジタル出力信号Ｓｏ１として、セレクタ１０
８−１５はビットシフト出力信号Ｓｏ３−１５をディジ
タル出力信号Ｓｏ１５として出力する。
あるカウンタ信号ＣＮＴは各デコーダ１１０−０〜１１
０−１５へ供給され、セレクタ１０８−０〜１０８−１
５は、図４に示すようにカウンタ信号ＣＮＴの値に応じ
て選択信号ＳＥＬ０〜ＳＥＬ１５をデコーダ１１０−０
〜１１０−１５へそれぞれ出力する。この図４に示す入
出力関係図では、カウンタ信号ＣＮＴの値により選択さ
れる縦の列におけるそれぞれの値ｘ（ｘは整数）に対応
するビットシフト信号Ｓｏ３−ｘを、その左端にある選
択信号ＳＥＬｙ（ｙは整数）の番号に相当するディジタ
ル出力信号Ｓｏｙとして並び替えて出力させている。例
えばカウンタ信号ＣＮＴ＝０の場合は図４の左から縦に
１列目が選択され、セレクタ１０８−０はビットシフト
出力信号Ｓｏ３−０をディジタル出力信号Ｓｏ０とし
て、セレクタ１０８−１はビットシフト出力信号Ｓｏ３
−２をディジタル出力信号Ｓｏ１として、セレクタ１０
８−１５はビットシフト出力信号Ｓｏ３−１５をディジ
タル出力信号Ｓｏ１５として出力する。
【００３６】この時分割多重／分離装置には、ランダム
な初期位相を持つ１６個のディジタル入力信号Ｓｉ０〜
Ｓｉ１５が供給されている為、ディジタル出力信号Ｓｏ
０〜Ｓｏ１５の出力タイミングは、フレームの１６通り
の初期位相の何れかとなる。但し、（２×１）時分割多
重器１０２−０〜１０２−７相互の入力時の位相は等し
く、同様に（１×２）時分割分離器１０６−０〜１０６
−７相互の出力時の位相は等しいとする。
な初期位相を持つ１６個のディジタル入力信号Ｓｉ０〜
Ｓｉ１５が供給されている為、ディジタル出力信号Ｓｏ
０〜Ｓｏ１５の出力タイミングは、フレームの１６通り
の初期位相の何れかとなる。但し、（２×１）時分割多
重器１０２−０〜１０２−７相互の入力時の位相は等し
く、同様に（１×２）時分割分離器１０６−０〜１０６
−７相互の出力時の位相は等しいとする。
【００３７】このフレームの初期位相をセレクタ１０８
−０〜１０８−１５は１６通り順次シフトさせていき、
所定のディジタル入力信号Ｓｉ２とこれをレベル反転さ
せた信号Ｓｉ０にそれぞれ対応する第２の時分割分離信
号Ｓｏ２−２，Ｓｏ２−０が所定時間以上不一致状態と
なれば、正しい初期位相であるフレーム同期保護状態と
なったと判断してフレーム同期回路１０９は位相シフト
信号ＣＬＫの出力を停止するので、ビットシフト回路１
０７及びセレクタ１０８−０〜１０８−１５はこの時の
フレームの初期位相を維持してディジタル出力信号Ｓｏ
１〜Ｓｏ１５を出力する。
−０〜１０８−１５は１６通り順次シフトさせていき、
所定のディジタル入力信号Ｓｉ２とこれをレベル反転さ
せた信号Ｓｉ０にそれぞれ対応する第２の時分割分離信
号Ｓｏ２−２，Ｓｏ２−０が所定時間以上不一致状態と
なれば、正しい初期位相であるフレーム同期保護状態と
なったと判断してフレーム同期回路１０９は位相シフト
信号ＣＬＫの出力を停止するので、ビットシフト回路１
０７及びセレクタ１０８−０〜１０８−１５はこの時の
フレームの初期位相を維持してディジタル出力信号Ｓｏ
１〜Ｓｏ１５を出力する。
【００３８】このようにして本実施の形態では、配列を
単に巡回させていくのではなく並べ替えていくことによ
り、フレームは正しい初期位相に保たれる結果、ディジ
タル入力信号Ｓｉ１〜Ｓｉ１５と同一の配列かつ同一の
タイミングでディジタル出力信号Ｓｏ１〜Ｓｏ１５が得
られる。
単に巡回させていくのではなく並べ替えていくことによ
り、フレームは正しい初期位相に保たれる結果、ディジ
タル入力信号Ｓｉ１〜Ｓｉ１５と同一の配列かつ同一の
タイミングでディジタル出力信号Ｓｏ１〜Ｓｏ１５が得
られる。
【００３９】尚、本実施の形態では、（２×１）時分割
多重器１０２−０〜１０２−７へ供給するフレーム同期
パターン信号を、ディジタル入力信号Ｓｉ１〜Ｓｉ１５
のうち任意の１つをレベル反転することにより生成した
場合を例示したが、これ以外にもディジタル入力信号Ｓ
ｉ１〜Ｓｉ１５とは無関係な符号系列、例えば（２×
１）時分割多重器１０２−０の一方の入力端子に、常
時”０”レベルや疑似ランダム符号をフレーム同期パタ
ーンとして供給しても良く、この場合はビットシフト回
路１０７は不要となる。
多重器１０２−０〜１０２−７へ供給するフレーム同期
パターン信号を、ディジタル入力信号Ｓｉ１〜Ｓｉ１５
のうち任意の１つをレベル反転することにより生成した
場合を例示したが、これ以外にもディジタル入力信号Ｓ
ｉ１〜Ｓｉ１５とは無関係な符号系列、例えば（２×
１）時分割多重器１０２−０の一方の入力端子に、常
時”０”レベルや疑似ランダム符号をフレーム同期パタ
ーンとして供給しても良く、この場合はビットシフト回
路１０７は不要となる。
【００４０】また、時分割多重器１０２−０〜１０２−
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７それぞれの多重度は任意である。
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７それぞれの多重度は任意である。
【００４１】更に、時分割多重器１０２−０〜１０２−
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７からなる、２段の多重及び分離処理を例示した
が、多重段数及び／または分離段数もｎ段（ｎは整数）
まで任意に設けても構わない。
７，１０３及び時分割分離器１０５，１０６−０〜１０
６−７からなる、２段の多重及び分離処理を例示した
が、多重段数及び／または分離段数もｎ段（ｎは整数）
まで任意に設けても構わない。
【００４２】
【発明の効果】本発明は以上の構成を採用したことによ
り、次のような効果を発揮する。
り、次のような効果を発揮する。
【００４３】第１点として、作製コストが低廉な多重度
８以下の時分割多重／分離装置を複数段組み合わせるだ
けで高多重度の時分割／分離装置を実現できるので、作
製コストを大幅低減可能な利点がある。
８以下の時分割多重／分離装置を複数段組み合わせるだ
けで高多重度の時分割／分離装置を実現できるので、作
製コストを大幅低減可能な利点がある。
【００４４】第２点として、入力信号からフレーム同期
パターン信号を生成して同期保護動作するので、外部か
ら別途独立したフレーム同期パターン信号を供給不要な
利点がある。
パターン信号を生成して同期保護動作するので、外部か
ら別途独立したフレーム同期パターン信号を供給不要な
利点がある。
【００４５】第３点として、第２点のフレーム同期パタ
ーン信号を単一のインバータ回路のみで生成可能であ
り、フレーム同期パターン信号を生成する為のパターン
ジェネレータが不要であるので、簡易構成を実現しかつ
作製コストを大幅低減できる利点がある。
ーン信号を単一のインバータ回路のみで生成可能であ
り、フレーム同期パターン信号を生成する為のパターン
ジェネレータが不要であるので、簡易構成を実現しかつ
作製コストを大幅低減できる利点がある。
【図１】本発明の実施の形態の時分割多重／分離装置の
ブロック構成図である。
ブロック構成図である。
【図２】本発明の実施の形態の時分割多重／分離装置の
ビットシフト回路のブロック構成図である。
ビットシフト回路のブロック構成図である。
【図３】本発明の実施の形態の時分割多重／分離装置の
ビットシフト回路の各セレクタへの入力信号タイミング
図である。
ビットシフト回路の各セレクタへの入力信号タイミング
図である。
【図４】本発明の実施の形態の時分割多重／分離装置の
デコーダの入出力関係図である。
デコーダの入出力関係図である。
【図５】従来例の時分割多重／分離装置のブロック構成
図である。
図である。
１０１ フレームカウンタ ２，１０２−０〜１０２−７ （２×１）時分割多重
器 ３ （１６×１）時分割多重器 １０３ （８×１）時分割多重器 ４，１０４ インバータ ５ （１×１６）時分割分離器 １０５ （１×８）時分割分離器 ６，１０６−０〜１０６−７ （１×２）時分割分離
器 ７ ビットローテータ回路 １０７ ビットシフト回路 １０８−０〜１０８−１５ セレクタ ９，１０９ フレーム同期回路 １１０−０〜１１０−１５ デコーダ １１１−０〜１１１−１５ Ｄ−ＦＦ １１２−０〜１１２−１５ Ｄ−ＦＦ １１３−０〜１１３−１５ セレクタ １１４ セレクタ制御回路
器 ３ （１６×１）時分割多重器 １０３ （８×１）時分割多重器 ４，１０４ インバータ ５ （１×１６）時分割分離器 １０５ （１×８）時分割分離器 ６，１０６−０〜１０６−７ （１×２）時分割分離
器 ７ ビットローテータ回路 １０７ ビットシフト回路 １０８−０〜１０８−１５ セレクタ ９，１０９ フレーム同期回路 １１０−０〜１１０−１５ デコーダ １１１−０〜１１１−１５ Ｄ−ＦＦ １１２−０〜１１２−１５ Ｄ−ＦＦ １１３−０〜１１３−１５ セレクタ １１４ セレクタ制御回路
Claims (16)
- 【請求項１】 複数の入力信号と、所定のフレーム同期
パターン信号とを所定数毎にそれぞれ時分割多重処理し
て第１の時分割多重信号を生成し、 前記第１の時分割多重信号をそれぞれ時分割多重処理し
て第２の時分割多重信号を生成し、 前記第２の時分割多重信号を時分割分離処理して所定数
の第１の時分割分離信号を生成し、 前記第１の時分割分離信号をそれぞれ時分割分離処理し
て第２の時分割分離信号を生成し、 前記第２の時分割分離信号のうち前記所定のフレーム同
期パターン信号に対応する第２の時分割分離信号から、
前記所定のフレーム同期パターン信号と同一の信号が得
られる迄、前記第２の時分割分離信号を出力する際の配
列を並べ替えていくことを特徴とする時分割多重／分離
方法。 - 【請求項２】 前記所定のフレーム同期パターン信号
は、前記複数の入力信号の何れかを反転した信号であ
り、 前記並べ替えは、前記複数の入力信号の何れかに対応す
る前記第２の時分割分離信号と前記反転した信号に対応
する前記第２の時分割分離信号とが一致しなくなる迄、
前記第２の時分割分離信号を出力する際の配列を並べ替
えていくことを特徴とする請求項１記載の時分割多重／
分離方法。 - 【請求項３】 前記並べ替えは、前記第２の時分割分離
信号を出力する際の位相を一定に揃え、かつ前記フレー
ム同期パターン信号の初期位相を維持するような並べ替
えであることを特徴とする請求項１又は２記載の時分割
多重／分離方法。 - 【請求項４】 前記第１の時分割多重処理、前記第２の
時分割多重処理、前記第１の時分割分離処理及び前記第
２の時分割分離処理に加えて、更に第ｎ（ｎは整数）迄
の時分割多重処理及び時分割分離処理することを特徴と
する請求項１，２又は３記載の時分割多重／分離方法。 - 【請求項５】 複数の入力信号と、所定のフレーム同期
パターン信号とを時分割多重処理して得られた時分割多
重信号を時分割分離処理して所定数の第１の時分割分離
信号を生成し、 前記第１の時分割分離信号をそれぞれ時分割分離処理し
て第２の時分割分離信号を生成し、 前記第２の時分割分離信号のうち前記所定のフレーム同
期パターン信号に対応する第２の時分割分離信号から、
前記所定のフレーム同期パターン信号と同一の信号が得
られる迄、前記第２の時分割分離信号を出力する際の配
列を並べ替えていくことを特徴とする時分割分離方法。 - 【請求項６】 前記所定のフレーム同期パターン信号
は、前記複数の入力信号の何れかを反転した信号であ
り、 前記並べ替えは、前記複数の入力信号の何れかに対応す
る前記第２の時分割分離信号と前記反転した信号に対応
する前記第２の時分割分離信号とが一致しなくなる迄、
前記第２の時分割分離信号を出力する際の配列を並べ替
えていくことを特徴とする請求項５記載の時分割分離方
法。 - 【請求項７】 前記並べ替えは、前記第２の時分割分離
信号を出力する際の位相を一定に揃え、かつ前記フレー
ム同期パターン信号の初期位相を維持するような並べ替
えであることを特徴とする請求項５又は６記載の時分割
分離方法。 - 【請求項８】 前記第１の時分割分離処理及び前記第２
の時分割分離処理に加えて、更に第ｎ（ｎは整数）迄の
時分割分離処理することを特徴とする請求項５，６又は
７記載の時分割分離方法。 - 【請求項９】 複数の入力信号と、所定のフレーム同期
パターン信号とを所定数毎にそれぞれ時分割多重処理し
て第１の時分割多重信号を生成する第１の時分割多重手
段と、 前記第１の時分割多重信号をそれぞれ時分割多重処理し
て第２の時分割多重信号を生成する第２の時分割多重手
段と、 前記第２の時分割多重信号を時分割分離処理して所定数
の第１の時分割分離信号を生成する第１の時分割分離手
段と、 前記第１の時分割分離信号をそれぞれ時分割分離処理し
て第２の時分割分離信号を生成する第２の時分割分離手
段と、 前記第２の時分割分離信号のうち前記所定のフレーム同
期パターン信号に対応する第２の時分割分離信号から、
前記所定のフレーム同期パターン信号と同一の信号が得
られる迄、前記第２の時分割分離信号を出力する際の配
列を並べ替えていく同期保護手段とを具備することを特
徴とする時分割多重／分離装置。 - 【請求項１０】 前記所定のフレーム同期パターン信号
は、前記複数の入力信号の何れかを反転した信号であ
り、 前記同期保護手段は、前記複数の入力信号の何れかに対
応する前記第２の時分割分離信号と前記反転した信号に
対応する前記第２の時分割分離信号とが一致しなくなる
迄、前記第２の時分割分離信号を出力する際の配列を並
べ替えていくことを特徴とする請求項９記載の時分割多
重／分離装置。 - 【請求項１１】 前記同期保護手段は、前記第２の時分
割分離信号を出力する際の位相を一定に揃え、かつ前記
フレーム同期パターン信号の初期位相を維持するように
前記配列を並べ替えることを特徴とする請求項９又は１
０記載の時分割多重／分離装置。 - 【請求項１２】 前記第１の時分割多重手段、前記第２
の時分割多重手段、前記第１の時分割分離手段及び前記
第２の時分割分離手段に加えて、更に第ｎ（ｎは整数）
迄の時分割多重手段及び時分割分離手段を具備すること
を特徴とする請求項９，１０又は１１記載の時分割多重
／分離装置。 - 【請求項１３】 複数の入力信号と、所定のフレーム同
期パターン信号とを時分割多重処理して生成された時分
割多重信号を時分割分離処理して所定数の第１の時分割
分離信号を生成する第１の時分割分離手段と、 前記第１の時分割分離信号をそれぞれ時分割分離処理し
て第２の時分割分離信号を生成する第２の時分割分離手
段と、 前記第２の時分割分離信号のうち前記所定のフレーム同
期パターン信号に対応する第２の時分割分離信号から、
前記所定のフレーム同期パターン信号と同一の信号が得
られる迄、前記第２の時分割分離信号を出力する際の配
列を並べ替えていく同期保護手段とを具備したこと特徴
とする時分割分離装置。 - 【請求項１４】 前記所定のフレーム同期パターン信号
は、前記複数の入力信号の何れかを反転した信号であ
り、 前記同期保護手段は、前記複数の入力信号の何れかに対
応する前記第２の時分割分離信号と前記反転した信号に
対応する前記第２の時分割分離信号とが一致しなくなる
迄、前記第２の時分割分離信号を出力する際の配列を並
べ替えていくことを特徴とする請求項１３記載の時分割
分離装置。 - 【請求項１５】 前記同期保護手段は、前記第２の時分
割分離信号を出力する際の位相を一定に揃え、かつ前記
フレーム同期パターン信号の初期位相を維持するように
前記配列を並べ替えることを特徴とする請求項１３又は
１４記載の時分割分離装置。 - 【請求項１６】 前記第１の時分割分離手段及び前記第
２の時分割分離手段に加えて、更に第ｎ（ｎは整数）迄
の時分割分離手段を具備することを特徴とする請求項１
３，１４又は１５記載の時分割分離装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09305798A JP3123486B2 (ja) | 1997-11-07 | 1997-11-07 | 時分割多重／分離方法及び装置、時分割分離方法及び装置、並びにフレーム同期方法及び装置 |
| US09/154,512 US6539034B1 (en) | 1997-11-07 | 1998-09-16 | Method and apparatus for time-division multiplexing and demultiplexing |
| EP98119057A EP0915581A3 (en) | 1997-11-07 | 1998-10-08 | Method and apparatus for time-division multiplexing and demultiplexing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09305798A JP3123486B2 (ja) | 1997-11-07 | 1997-11-07 | 時分割多重／分離方法及び装置、時分割分離方法及び装置、並びにフレーム同期方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145925A true JPH11145925A (ja) | 1999-05-28 |
| JP3123486B2 JP3123486B2 (ja) | 2001-01-09 |
Family
ID=17949495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09305798A Expired - Fee Related JP3123486B2 (ja) | 1997-11-07 | 1997-11-07 | 時分割多重／分離方法及び装置、時分割分離方法及び装置、並びにフレーム同期方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6539034B1 (ja) |
| EP (1) | EP0915581A3 (ja) |
| JP (1) | JP3123486B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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