JPS5923660B2 - ディジタル信号伝送方式 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号伝送方式、特に伝送されるべき
信号の動作速度すなわちビツトレートが中継器等を含む
伝送系の動作速度すなわち、ビツトレートと異なる場合
に信号を変換して伝送系の動作速度に同期化して伝送す
るデイジタル信号伝送方式に係る。

従来のデイジタル伝送方式においては、伝送系のビツト
周期は伝送すべきデイジタル信号のクロツク周期に一致
するように設計されている。

従つてもし信号のクロツク周期が伝送系のクロツク周期
と異なるときは直接デイジタル信号を伝送することがで
きない。そのため、送信および受信端末に伝送系のビツ
ト周期と同期化をはかるための信号変換回路を設ける必
要があり、その場合、バツフア回路が必要となるが、そ
の入力の読き込みと出力の読み出しを連続的に、すなわ
ち実時間で行なうことは困難である。

そのため、バツフア回路を設けて同期化を行なえるもの
は、例えば調歩式などの特殊のデイジタル信号に限られ
ていた。さらに非同期の信号を多重化することは不可能
と考えられていた。したがつて一般には伝送すべき信号
のビツト同期に合せて、伝送系のビツト周期を設定する
か、伝送系のビツト周期に合せてデイジタル信号のビツ
ト周期を設定することが行なわれている。しかし、パル
ス技術の発達にしもない、ビツト周期の異なる多種類の
デイジタル信号を発生する送信端末が多くなり又伝送系
においても光フアイバの如き極めて広帯域かつ高速の伝
送が可能となつた現在においては、任意のビツト周期を
持つ信号が伝送系のビツト周期に係りなく、伝送できれ
ば伝送路の経済的利用を企ることができ極めて有利であ
る。

またこれらを多重化に伝送できれば、伝送路としての使
い易さは飛躍的に向上するものと考えられる。

したがつて、本発明の主な目的は伝送系のビツト周期よ
り大きいビツト周期を有する任意のデイジタル信号を伝
送系に実時間で同期化して伝送するデイジタル信号伝送
方式を実現することである。

特許請求の範囲第１項記載の発明の目的は、上記の他、
受信側において復号した信号からタイミング信号を抽出
することが容易なデイジタル信号伝送方式を提供するこ
とである。特許請求の範囲第２項記載の発明の目的は、
前記主な目的の他、伝送系の周波数帯域幅に広帯域を要
しないデイジタル信号伝送方式を提供することである。

上記の目的を達成するため、第１項記載の発明では、デ
イジタル入力信号を信号変換回路を介して上記入力信号
のビツトレートより高いビツトレートのデイジタル信号
に変換して伝送するデイジタル伝送方式において、上記
信号変換回路に、バツフア回路と上記バツフア回路に上
記入力信号を上記入力信号のビツトレートで書き込む手
段と、上記バツフア回路から、上記入力信号のビツトレ
ートより早いビツトレートで読み出す手段と、上記読み
出された信号のマーク、スペースの別および読み出す信
号がないことを表わす空白を識別し、空白のときは上記
のマーク、スペースとは符号として識別し得る２値のパ
ルス組合せからなるダミー信号を上記マーク、スペース
に対応してビツト単位で挿入する符号化回路とを具備せ
しめ、該符号化回路が、上記バツフア回路から読み出さ
れた信号を、定められたレベルの信号であつてその連続
数が前記読み出された信号のマーク、スペースの別およ
び空白に応じて互に異なる信号に変換するとともに、変
換された信号の時間順次に隣り合うものを互に逆極性と
して伝送するようにした。

この発明によれば、原信号のマーク、スペースおよび原
信号よりも高いビツトレートに変換することにより生じ
る伝送すべき信号がない状態すなわち空白は、定められ
たレベル例えば１又はＯの連続数の相違によつて識別さ
れる。また、この発明では、互に隣り合う信号はその極
性が反転されて伝送されるようにしたから、隣り合う信
号と信号とをこの極性反転によつて識別することができ
るので、ＰＷＭ方式のように隣り合う信号と信号との間
に時間間隔を設ける必要がなく、高い伝送効率を実現し
得る効果がある。さらに、この発明においては、前記の
極性反転により、伝送される信号のレベル変化の頻度が
高く、したがつて、受信側において、復号された信号の
レベル変化の頻度が高いのでタイミング信号の抽出が容
易となる効果がある。前記の目的を達成するため、第２
項の発明ではデイジタル入力信号を信号変換回路を介し
て上記入力信号のビツトレートより高いビツトレートの
デイジタル信号に変換して伝送するデイジタル伝送方式
において、上記信号変換回路に、バツフア回路と上記バ
ツフア回路に上記入力信号を上記入力信号のビツトレー
トで書き込む手段と、上記バツフア回路から、上記入力
信号のビツトレートより早いビツトレートで読み出す手
段と、上記読み出された信号のマーク、スペースの別お
よび読み出す信号がないことを表わす空白を識別し、空
白のときは上記のマーク、スペースとは符号として識別
し得る２値のパルス組合せからなるダミー信号を上記マ
ーク、スペースに対応してビツト単位で挿入する符号化
回路とを具備せしめ、該符号化回路が、上記バツフア回
路から読み出された信号のマーク信号およびスペース信
号を、それぞれ、定められたレベルの、伝送系のクロツ
ク周期の偶数倍又は寄数倍の連続数信号に変換し、空白
の状態を、定められたレベルの、前記クロツク周期の偶
数倍の連続数信号に変換し、この変換された空白を示す
信号を前記変換されたマーク信号およびスペース信号に
付加し、かつ、時間順次に隣り合う二つの信号のうち後
のものが前記変換されたマーク信号もしくはスペース信
号である場合には、該後の信号を前の信号に対し逆極性
として伝送するようにした。

この発明においても、原信号のマーク、スペースおよび
伝送すべき信号のない空白は、定められたレベル例えば
１又は０の連続数の相違により識別される。

この発明の場合、空白を示す信号はマークあるいはスペ
ース信号に付加され、そのマークあるいはスペース信号
に対して極性が反転しないしたがつて、この発明による
伝送信号は、第１項記載の発明に較ベレベル変化の頻度
が少くなり受信側におけるタイミング信号抽出性能は劣
るが、伝送信号の周波数帯域が狭くなり、広帯域の伝送
系を要しない効果がある。

本発明のデイジタル信号伝送方式においては信号変換回
路が適応的にデイジタル信号を変換するため同一の伝送
系に結合される送受信端末の信号のビツトレートが変動
あるいは切換られても伝送系の回路は何ら変更すること
なく使用できるという極めて有効な手段を提供するもの
である。

又、伝送すべき信号を特殊なデイジタル信号に限定する
必要がない。以下図面を用いて詳細に説明する。

第１図は本願発明の原理的構成を示すプロツク図である
。

同図において、１は送信端末で、画像、音声、データ等
のデイジタル信号を発生する部分である。

３は伝送系で中継器等の装置を含む、２は受信端末で送
信端末の原信号を復号する部分である。

伝送系の動作速度すなわちビツトレート（例えば５０Ｍ
ｂｉｔｓ／ｓ）と送受信端末の動作速度が異なり、送受
信端末のビツトレートは伝送系のビツトレートより低い
範囲（例えば２Ｋｂｉｔ／ｓ）という他には、特定の条
件は必要としない。このように伝送系と非同期の信号を
伝送系に同期化するために送受端末と伝送系との間に信
号変換回路４および５が配置されている。信号変換回路
４のバツフア回路６はタイミング信号（クロツク信号）
発生回路１０からの書き込み信号によつて入力信号のビ
ツトレートで入力信号を書き込む。又バツフア回路の信
号はタイミング信号発生回路１１の読み出し信号によつ
て伝送系のタイミング信号によつて読み出す。回路７は
上記読み出された信号の種類、すなわち、マーク、スペ
ース、空白の種別に応じ下述する例示の規則に従つて適
応的にレベル又はパルスの連続数の少なくとも一方を制
御された信号にし伝送系へ送出する符号化回路である。
受信端末の信号変換回路５は原理的には上記信号変換回
路４の逆操作によつて原信号を復調するものである。な
お回路８は回路７の逆動作を行なう回路で、９はバツフ
ア回路１２は伝送系のタイミング信号発生回路、１３は
端末の動作タイミング信号発生回路である。タイミング
発生回路は従来知られている回路を使用できる。第２図
は本発明による伝送方式の一実施例の符号化回路の構成
を示すプロツク図で、第３図はその動作を説明するため
のタイムチヤート図である。

伝送すべき信号がａの如きＮＲＺ信号であるとき、伝送
系のクロツク信号Ｃ−２でバツフア回路から読み出すと
書き込みクロツクＣ−１よりも読み出しクロツクＣ−２
の方が速度が速いため、バツフア回路から信号゛１”（
マータ）に対応するＭと空白に対応するＥのような信号
が得られる。（信号“Ｏ”（スペース）に対応するＳな
る信号も得られるがここでは使用しない）。信号Ｍに対
してはレベル変換回路７一１でレベル１でパルス巾τの
信号に変換し、Ｅに対してはレベル変換回路７一２でレ
ベル２でパルス巾τの信号に変換し加算回路７一３を介
して伝送路に送出する。したがつて、伝送路の信号は第
３図ｂのようになる。受信端末ではレベル判定回路８−
１によつて、信号Ｅを除きＭおよびＳをそれぞれｄの如
き、レベル１，一１の信号に変換し、バツフア回路９に
書き込む。タイミング発生回路１３は上記信号ｄのパル
スを計測しその平均周波数を電圧に変換し、電圧制呻発
振器を制御することによつて原信号のタイミング信号を
作り、このタイミング信号によつて上記バツフア回路か
ら信号を読み出し、原信号を復調する。すなわち本実施
例では伝送系のビツトレートが信号のビツトレートより
高いことによる相隣る信号パルス（マーク、スペースに
対応する情報）の間をパルス巾τでレベルが上記パルス
と異なるパルスの連続数を変えることによつて適応させ
たものである。

もちろんレベルの設定は種々変更し得る。第４図は本発
明による伝送方式の他の実施例における送信端末におけ
る符号化回路を示す回路図で、第５図はその動作説明の
タイムチヤート図である。

バツフア回路からの読み出し出力は第２図の場合と同じ
Ｍ，Ｅが出力される。これらの信号Ｍ，Ｅはそれぞれパ
ルス伸長器７一４、および７一５によつてＭ，，Ｅ，，
のようなパルスに変換され、アンドゲートJヨ黷Uに否定
信号として加えられる。アンドゲートには伝送系のタイ
ミング信号Ｃ−２が加えられているため、その出力はＣ
−３のようになる。この信号Ｃ−３によつてトリガフリ
ツプフロツプJヨ黷Xを駆動すると第５図ｂのような伝送
信号に変換される。すなわち原信号のマーク６１″に対
応する信号は伝送系のクロツク周期幅を有する連続する
２つのパルス間隔にスペース６０１に対応する信号は単
一のパルス間隔にこれらの情報パルスの間げきは連続す
る３個のパルマ間隔によつて補充されている。すなわち
同一レベルの連続数によつて適応的に変換制御されてい
る。受信部についてはその逆操作によつて容易に復調で
きるので説明を省く。もちろん、マークとスペースの関
係を逆、パルスの極性を逆はできることは当然であり、
又連続するパルスの数もビツトレートによつて適ぎ変更
できる。

第６図は本発明による伝送方式の他の実施例における送
信端末における信号変換回路の回路図で、第７図はその
動作説明のためのタイムチヤート図である。

本実施例では信号がマークのときは伝送系のクロツク周
期の偶数倍の幅を有するパルス間隔に、スペースの場合
は伝送系のクロツク周期の奇数倍の幅を有するパルス間
隔に変換するものである。

もちろんこの関係を逆にしても良い。本例では前記例の
ように冗長のためのパルスを挿入せず、上記条件の範囲
でパルスのレベルの連続数を適応的もちろん、マークの
とき最初の２個のパルスを除いたもの、およびスペース
のとき最初の１個のパルスを除いたものを冗長のための
パルス（ダミーパルス）と見ることができる。第６図の
実施例の回路によれば伝送系のクロツク信号源７一１８
からのクロツク信号Ｃ−２がアンドゲートJヨ黷P０を介
して、バツフア回路６に加えられる。信号マークＭが読
み出されたときはアンドゲートJヨ■■１５を介してフ
リツプフロツプJヨ黷P６に加える。

同時にパルス遅延伸長回路７一１２を介してアンドゲー
トJヨ黷P０に否定信号として加え、次の読み出しを中止
する。又空白であるときの信号Ｅが発生したときはアン
ドゲートJヨ黷P４によつてクロツク信号Ｃ−２を阻止す
ると同時にバツフアパルス遅延伸長回路７一１１によつ
て次のバツフア回路６からの読み出しを阻止する。信号
ＥおよびＭがないときはアンドゲートJヨ黷P４を開き信
号のスペースであることを示す信号がオアゲートJ■■
えられる。よつてフリツプフロツプJヨ黷P６に加えられ
る信号はＣ−３となり、その出力は図ｂの如くなる。第
８図および第９図は本発明による伝送方式において実施
される他の信号変換の動作を説明するための図で、特に
伝送路のビツトレートより遅くかつ異なるビツトレート
を有する複数個の原信号を多重化して、伝送路のビツト
レートに同期化して多重化したものである。

同図において、Ａｌ，ａ，およびＡ３は任意のビツトレ
ートの３つの原信号、ｂは一定のルールに従つて上記３
つの原信号を適応的に変換し多重化したもので、伝送系
に同期化した伝送信号、Ｄｌ，ｄ，およびＤ３は上記伝
送信号を受信して３つの原信号を再生する場合に使用さ
れる信号を示す。原信号Ａｌ，ａ２およびＡ３の信号を
伝送信号ｂに変換するルールは第８図の場合は、原理的
には第１図に示した場合と同様で、唯、多重化するため
に原信号のビツトレートの高い順に巡還的に変換してい
く。図に示す如く、原信号Ａｌ，ａ２およびＡ３にはビ
ツト順にそれぞれ、１，２，３・・・；（１），（２）
，（３），・・・および１，２，３，・・・，を付して
いる。多重化された変換信号ｂは、原信号Ａｌ，ａ２，
ａ３の順に１，（１），１と並び再び原信号ａ１に戻つ
て、２まで並べてある。次に来るべき原信号Ａ２の信号
ビツト（２）がまだ発生していないので、次にはレベル
２の冗長パルスを配夕１ルている。冗長パルスの次には
必ずビツトレートの最も高い原信号ａ１から始まる規則
（これは受信側での復元の便のためである。）に従つて
次にタイムスロツビ３″を配夕１ルた後、信号ビツト６
（２）″が来るようになつている。以下同様に配クｌル
て、変換された信号ｂを得る。

第９図の場合は信号の変換の規則は、原理的には第５図
の場合と同様である。ただ、多重化を行なうため、第８
図の場合と同様に、冗長信号が発生した場合にはビツト
レートの最も高い原信号に戻るという規則で行なわれる
。これら第８図および第９図の変換信号は、受信側にお
いて、送信側の信号変換の逆操作によつて、Ｄ，，ｄ２
，ｄ３のような不等間隔の信号を得、さらに等間隔の信
号に変換して、原信号Ａｌ，ａ２，ａ３を分離再生する
。

なお、本発明の多重化伝送を実現するためには、伝送系
のビツトレートｆ１が（１＋ｒ）ｆ１＋Ｆ，＋・・・＋
Ｆｎ−１＋（１−ｒ）Ｆｎより大きければいかなる場合
も実現できる。ただし、ｆ１・・・ＦＯは多重化信号の
ビツトレート、ｒは冗長ビツト長と伝送りロツク周期の
比である。第１０図は第８図の信号変換の？ｕを採用し
た本発明による伝送方式に使用される原信号を伝送信号
に変換する回路の一実施例の構成図である。入力端子１
−１，１−２および１−３に、それぞれ、第８図のＡ，
，ａ２およびＡ，の信号が加えられる。これらの入力信
号はそれぞれバツフア回路６−１，６−２および６−３
で、伝送系のビツトレートに同期した信号Ｅ，ｅ，ｅ２
，ｅ２，およびＥ３，ｅ３に変換される。７は上記バツ
フア回路の出力信号を一定の規則によつて選択総合し、
第８図のｂのような出力信号（伝送信号）を得る回路（
符号化回路）である。

これらの回路は伝送系のビツトレートを決定するクロツ
ク信号源１１からの信号Ｃ−４によつてタイミングがと
られる。

第１１図は上記バツフア回路における入力信号ａ！，Ａ
２，ａ３とバツフア回路に書き込む時点を定める信号Ｆ
，，ｆ２，ｆ，とバツフア回路からの読み出し時点を定
める信号Ｇｌ，ｇ２，ｇ，の関係を表わす。

図中Ｘ印は読み出すべき情報がまだバツフアに到着して
いないため読み出しが行なわれなかつたことを示す。

３つのバツフア回路６−１，６−２，６−３の構成は同
一であるので１つの回路６−１について詳細に説明する
。

第１２図の上部は上記書き込み信号ｆ１を作る部分であ
つて、第１３図にそのタイムチヤート図を示す。

端子１０−１に原信号Ａ，に同期したクロツク信号Ｈ，
が加えられる（このクロツク信号ｈ１は原信号回路から
得られる）。この信号Ｈ，はマルチバイブレータ１０−
２によつてパルス幅を引き延され、フリツプフロツプ回
路１０−３のクリア信号１１として使用される。一方伝
送路に同期したクロツク信号Ｃ−４が入力端子１０−７
を経てフリツプフロツプ回路１０−３のセツト端子Ｓに
加えられる。したがつてフリツプフロツプ回路１０−３
の出力端子Ｑには信号ｊ１が発生する。この信号ｊ１を
反転増幅器１０−４を介した信号と、上記フリツプフロ
ツプ回路１０−３の逆極性端子Ｑの信号とをアンドゲー
ト回路１０−５に加え、この信号のパルス幅を拡大する
ためにマルチバイブレータ１０−６に加える。このマル
チバイブレータの出力信号ｆ／と書き込みクロツクＣ−
４′との論理積ｆ１がバツフア回路６−１の書き込み時
点を決める信号となる。他のバツフア回路６−２，６−
３についても同様の回路を有し、それらの動作を第１４
および第１５図のタイムチヤート図に示す。上記のよう
にして得られた書き込み時点を定める信号ｆ１′Ｃ−４
′は第１２図下部のバツフアメモリ部に加えられる。

上記バツフアメモリは直列に接続された３つのＤ型フリ
ツプフロツプ６−１１，６−１２および６−１３で構成
された回路（信号の有無表示部）、と直列に接続３つの
Ｄ型フリツプフロツプ回路６一１４，６−１５および６
−１６で構成された回路（信号記憶部）とからなる。

ここでＤ型フリツプフロツプは一般に良く知られている
ように、Ｄ端子に加えられた信号が、端子ＣＬＫにクロ
ツクパルスが印加された時点で、出力端子Ｑにシフトさ
れる回路である。このバツフアメモリの動作を第１６図
のタイムチヤートを使用して説明する。

書き込み信号ｆ１′はフリツプフロツプ回路６−１１の
入力端子Ｄ′１に加えられ入力信号ａｌはフリツプフロ
ツプ回路６−１４の入力端子Ｄ１に加えられ各フリツプ
フロツプ回路のＣＬＫ端子に信号が加えられる毎に右側
にシフトされてゆく。

フリツプフロツプ回路６−１１および６−１４のＣＬＫ
端子はクロツク信号Ｃ−４′と入力信号Ｆ，′とが″１
１となリブリップフロップ６−１１又はフリツプフロツ
プ６−１３の０′１の少なくとも一方が゛１１となると
きに信号が加えられるようにアンドゲート１９およびオ
アゲートが接続されている。フリツプフロツプ６−１２
と６−１５のＣＬＫ端子はクロツク信号Ｃ−４′と少な
くともフリツプフロツプ６−１２および６−１３のＱ！
２および０′３の一方の信号６ビのとき信号が加えられ
るように構成されている。したがつて、フリツプフロツ
プ６−１４のＤ１端子に加えられた原信号ａ１は前段の
メモリが“空１すなわち、上段のフリツプフロツプ６一
１１の０′１端子が”ビの表示となつている場合又はフ
リツプフロツプの０′３が６ビである場合クロツクパル
スＣ−４′が加えられたときシフトが行なわれる。

′Ｑ′１力げビであることはこの段が空であることを意
味し、０′，が゛ビであるときは読み出しが行なわれた
ことを意味する。他の段のフリツプフロツプ６−１２，
６−１５，６一１３および６−１６についても同様の動
作が行なわれ、第１６図のＱ′１，Ｑ′２，Ｑ′３，Ｑ
１，Ｑ２およびＱ，のような時間関係となる。第１６図
のタイムチヤート図に示した例は、常に３段のうち、１
段のみに信号が記憶されている場合であるが、実際には
２段以上に信号が入る場合もあるので、バツフアメモリ
がバツフアとしての役割を果すことになる。

バツフアは通常一段で十分であるが、入力信号にジツタ
等が存在する場合には、その量に応じて、段数を増設す
る。バツフア回路６−２、および６−３についても同様
の動作が行なわれる。信号Ａ２およびＡ３についての動
作を第１７図および第１８図に波形のみ示す。同図にお
いて同一種類の波形は同一の符号を付し、バツフア回路
６−２，６−３の区別はサフイツクスで区別している。
第１９図は第１０図の多重化符号回路７の一実施例の構
成を示す回路図である。

端子２４には伝送路のタイミングを決定するクロツク信
号Ｃ−４が加えられる。フリツプフロツプ２６−１，２
６−２および２６−３はそれぞれバツフアメモリ回路６
−１，６−２および６−３の信号の読み出しを決定する
回路、アンドゲート２７−１，２７−２および２７−３
はそれぞれ端子Ｑ′３１，′Ｑ，′３，，０′３３の信
号すなわち、各回線に対応するバツフア回路の信号の有
無表示部（第１２図のフリツプフロツプ６−１３，′Ｑ
′３に対応）の信号をクロツク信号Ｃ−４に同期した時
点で読み出すものである。アンドゲート２８−１，２８
−２および２８−３は、端子Ｑ′３１，Ｑ′３２，Ｑ′
，，の信号、すなわち、各回線に対応する第１２図の信
号の有無表示部のフリツプフロツプ６−１３のＱ′，の
信号をクロツクＣ−４に同期した信号で読み出すもので
ある。アンドゲート３０−１，３０−２および３０−３
は、それぞれ、上記アンドゲート２８−１，２８−２お
よび２８−３の出力によつて、端子Ｑ３ｌ，Ｑ３２およ
びＱ３３の信号（第１２図のバツフア回路のフリツプフ
ロツプ６−１６のＱ，端子の信号に対応）を読み出す回
路、アンドゲート３１−１，３１−２および３２−３は
、それぞれクロツク信号Ｃ−４′によつて、端子０′３
１，０′，，および′Ｑ′３３（第１２図のバツフア回
路のフリツプフロツプ６−１３のＯ′３に対応）によつ
て読み出し、フリツプフロツプ３２−１，３２−２およ
び３２−３のりセツト信号を与える。２５−１，２５−
２および２５−３はアンドゲート、３５および３６はオ
アゲート、３３はフリツプフロツプ回路、３７は増幅器
、そして３４は加算回路である。

以下、第１９図の回路の動作を上記タイムチヤートおよ
び第２０図のタイムチヤートを用いて説明する。

まず、初期の状態として、第１の回線、すなわち信号ａ
１の第１の信号″１゜゜の状態の読み出し時点とする。

したがつて、フリツプフロツプ２６一１が″１１，２６
−２および２６−３が″０″の状態とする。クロツク信
号Ｃ−４が加。えられるとアンドゲート２５−１を通つ
てクロツク信号がアンドゲート２７−１および２８−１
に加えられるが、バツフアメモリＱ７３，が６１１であ
るからアンドゲート２８−１を通つて読み出しクロツク
信号Ｇ，として、アンドゲート３０−１に加わり、バツ
フアメモリのＱ３−，の内容を読み出し、その値にフリ
ツプフロツプ３２−１の出力ＳＱｌをセツトする。これ
は１クロツク周期後に端子３８からのクロツク信号によ
つてゲート３１−１を通してりセツトされるので、１ク
ロツク周期幅のパルス１第８図ｂの１（第１１図ＢＯｔ
ｌ時点）が加算回路３４を経て出力端３９に発生する。
同時に読出しパルスＧ，は次のクロツク信号で、次の段
に読出しをシフトするため、フリツプフロツプ２６−２
をセツトし、フリツプフロツプ２６−１をりセツトする
。次のクロツク信号が来るとゲート２５−２を経てゲー
ト２７−２および２８−２に加えられるが、ゲート２８
−２のみに信号Ｇ２ｌが発生し、前述と同様にフリツプ
フロツプ３２−２の出力端子ＳＱ２に信号（１）第１１
図ｂの（１）（第８図ｂの（１））を発生すると同じに
フリツプフロツプ２６−３の出力ＣＱ３を１１”とする
。

又同様に次のクロツク信号でフリツプフロツプ３２−３
の出力ＳＱ３を６６Ｆ”とする。さて、以上は第１０図
のバツフアメモリ６−１，６−２，６−３に信号が入つ
ている場合であつたが、もし、バツフアメモリが６０″
の場合は第１９図のゲート２７−１，２７−２又は２７
−３に出力が発生するため、オアゲート３５や３６を介
して、次の読み出し時バツフアメモリ６−１の信号が読
み出される。

バツフアメモリ６−１の信号がないときは次の読み出し
時には再びバツフアメモリ６−１をセツトして、更に次
の読み出しがバツフアメモリ６−１から行なわれるよう
にすると同時に、フリツプフロツプ３３をセツトし、そ
の読み出し時点では出力端子ＳＱＯの出力信号を増幅器
３７で２倍に増幅して加算器６に加え、冗長信号（第１
１図ｂの時点Ｔ，のレベル２の信号）として出力端子３
９より、読み出す。なお、フリツプフロツプ３３の出力
レベルを他のフリツプフロツプ３２−１，３２−２，３
２−３の２倍となるように始めから設定しておけば増幅
器３７は不要である。フリツプフロツプ２６−１の特殊
性は自分自身が″１″であつても、ただちにそれ自体を
リセツトは行なわず、ゲート２８−１を通して、バツフ
アメモリが”０゛でないことを確認して後、自分自身の
りセツトを行なうように構成されていることである。

以上の動作によつて、任意のビツトレートを持つ複数個
の原信号が第８図のｂあるいは第１１図のｂのように伝
送路に同期した多重化信号が得られることが明らかにな
つたものと思う。

次に、これらの多重化された信号から任意のビツトレー
トを持つた原信号を再生分離する受信側の構成動作につ
いて説明する。

原理的には送信側の信号変換の逆の操作によつて行なわ
れるものであるが、以下詳記する。第２１図は本発明に
よるデータ伝送方式に実施される受信端末の信号変換回
路の構成を示す回路図で、第２２図はその動作説明のた
めのタイムチヤート図である。

入力端子４１に伝送されてきた上記多重化信号ｂが加え
られる。

上記信号ｂはスライス回路４３によつて信号！に波形変
形される。すなわち冗長信号のみ取り出す。端子４５−
１，４５−２および４５−３にはそれぞれ第２２図のＭ
ｌ，ｍ２およびＭ３のような３相のクロツク信号が加え
られる。クロツクｍ１は冗長パルスｊが″１″の場合シ
フトレジスタ４４をりセツトする。Ｍ３はシアトレジス
タのうちＡのみが６１ｎとなるようにプリセツトする。
Ｍ２はシフトレジスタを巡回的にシフトする。このよう
にして動作して得たシフトレジスタ４４の各段Ａ，Ｂお
よびＣの出力波形がそれぞれＳＡ，ＳＢおよびＳＣであ
る。次にこれらの信号から、原信号ａ１を分離する回路
（，っぃて説明する。

アンドゲート５０に端子４８からのクロツク信号ｍ１と
シフトレジスタからの信号ＳＡと冗長パルス信号２のイ
ンヒビツトが加えられる。その出力はバツフアメモリ５
１の書き込み指示パルスとして用いられる。バツフアメ
モリ５１の構成および動作原理は実質的に第７図に示し
たものと同じで、その詳細は省略する。なお、本実施例
では１段で構成されている。バツフアメモリ５１の信号
入力端子Ｓは伝送信号ｂをアンドゲート５２によつて冗
長信号ｌが６１１でない期間のみを通した信号ｎが加え
られ、上記書き込み指示パルスｐによつてメモリ５１に
読み込まれる。これを別途得られた読み出指示パルスｑ
（原信号のクロツク周期と等しい）によつて読み出し、
出力端子４２から、分離再生された原信号ａ１を再生す
する。ここでＱａはなお、読み出しパルスｑは書き込み
指示パルスｐと発生パルス周波数が等しくなるように制
御された電圧発振器によつて容易に得られる。

シフトレジスタ４４のＢ，Ｃについてもバツフア回路５
１、アンドゲート回路５０と同様な回路が各信号毎に設
けられ原信号Ａ２およびＡ３を分離再生する。

以上、第８図の原理にもとづいて実施例を述べたが、他
の方式についても同様に実施できることは明らかである
。

たとえばタイムスロツト長を可変にする第９図の場合に
は、送信側においては次の状態にうつる前にタイムスロ
ツト長に応じた遅延を挿入するようにすればよい。また
受信側でタイムスロツト長を検出するためにはシフトレ
ジスタを用いて第２３図に示したように簡単に実現でき
る。第２３図は３ビツト長のタイムスロツトを検出する
実施例であるが入力端子５２に加えられる信号は３ビツ
ト長のシフトレジスタに加えられ、各ビツトの正論理端
子Ｑの出力はアンドゲート５４で゛１”の３ビツト長連
続を検出とし、負論理端子０の出力はアンドゲート５５
で″０ｎの３ビツト連続を検出する。

これをオアゲート５で加算すれば冗長パルス検出できる
。上記任意の非同期信号を多重化する場合、多重化する
信号相互のビツトレートの差が大きい場合、伝送効率の
低下が考えられるが、その場合、ビツトレートの大きい
信号を分割して、低ビツトレートの方に可及的に近ずけ
て多重化すれば良い、さらに又多重化する信号相互のビ
ツトレートが近似した場合、動作誤りが考えられるが、
この場合は、多重化の際に受信の際に識別し得るダミー
信号を信号の一部として付加し、１つの信号のビツトレ
ートを他の信号のビツトレートより大きくすることによ
つて信号の欠損等の防止を止ることができる。

以上実施例によつて本発明を説明したが本発明は上記実
施例に限定されるものではなく、例えば、ＮＺの信号を
ＮＲＺの信号に変換して使用する場合も含むものである
。

また、ここでは冗長パルスおよび信号パルスを用いる例
を説明したが多重化の場合、次のパルスが来ていない場
合に空白パルス（レベルまたは連続長が異なる）ものを
用いておきかえる方法も同様にして実現できることは明
らかである。本発明によれば、非同期の信号を必要に応
じて多重化同期して伝送路に伝送することが可能となり
、通信回線構成上、フレキシビリテイの向上に寄与する
ところがきわめて大きく、経済性、保守運用上でその効
果は絶大である。

【図面の簡単な説明】

第１図は本発明によるデイジタル伝送方式の全体的構成
を示すプロツク図、第２図、第４図、第６図は本発明に
よるデイジタル伝送方式に使用される信号変換回路の実
施例の回路図、第３図、第５図、第７図はそれぞれ上記
第２図、第４図、第６図の動作説明のためのタイムチヤ
ート図、第８図、第９図は本発明による多重化デイジタ
ル信号伝送方式の実施例の原理説明のためのタイムチヤ
ート図、第１０図は本発明によるデイジタル信号伝送方
式に使用される信号変換回路の構成を示すプロツク図、
第１２図は第１０図の中のバツフア回路６の一実施例の
回路図、第１９図は上記第１０図の中の信号変換回路７
の一実施例の回路図、第１１図、第１３図、第１４図、
第１５図、第１６図、第１７図、第１８図、第２０図は
上記第１０図、第１２図、第１９図の動作説明のための
タイムチヤート図、第２１図、第２３図は本発明による
デイジタル信号伝送方式の受信端末における信号変換回
路の実施例の回路図、第２２図は上記第２１図の動作説
明のためのタイムチヤート図である。 １・・・・・・送信端末、２・・一・・受信端末、３・
・・・・・伝送路、４，５・・・・・・信号変換回路、
６，６−１，６−２，６−３，９・・・・・・バツフア
回路、７・・・・・・符号化回路、８・・・・・・復号
化回路、７一８，７−１８，１０，１１，１２，１３・
・・・・・タイミング発生回路、７一１，７−２・・・
・・ルベル変換回路、７一３，３４・・・・・・加算回
路、８−１・・・・・ルベル判定回路、７一４，７−５
，７−１１，７−１２・・・・・・パルス伸長回路、６
−１１〜６−１６，７−９，７−１６，１０−３，２６
−１〜２６−３，３２−１〜３２−３，３３・・・・・
・フリツプフロツプ、１０一２，１０−６・・・・・・
マルチバイブレータ、・・・・・・反転増幅器。

Claims (1)

1. 【特許請求の範囲】 １ ディジタル入力信号を信号変換回路を介して上記入
   力信号のビットレートより高いビットレートのディジタ
   ル信号に変換して伝送するディジタル伝送方式において
   、上記信号変換回路は、バッファ回路と上記バッファ回
   路に上記入力信号を上記入力信号のビットレートで書き
   込む手段と、上記バッファ回路から、上記入力信号のビ
   ットレートより早いビットレートで読み出す手段と、上
   記読み出された信号のマーク、スペースの別および読み
   出す信号がないとを表わす空白を識別し、空白のときは
   上記のマーク、スペースとは符号として識別し得る２値
   のパルス組合せからなるダミー信号を上記マーク、スペ
   ースに対応してビット単位で挿入する符号化回路とを具
   備し、該符号化回路が、上記バッファ回路から読み出さ
   れた信号を、定められたレベルの信号であつてその連続
   数が前記読み出された信号のマーク、スペースの別およ
   び読み出す信号がない状態に応じて互に異なる信号に変
   換するとともに、変換された信号の時間順次に隣り合う
   ものが互に逆極性となるようにこれらの信号を伝送する
   ことを特徴とするディジタル信号伝送方式。 ２ ディジタル入力信号を信号変換回路を介して上記入
   力信号のビットレートより高いビットレートのディジタ
   ル信号に変換して伝送するディジタル伝送方式において
   、上記信号変換回路は、バッファ回路と上記バッファ回
   路に上記入力信号を上記入力信号のビットレートで書き
   込む手段と、上記バッファ回路から、上記入力信号のビ
   ットレートより早いビットレートで読み出す手段と、上
   記読み出された信号のマーク、スペースの別および読み
   出す信号がないことを表わす空白を識別し、空白のとき
   は上記のマーク、スペースとは符号として識別し得る２
   値のパルス組合せからなるダミー信号を上記マーク、ス
   ペースに対応してビット単位で挿入する符号化回路とを
   具備し、該符号化回路が、上記バッファ回路から読み出
   された信号のマーク信号およびスペース信号を、それぞ
   れ、定められたレベルの、伝送系のクロック周期の偶数
   倍又は奇数倍の連続数信号に変換し、読み出す信号がな
   い状態を、定められたレベルの、前記クロック周期の偶
   数倍の連続数信号に変換し、この読み出す信号がない状
   態を示す信号を前記変換されたマーク信号およびスペー
   ス信号に付加し、かつ、時間順次に隣り合う二つの信号
   のうち後のものが前記変換されたマーク信号もしくはス
   ペース信号である場合には、該後の信号を前の信号に対
   し逆極性となるようにこれら変換された信号を伝送する
   ことを特徴とするディジタル信号伝送方式。