JPH03149931A - 並列信号間位相同期回路 - Google Patents
並列信号間位相同期回路Info
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- JPH03149931A JPH03149931A JP1289763A JP28976389A JPH03149931A JP H03149931 A JPH03149931 A JP H03149931A JP 1289763 A JP1289763 A JP 1289763A JP 28976389 A JP28976389 A JP 28976389A JP H03149931 A JPH03149931 A JP H03149931A
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- 238000000034 method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
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- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 1
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 1
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Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列データ間の位相同期まで保障する並列信号
間位相同期回路に関する。
間位相同期回路に関する。
従来、この種の同期回路は、並列データを直列データに
変換し、伝送路上では直列データとして取り扱うと共に
、通常の伝送装置で用いられるスタッフィング同期ビッ
トを挿入し、受信側で並列化するタイミングを作成して
伝送する方式が採られていた。
変換し、伝送路上では直列データとして取り扱うと共に
、通常の伝送装置で用いられるスタッフィング同期ビッ
トを挿入し、受信側で並列化するタイミングを作成して
伝送する方式が採られていた。
上述した従来の同期回路は、伝送装置としては問題ない
が、システムの周波数が上昇するのに伴ってシステム内
のＬＳＩ間や架間等で同様の回路が必要となったときに
は、システムクロックが並列数倍に上昇するという欠点
がある。また、スタッフィング等のオーバヘッドによる
例えばクロック変換用ＰＬＯ回路等、周辺回路が大きく
なって架間伝送の範囲を大きく越えた形式になってしま
うという欠点がある。
が、システムの周波数が上昇するのに伴ってシステム内
のＬＳＩ間や架間等で同様の回路が必要となったときに
は、システムクロックが並列数倍に上昇するという欠点
がある。また、スタッフィング等のオーバヘッドによる
例えばクロック変換用ＰＬＯ回路等、周辺回路が大きく
なって架間伝送の範囲を大きく越えた形式になってしま
うという欠点がある。
本発明の並列信号間位相同期回路は、伝送路によって伝
送するｎ個の並列データ間の伝送遅延変動を内部で発生
したフレーム信号位相により検出して位相を補正する位
相同期手段を備えることを特徴とし、また前記位相同期
手段は送信回路と受信回路とからなり、前記送信回路は
第１のクロック信号を入力して一定周期のフレーム信号
を生成するフレーム発生部と、このフレーム発生部用力
の前記フレーム信号を入力したとき前記第１のクロック
信号に同期したｎ個のＮＲＺ並列データを入力しこのＮ
ＲＺ並列データを個別にＣＭＩ符号の符号反転則違反符
号に変換してＣＭＩ符号並列データとして出力するｎ個
のＣＭＩ符号化部とを備え、前記受信回路は前記第１の
クロック信号と同じ周波数で且つ伝送遅延を持った第２
のクロック信号と前記ＣＭＩ符号並列データとを入力し
このＣＭＩ符号並列データの各データごとに前記第２の
クロック信号または前記ＣＭＩ符号並列データを単位遅
延ごとに所定のステップシフトした位相での論理変化点
を検出して前記第２のクロック信号に対しＤフリップフ
ロップのセットアツプ時間およびホールド時間のうち大
きい方の時間に伝送路のジッタ値を加算した時間以上の
マージンを有する位相を生成してりタイミングするｎ個
のビット同期部と、このビット同期部の出力および前記
第２のクロック信号を入力してＣＭＩ符号から受信ＮＲ
Ｚデータに変換し且つ前記符号反転則違反符号が入力さ
れたとき受信フレームとして出力するｎ個のＣＭＩ復号
化部と、このＣＭＩ復号化部出力の受信フレーム信号お
よび前記第２のクロック信号を入力して前記受信フレー
ム信号の周期性を監視しその出力フレームのうちの１つ
をＲフレーム信号としこのＲフレーム信号により初期設
定される書込みカウンタおよび読出しカウンタとｎ個の
前記ＮＲＺデータの各データ間の位相を補正するＦＩＦ
Ｏとを有するｎ個の位相同期部とを備えることを特徴と
する特 ＊実施例〕 次に、本発明について図面を参照して説明する。
送するｎ個の並列データ間の伝送遅延変動を内部で発生
したフレーム信号位相により検出して位相を補正する位
相同期手段を備えることを特徴とし、また前記位相同期
手段は送信回路と受信回路とからなり、前記送信回路は
第１のクロック信号を入力して一定周期のフレーム信号
を生成するフレーム発生部と、このフレーム発生部用力
の前記フレーム信号を入力したとき前記第１のクロック
信号に同期したｎ個のＮＲＺ並列データを入力しこのＮ
ＲＺ並列データを個別にＣＭＩ符号の符号反転則違反符
号に変換してＣＭＩ符号並列データとして出力するｎ個
のＣＭＩ符号化部とを備え、前記受信回路は前記第１の
クロック信号と同じ周波数で且つ伝送遅延を持った第２
のクロック信号と前記ＣＭＩ符号並列データとを入力し
このＣＭＩ符号並列データの各データごとに前記第２の
クロック信号または前記ＣＭＩ符号並列データを単位遅
延ごとに所定のステップシフトした位相での論理変化点
を検出して前記第２のクロック信号に対しＤフリップフ
ロップのセットアツプ時間およびホールド時間のうち大
きい方の時間に伝送路のジッタ値を加算した時間以上の
マージンを有する位相を生成してりタイミングするｎ個
のビット同期部と、このビット同期部の出力および前記
第２のクロック信号を入力してＣＭＩ符号から受信ＮＲ
Ｚデータに変換し且つ前記符号反転則違反符号が入力さ
れたとき受信フレームとして出力するｎ個のＣＭＩ復号
化部と、このＣＭＩ復号化部出力の受信フレーム信号お
よび前記第２のクロック信号を入力して前記受信フレー
ム信号の周期性を監視しその出力フレームのうちの１つ
をＲフレーム信号としこのＲフレーム信号により初期設
定される書込みカウンタおよび読出しカウンタとｎ個の
前記ＮＲＺデータの各データ間の位相を補正するＦＩＦ
Ｏとを有するｎ個の位相同期部とを備えることを特徴と
する特 ＊実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の並列信号間位相同期回路の一実施例の
ブロック図である。
ブロック図である。
第１図において、並列信号間位相同期回路は送信回路ｌ
と受信回路２からなる。
と受信回路２からなる。
送信回路１はｎ個のＣＭＩ符号化部（以下ＣＯＤ）１１
０．〜ｌｌｎと、ｎ個のトランスミッタ（以下ＴＲ）１
２０．〜１２ｎと、周期Ｔごとにフレーム信号を発生す
るフレーム発生部（以下ＦＧＮ）１３０とから構成され
、入力端子（以下ＳＤＩ、 〜ＳＤｎ）にはクロック（
以下ＣＫＩ）に同期してデータが入力される。
０．〜ｌｌｎと、ｎ個のトランスミッタ（以下ＴＲ）１
２０．〜１２ｎと、周期Ｔごとにフレーム信号を発生す
るフレーム発生部（以下ＦＧＮ）１３０とから構成され
、入力端子（以下ＳＤＩ、 〜ＳＤｎ）にはクロック（
以下ＣＫＩ）に同期してデータが入力される。
また、受信回路２はｎ個のレシーバ（以下ＲＣ）２１０
、〜２１ｎと、ｎ個のビット同期部（以下ＢＳＹＮ）２
２０．〜２２ｎと、ｎ個のＣＭＩ復号化部（以下ＤＥＣ
）２３０．〜２３ｎと、ｎ個の位相同期部（以下ＰＳＹ
Ｎ）２４０．〜２４ｎとから構成され、伝送路３０１、
〜３０ｎから入力されたｎ個のＣＭＩ符号化信号は各伝
送路の遅延差により位相が異なっている。なお、受信回
路２に入力されるクロック（以下ＣＫ２）はＣＫＩと同
じ周波数ｆ、を有し、ＣＫＩとＣＫ２は共通のクロック
源よりそれぞれの伝送遅延を持って分配されたものであ
る。
、〜２１ｎと、ｎ個のビット同期部（以下ＢＳＹＮ）２
２０．〜２２ｎと、ｎ個のＣＭＩ復号化部（以下ＤＥＣ
）２３０．〜２３ｎと、ｎ個の位相同期部（以下ＰＳＹ
Ｎ）２４０．〜２４ｎとから構成され、伝送路３０１、
〜３０ｎから入力されたｎ個のＣＭＩ符号化信号は各伝
送路の遅延差により位相が異なっている。なお、受信回
路２に入力されるクロック（以下ＣＫ２）はＣＫＩと同
じ周波数ｆ、を有し、ＣＫＩとＣＫ２は共通のクロック
源よりそれぞれの伝送遅延を持って分配されたものであ
る。
続いて本実施例の動作について説明する。
送信回路ｌでは、ＳＤＩ、〜ＳＤｎからの各データはＣ
ＫＩの周波数ｆ、でＣＯＤＩＩＯ，〜１１ｎによってそ
れぞれＣＭＩ符号化され、ＴＲ１２０、〜１２ｎを介し
て伝送路３０１．〜３０ｎに出力される。この時ＦＧＮ
１３０では周波数ｆ、に同期して周期Ｔごとにフレー
ム信号を生成してＣＯＤＩＩＯ，〜１１．ｎに供給して
おり、フレーム信号が入力された時にＣＯＤＩＩＯ，〜
１１ｎからＣＭＩ符号の符号反転則違反符号（ＣＲＶ）
が出力される。
ＫＩの周波数ｆ、でＣＯＤＩＩＯ，〜１１ｎによってそ
れぞれＣＭＩ符号化され、ＴＲ１２０、〜１２ｎを介し
て伝送路３０１．〜３０ｎに出力される。この時ＦＧＮ
１３０では周波数ｆ、に同期して周期Ｔごとにフレー
ム信号を生成してＣＯＤＩＩＯ，〜１１．ｎに供給して
おり、フレーム信号が入力された時にＣＯＤＩＩＯ，〜
１１ｎからＣＭＩ符号の符号反転則違反符号（ＣＲＶ）
が出力される。
因ミニ、ＣＭＩ符号は入力ＮＲＺ ＯＮ時は、前半ロー
レベル（以下Ｌ”）、後半ハイレベル（以下Ｈ″）で、
このＣＲＶは前半Ｈ”、後半Ｌ＃である。また、入力Ｎ
ＲＺ１”時は、前半、後半共にＬ”またはＨ″′で、前
回のＮＲＺ″ｌ”のＣＭＩ符号レベルの反転レベルが出
力され、このＣＲＶは前回のＣＭＩ符号ｌ”レベルと同
じレベルが出力される形式を有する。
レベル（以下Ｌ”）、後半ハイレベル（以下Ｈ″）で、
このＣＲＶは前半Ｈ”、後半Ｌ＃である。また、入力Ｎ
ＲＺ１”時は、前半、後半共にＬ”またはＨ″′で、前
回のＮＲＺ″ｌ”のＣＭＩ符号レベルの反転レベルが出
力され、このＣＲＶは前回のＣＭＩ符号ｌ”レベルと同
じレベルが出力される形式を有する。
次に、受信回路２では、伝送路３０１．〜３０ｎから入
力された並列ＣＭＩ符号はＲＣ２１０゜〜２１ｎでそれ
ぞれ受信され、ＢＳＹＮ２２０゜〜２２ ｎへそれぞれ
入力される。ＢＳＹＮ２２０゜〜２２ｎの機能について
は第２図を参照して説明する。
力された並列ＣＭＩ符号はＲＣ２１０゜〜２１ｎでそれ
ぞれ受信され、ＢＳＹＮ２２０゜〜２２ ｎへそれぞれ
入力される。ＢＳＹＮ２２０゜〜２２ｎの機能について
は第２図を参照して説明する。
第２図は第１図におけるビット同期部の一例の回路ブロ
ック図で、ＢＳＹＮ２２は位相シフト回路（以下ＳＨＴ
）２２０１と、ラッチタイミング検出回路（以下ＤＥＴ
）２２０２と、データセレクタ（以下ＳＥＬ）２２０３
と、Ｄフリップフロップ（以下ＤＦＦ）２２０４とから
構成されている。ＳＨＴ２２０１にＲＣの出力ａとＣＫ
２とを入力すると、ＳＨＴ２２０１はＲＣの出力ａまた
はＣＫ２の位相を単位遅延ΔＴＤごとにｐステップシフ
トし、内蔵しているｐ個のＤＦＦで各位相ごとにラッチ
し、その結果をＤＥＴ２２０２に出力する。ＤＦＦ２２
０４では、入力された各位相のデータから論理変化点を
検出し、あらかじめ定めたＤＦＦのセットアツプ時間八
Ｔ１とホールド時間ΔＴ２のうちどちらか大きい方の時
間と伝送路のジッタΔＴ３の加算値から来る位相シフト
値以上の位相をｐステップの位相値から判別し、この位
相が選択されるようにＳＥＬ２２０３を制御する。ＳＥ
Ｌ２２０３は決定されたデータを出力する。ＤＦＦ２２
０４はＳＥＬ２２０３からのデータをＣＫ２でラッチし
て出力する。
ック図で、ＢＳＹＮ２２は位相シフト回路（以下ＳＨＴ
）２２０１と、ラッチタイミング検出回路（以下ＤＥＴ
）２２０２と、データセレクタ（以下ＳＥＬ）２２０３
と、Ｄフリップフロップ（以下ＤＦＦ）２２０４とから
構成されている。ＳＨＴ２２０１にＲＣの出力ａとＣＫ
２とを入力すると、ＳＨＴ２２０１はＲＣの出力ａまた
はＣＫ２の位相を単位遅延ΔＴＤごとにｐステップシフ
トし、内蔵しているｐ個のＤＦＦで各位相ごとにラッチ
し、その結果をＤＥＴ２２０２に出力する。ＤＦＦ２２
０４では、入力された各位相のデータから論理変化点を
検出し、あらかじめ定めたＤＦＦのセットアツプ時間八
Ｔ１とホールド時間ΔＴ２のうちどちらか大きい方の時
間と伝送路のジッタΔＴ３の加算値から来る位相シフト
値以上の位相をｐステップの位相値から判別し、この位
相が選択されるようにＳＥＬ２２０３を制御する。ＳＥ
Ｌ２２０３は決定されたデータを出力する。ＤＦＦ２２
０４はＳＥＬ２２０３からのデータをＣＫ２でラッチし
て出力する。
次に、第１図に戻って、ＤＥＣ２３０，〜２３ｎではＣ
Ｋ２にビット同期されたＢＳＹＮ２２０゜〜２２ｎのビ
ット同期出力をそれぞれ入力してＣＭＩ符号をＮＲＺに
変換し、ＰＳＹＮ２４０．〜２４ｎに出力データＣ□、
〜Ｃ，をそれぞれ出力すると共に、ＣＭＩ符号のＣＲＶ
が入力されたときは出力フレームｄ１．〜ｄ１を出力す
る。ＰＳＹＮ２４０．〜２４ｎの機能については第３図
を参照して説明する。
Ｋ２にビット同期されたＢＳＹＮ２２０゜〜２２ｎのビ
ット同期出力をそれぞれ入力してＣＭＩ符号をＮＲＺに
変換し、ＰＳＹＮ２４０．〜２４ｎに出力データＣ□、
〜Ｃ，をそれぞれ出力すると共に、ＣＭＩ符号のＣＲＶ
が入力されたときは出力フレームｄ１．〜ｄ１を出力す
る。ＰＳＹＮ２４０．〜２４ｎの機能については第３図
を参照して説明する。
第１図は第１図における位相同期部の一例の回路ブロッ
ク図で、ＰＳＹＮ２４ （第１図におけるＰＳＹＮ２４
０とする）は同期保護回路（以下ＳＧＤ）２４０１と、
書込みカウンタ（以下ＷＣＮ）２４０２と、読出しカウ
ンタ（以下ＲＣＮ）２４０３と、ＦＩＦＯ２４０４とか
ら構成されている。ＳＧＤ２４０１はＤＥＣの出力フレ
ームの周期性監視と、伝送誤りによる擬似フレームの発
生保護を行うため、前方ｍ段後方１段の同期保護を行い
、同期保護されたＲフレーム信号ｅを出力する。ＷＣＮ
２４０２とＲＣＮ２４０３ではフレーム同期Ｔに対し、
Ｔ／２ （ここでａ＝１゜２、・・−）のリングカウ
ンタとなっており、ＷＣＮ２４０２はＲフレーム信号ｅ
の入力ごとに初期値ｅＨ”に設定され、またＲＣＮ２４
０３はＲフレーム信号ｅの入力ごとに初期値ｇＭ”に設
定され、書込みと読出しの間に位相差（ｇｍ”−ｅＨ″
）を持たせて、同時書込み、読出しのガードとＤＥＣ２
３０，〜２３ｎ （第１図に図示）の出力フレームｄｉ
ｅ〜ｄ、の遅延差の保障とをとった値が設定されている
。さらにＦＩＦＯ２４０４はＴ／２′ 段のメモリを
内蔵し、ＣＫ２の周期ごとにＷＣＮ２４０２のアドレス
にＤＥＣの出力データＣをメモリし、ＲＣＮ２４０３の
アドレスのメモり内容を出力端子ＲＤ（第１図における
ＲＤＩとする）に出力する。
ク図で、ＰＳＹＮ２４ （第１図におけるＰＳＹＮ２４
０とする）は同期保護回路（以下ＳＧＤ）２４０１と、
書込みカウンタ（以下ＷＣＮ）２４０２と、読出しカウ
ンタ（以下ＲＣＮ）２４０３と、ＦＩＦＯ２４０４とか
ら構成されている。ＳＧＤ２４０１はＤＥＣの出力フレ
ームの周期性監視と、伝送誤りによる擬似フレームの発
生保護を行うため、前方ｍ段後方１段の同期保護を行い
、同期保護されたＲフレーム信号ｅを出力する。ＷＣＮ
２４０２とＲＣＮ２４０３ではフレーム同期Ｔに対し、
Ｔ／２ （ここでａ＝１゜２、・・−）のリングカウ
ンタとなっており、ＷＣＮ２４０２はＲフレーム信号ｅ
の入力ごとに初期値ｅＨ”に設定され、またＲＣＮ２４
０３はＲフレーム信号ｅの入力ごとに初期値ｇＭ”に設
定され、書込みと読出しの間に位相差（ｇｍ”−ｅＨ″
）を持たせて、同時書込み、読出しのガードとＤＥＣ２
３０，〜２３ｎ （第１図に図示）の出力フレームｄｉ
ｅ〜ｄ、の遅延差の保障とをとった値が設定されている
。さらにＦＩＦＯ２４０４はＴ／２′ 段のメモリを
内蔵し、ＣＫ２の周期ごとにＷＣＮ２４０２のアドレス
にＤＥＣの出力データＣをメモリし、ＲＣＮ２４０３の
アドレスのメモり内容を出力端子ＲＤ（第１図における
ＲＤＩとする）に出力する。
第１図に戻って、各ＰＳＹＮ２４１、〜２４ｎはいずれ
も同様の位相同期を行い、Ｒフレーム信号ｅで各データ
を読み出してＲＤ２．〜ＲＤｎに出力する。従って本実
施例によれば、伝送路で位相が異なった並列データを元
の位相で出力することができる。
も同様の位相同期を行い、Ｒフレーム信号ｅで各データ
を読み出してＲＤ２．〜ＲＤｎに出力する。従って本実
施例によれば、伝送路で位相が異なった並列データを元
の位相で出力することができる。
なお、本発明は並列データを伝送する伝送路として電気
信号伝送路または光信号伝送路のいずれにも適用できる
。
信号伝送路または光信号伝送路のいずれにも適用できる
。
以上説明したように本発明は、ＣＭＩ符号の符号側違反
符号を周期的に入力し、その位相差から各並列チャネル
の遅延変動を検出して元の並列データ位相に変換するこ
とができると共に、ビット同期回路はデータの変化点を
論理的に検出して同期をとる方式を用いているので、Ｃ
ＭＩ符号のように最悪でも３ビット以内で変化点が現れ
る符号を用いることによりビット同期回路の誤判定確率
をほぼＯにでき、従って安定な並列伝送特性を確保でき
る効果があり、またアナログ的な回路を用いていないの
で、安定な伝送路特性を確保できると共に、小型低消費
電力化を図れるという効果がある。
符号を周期的に入力し、その位相差から各並列チャネル
の遅延変動を検出して元の並列データ位相に変換するこ
とができると共に、ビット同期回路はデータの変化点を
論理的に検出して同期をとる方式を用いているので、Ｃ
ＭＩ符号のように最悪でも３ビット以内で変化点が現れ
る符号を用いることによりビット同期回路の誤判定確率
をほぼＯにでき、従って安定な並列伝送特性を確保でき
る効果があり、またアナログ的な回路を用いていないの
で、安定な伝送路特性を確保できると共に、小型低消費
電力化を図れるという効果がある。
図面の簡単な説明
第１図は本発明の並列信号間位相同期回路の一実施例の
ブロック図、第２図、第３図はそれぞれ第１図における
ビット同期部、位相同期部の一例の回路ブロック図であ
る。
ブロック図、第２図、第３図はそれぞれ第１図における
ビット同期部、位相同期部の一例の回路ブロック図であ
る。
−１・・・送信回路、２・・・受信回路、２２，２２０
゜−−２２ｎ−・・ビット同期部（ＢＳＹＮ） 、２４
゜２４０、〜２４ｎ−位相同期部（ＰＳＹＮ）、１１０
、〜１１ ｎ−ＣＭ Ｉ符号化部（ＣＯＤ）、１２０
、〜１２ｎ−）ランスミッタ（ＴＲ）、１３０・・・フ
レーム発生部（ＦＧＮ） 、２１０．〜２１ ｎ−−−
レシーバ（ＲＣ）、２３０．〜２３ｎ−ＣＭＩ復号化部
（ＤＥＣ） 、３０１．〜３０ｎ−伝送路、２２０１・
・・位相シフト回路（ＳＨＴ）、２２０２・・・ラッチ
ング検出回路（ＤＥＴ＞ 、２２０３・・・データセレ
クタ（ＳＥＬ） 、２２０４・・・Ｄフリップフロップ
（ＤＦＦ） 、２４０１・・・同期保護回路（ＳＧＤ）
、２４０２・・・書込みカウンタ（ＷＣＮ）、２４０
３・・・読出しカウンタ（ＲＣＮ）、２２０４・・・Ｆ
ＩＦＯ、ＣＫＩ、ＣＫ２・・・クロック、ＲＤ 、 Ｒ
Ｄ １ 、〜ＲＤ ｎ＝−出力端子、３０１．〜ＳＤｎ
・・・入力端子。
゜−−２２ｎ−・・ビット同期部（ＢＳＹＮ） 、２４
゜２４０、〜２４ｎ−位相同期部（ＰＳＹＮ）、１１０
、〜１１ ｎ−ＣＭ Ｉ符号化部（ＣＯＤ）、１２０
、〜１２ｎ−）ランスミッタ（ＴＲ）、１３０・・・フ
レーム発生部（ＦＧＮ） 、２１０．〜２１ ｎ−−−
レシーバ（ＲＣ）、２３０．〜２３ｎ−ＣＭＩ復号化部
（ＤＥＣ） 、３０１．〜３０ｎ−伝送路、２２０１・
・・位相シフト回路（ＳＨＴ）、２２０２・・・ラッチ
ング検出回路（ＤＥＴ＞ 、２２０３・・・データセレ
クタ（ＳＥＬ） 、２２０４・・・Ｄフリップフロップ
（ＤＦＦ） 、２４０１・・・同期保護回路（ＳＧＤ）
、２４０２・・・書込みカウンタ（ＷＣＮ）、２４０
３・・・読出しカウンタ（ＲＣＮ）、２２０４・・・Ｆ
ＩＦＯ、ＣＫＩ、ＣＫ２・・・クロック、ＲＤ 、 Ｒ
Ｄ １ 、〜ＲＤ ｎ＝−出力端子、３０１．〜ＳＤｎ
・・・入力端子。
Claims (1)
- 【特許請求の範囲】 １、伝送路によって伝送するｎ個の並列データ間の伝送
遅延変動を内部で発生したフレーム信号位相により検出
して位相を補正する位相同期手段を備えることを特徴と
する並列信号間位相同期回路。 ２、前記位相同期手段は送信回路と受信回路とからなり
、前記送信回路は第１のクロック信号を入力して一定周
期のフレーム信号を生成するフレーム発生部と、このフ
レーム発生部出力の前記フレーム信号を入力したとき前
記第１のクロック信号に同期したｎ個のＮＲＺ並列デー
タを入力しこのＮＲＺ並列データを個別にＣＭＩ符号の
符号反転則違反符号に変換してＣＭＩ符号並列データと
して出力するｎ個のＣＭＩ符号化部とを備え、前記受信
回路は前記第１のクロック信号と同じ周波数で且つ伝送
遅延を持った第２のクロック信号と前記ＣＭＩ符号並列
データとを入力しこのＣＭＩ符号並列データの各データ
ごとに前記第２のクロック信号または前記ＣＭＩ符号並
列データを単位遅延ごとに所定のステップシフトした位
相での論理変化点を検出して前記第２のクロック信号に
対しＤフリップフロップのセットアップ時間およびホー
ルド時間のうち大きい方の時間に伝送路のジッタ値を加
算した時間以上のマージンを有する位相を生成してりタ
イミングするｎ個のビット同期部と、このビット同期部
の出力および前記第２のクロック信号を入力してＣＭＩ
符号から受信ＮＲＺデータに変換し且つ前記符号反転則
違反符号が入力されたとき受信フレームとして出力する
ｎ個のＣＭＩ復号化部と、このＣＭＩ復号化部出力の受
信フレーム信号および前記第２のクロック信号を入力し
て前記受信フレーム信号の周期性を監視しその出力フレ
ームのうちの１つをＲフレーム信号としこのＲフレーム
信号により初期設定される書込みカウンタおよび読出し
カウンタとｎ個の前記ＮＲＺデータの各データ間の位相
を補正するＦＩＦＯとを有するｎ個の位相同期部とを備
えることを特徴とする請求項１記載の並列信号間位相同
期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289763A JPH03149931A (ja) | 1989-11-06 | 1989-11-06 | 並列信号間位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289763A JPH03149931A (ja) | 1989-11-06 | 1989-11-06 | 並列信号間位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149931A true JPH03149931A (ja) | 1991-06-26 |
Family
ID=17747438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289763A Pending JPH03149931A (ja) | 1989-11-06 | 1989-11-06 | 並列信号間位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH044632A (ja) * | 1990-04-23 | 1992-01-09 | Oki Electric Ind Co Ltd | 通信端末装置 |
| JPH04273732A (ja) * | 1990-11-28 | 1992-09-29 | American Teleph & Telegr Co <Att> | 複数の信号を整列する装置及び方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367931A (ja) * | 1986-09-10 | 1988-03-26 | Nec Corp | 高速光バス |
| JPS6386630A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | 並列伝送路におけるフレ−ム同期方式 |
| JPH01233849A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | タイミング方式 |
-
1989
- 1989-11-06 JP JP1289763A patent/JPH03149931A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367931A (ja) * | 1986-09-10 | 1988-03-26 | Nec Corp | 高速光バス |
| JPS6386630A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | 並列伝送路におけるフレ−ム同期方式 |
| JPH01233849A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | タイミング方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH044632A (ja) * | 1990-04-23 | 1992-01-09 | Oki Electric Ind Co Ltd | 通信端末装置 |
| JPH04273732A (ja) * | 1990-11-28 | 1992-09-29 | American Teleph & Telegr Co <Att> | 複数の信号を整列する装置及び方法 |
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