JPH04273732A - 複数の信号を整列する装置及び方法 - Google Patents
複数の信号を整列する装置及び方法Info
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- JPH04273732A JPH04273732A JP3317273A JP31727391A JPH04273732A JP H04273732 A JPH04273732 A JP H04273732A JP 3317273 A JP3317273 A JP 3317273A JP 31727391 A JP31727391 A JP 31727391A JP H04273732 A JPH04273732 A JP H04273732A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信システムに係り、特
にさらなる信号処理のために複数の関連する信号を整列
し直す方法及び装置に関する。
にさらなる信号処理のために複数の関連する信号を整列
し直す方法及び装置に関する。
【０００２】
【従来の技術】近年、通信ネットワ−クにおける伝送メ
ディアの帯域幅は大きく増加した。そのため伝送メディ
アに結合された通信機器は、そのような機器が通信シス
テムにおけるボトルネックとならぬよう高速でデ−タを
処理できるものでなければならない。近代的な通信機器
の作動速度を増加できる１つの代表的方法に並列処理が
ある。
ディアの帯域幅は大きく増加した。そのため伝送メディ
アに結合された通信機器は、そのような機器が通信シス
テムにおけるボトルネックとならぬよう高速でデ−タを
処理できるものでなければならない。近代的な通信機器
の作動速度を増加できる１つの代表的方法に並列処理が
ある。
【０００３】並列処理の技術では、デコ−ドされるべき
受信高速ビットストリ−ムは、例えば、いくつかの低速
ビットストリ−ムに分けられて同時にデコ−ドされ、ア
センブルし直される。このような技術により、いずれか
の低速ビットストリ−ムがデコ−ドされる速度よりもデ
コ−ディングプロセスがさらに高速で行われるという効
果がある。
受信高速ビットストリ−ムは、例えば、いくつかの低速
ビットストリ−ムに分けられて同時にデコ−ドされ、ア
センブルし直される。このような技術により、いずれか
の低速ビットストリ−ムがデコ−ドされる速度よりもデ
コ−ディングプロセスがさらに高速で行われるという効
果がある。
【０００４】このような問題解決方法は殆んどのシステ
ムに受入れ可能であるが、最近の通信ネットワ−クの超
高速で動作するネットワ−クに用いるのは難しい。この
理由は次のとおりである。すなわち、並行処理を実施す
るためには、高速デ−タストリ−ムが複数の低速デ−タ
ストリ−ムに分けられた後、低速デ−タストリ−ムの各
々は別個のプロセッサに送られ、これがデ−タを操作す
る。
ムに受入れ可能であるが、最近の通信ネットワ−クの超
高速で動作するネットワ−クに用いるのは難しい。この
理由は次のとおりである。すなわち、並行処理を実施す
るためには、高速デ−タストリ−ムが複数の低速デ−タ
ストリ−ムに分けられた後、低速デ−タストリ−ムの各
々は別個のプロセッサに送られ、これがデ−タを操作す
る。
【０００５】各プロセッサがそのデ−タを操作した後、
低速デ−タストリ−ムはすべて結合器に送られ、通信メ
デッアに再伝送される。しかし、各プロセッサの物理パ
ス長が異なるので、結合されるビットストリ−ムは種々
のタイムで結合器に到着することが多い。比較的低速の
ネットワ−クではパス長の差は問題とならない。
低速デ−タストリ−ムはすべて結合器に送られ、通信メ
デッアに再伝送される。しかし、各プロセッサの物理パ
ス長が異なるので、結合されるビットストリ−ムは種々
のタイムで結合器に到着することが多い。比較的低速の
ネットワ−クではパス長の差は問題とならない。
【０００６】しかし、非常に高速ネットワ−クでは、１
つのデ−タストリ−ムの数ビットは他のいずれかのスト
リ−ムの第１のビットが到着する前に結合器に到着する
ことがある。その結果種々のビットの間の位相関係を保
持しデ−タを受取り可能なように再結合することは難し
い。並列処理がイメ−ジング、信号処理および様々な他
の分野に広い用途があることがわかったことがこの問題
を解決しようという動機づけとなった。
つのデ−タストリ−ムの数ビットは他のいずれかのスト
リ−ムの第１のビットが到着する前に結合器に到着する
ことがある。その結果種々のビットの間の位相関係を保
持しデ−タを受取り可能なように再結合することは難し
い。並列処理がイメ−ジング、信号処理および様々な他
の分野に広い用途があることがわかったことがこの問題
を解決しようという動機づけとなった。
【０００７】
【発明が解決しようとする課題】従来技術には次の課題
が残っている。すなわち、並列処理を利用でき、かつ通
信ネットワ−クに結合された装置を通る色々の物理パス
長により起こされる問題を軽減する方法を与えることで
ある。以上は並列処理問題について説明したが、さらに
従来技術にはより一般的にいずれの目的に対しても関連
信号を位相整列する方法を提供する必要性もある。
が残っている。すなわち、並列処理を利用でき、かつ通
信ネットワ−クに結合された装置を通る色々の物理パス
長により起こされる問題を軽減する方法を与えることで
ある。以上は並列処理問題について説明したが、さらに
従来技術にはより一般的にいずれの目的に対しても関連
信号を位相整列する方法を提供する必要性もある。
【０００８】
【課題を解決するための手段】本発明では、各複数の信
号の部分は信号のすべての対応部分が到着し記憶される
まで記憶される。次に、対応部分は実質上同時にシフト
して出力され、それにより整列し直される。一実施例で
は、各受信デ−タストリ−ムからのデ−タは逐次別個の
直列−並列レジスタにシフトされる。
号の部分は信号のすべての対応部分が到着し記憶される
まで記憶される。次に、対応部分は実質上同時にシフト
して出力され、それにより整列し直される。一実施例で
は、各受信デ−タストリ−ムからのデ−タは逐次別個の
直列−並列レジスタにシフトされる。
【０００９】ｍビットがレジスタにロ−ドされた後、ｍ
ビットすべては並列ロ−ドにより一時的な記憶場所に転
送され、他の各デ−タストリ−ムからのｍビットが並列
ロ−ドによりそれらの関係する一時的な記憶場所に転送
されるまで保持される。一時的な記憶場所のすべてがデ
−タの各ｍビットブロックを受け取った後、デ−タは逐
次シフトされて出力され、それによりデ−タストリ−ム
のすべてを整列し直し、別個のデ−タストリ−ムにおけ
る異なる物理パス長を補償する。
ビットすべては並列ロ−ドにより一時的な記憶場所に転
送され、他の各デ−タストリ−ムからのｍビットが並列
ロ−ドによりそれらの関係する一時的な記憶場所に転送
されるまで保持される。一時的な記憶場所のすべてがデ
−タの各ｍビットブロックを受け取った後、デ−タは逐
次シフトされて出力され、それによりデ−タストリ−ム
のすべてを整列し直し、別個のデ−タストリ−ムにおけ
る異なる物理パス長を補償する。
【００１０】
【実施例】図１において、ビット１０８、１０９、１１
０は、各ビットストリ−ムにおける対応するタイムスロ
ットからのものであり、フェ−ズアライナ１０１の左側
においては整列されていない。フェ−ズアライナ１０１
は、到着するデ−タストリ−ムのビット１０８−１１０
及び図示しない他のビットを整列するように機能する。
０は、各ビットストリ−ムにおける対応するタイムスロ
ットからのものであり、フェ−ズアライナ１０１の左側
においては整列されていない。フェ−ズアライナ１０１
は、到着するデ−タストリ−ムのビット１０８−１１０
及び図示しない他のビットを整列するように機能する。
【００１１】さらに、到着するビットストリ−ム１０２
−１０４の各々には付随するクロック信号およびフレ−
ム信号の開始が含まれている。フェ−ズアライナ１０１
の出力側では、ただ１つのクロック信号および１つのフ
レ−ム信号の開始が必要とされる。その理由は出力側に
おけるデ−タ信号１０５−１０７はすべて整列されてい
るからである。説明のために図１及び図２には、３つの
デ−タチャネルが示されているが、本発明ではいかなる
数のチャネルも取扱うことができる。
−１０４の各々には付随するクロック信号およびフレ−
ム信号の開始が含まれている。フェ−ズアライナ１０１
の出力側では、ただ１つのクロック信号および１つのフ
レ−ム信号の開始が必要とされる。その理由は出力側に
おけるデ−タ信号１０５−１０７はすべて整列されてい
るからである。説明のために図１及び図２には、３つの
デ−タチャネルが示されているが、本発明ではいかなる
数のチャネルも取扱うことができる。
【００１２】次に、本発明の一実施例による具体的回路
構成例を説明する。図２において、直列−並列変換器２
０１、並列−直列変換器２０４、レジスタ２０３、入力
バイト同期回路２０２及び出力バイト同期回路２０５か
ら構成される。この構成では、５ビットの最大パス長差
に対応する８ビットレジスタ２０３を使用する。一般に
、ｍ−３ビットの最大パス長差を補正するには、ｍビッ
トレジスタを使用しなければならない。
構成例を説明する。図２において、直列−並列変換器２
０１、並列−直列変換器２０４、レジスタ２０３、入力
バイト同期回路２０２及び出力バイト同期回路２０５か
ら構成される。この構成では、５ビットの最大パス長差
に対応する８ビットレジスタ２０３を使用する。一般に
、ｍ−３ビットの最大パス長差を補正するには、ｍビッ
トレジスタを使用しなければならない。
【００１３】入力バイト同期回路２０２及び出力バイト
同期回路２０５は、周知の簡単なディジタル論理部品か
ら構成できる。当業者にとって入力バイト同期回路２０
２および出力バイト同期回路２０５の機能を得るのに多
くの様々な実施例を構成することは容易なことである。 これらは以下に詳しく説明するが、本発明の主要な新し
い特徴の１つもここにあると考えられる。
同期回路２０５は、周知の簡単なディジタル論理部品か
ら構成できる。当業者にとって入力バイト同期回路２０
２および出力バイト同期回路２０５の機能を得るのに多
くの様々な実施例を構成することは容易なことである。 これらは以下に詳しく説明するが、本発明の主要な新し
い特徴の１つもここにあると考えられる。
【００１４】説明を簡単にするために、入力回路２１３
は、以下に述べるようにその関係するクロックおよびフ
レームの同期信号を含めただ１つの入力データストリー
ムのみを処理するのに必要なコンポーネントを表わすも
のとする。実際のシステムでは、入力回路２１３は、入
力されるデータストリームの数にマッチする数だけ設け
られる。説明のために、以下の説明では、入力されるデ
ータストリームはフレームで構成され、各フレームは複
数のバイトを有するものとする。
は、以下に述べるようにその関係するクロックおよびフ
レームの同期信号を含めただ１つの入力データストリー
ムのみを処理するのに必要なコンポーネントを表わすも
のとする。実際のシステムでは、入力回路２１３は、入
力されるデータストリームの数にマッチする数だけ設け
られる。説明のために、以下の説明では、入力されるデ
ータストリームはフレームで構成され、各フレームは複
数のバイトを有するものとする。
【００１５】入力データストリームは、直列一並列変換
器２０１および図示しない他の入力チャネルのための他
の直列一並列変換器に入力される。それと同時に、フレ
ーム信号の開始が入力バイト同期回路２０２に入力され
る。実際には、フレームの開始は入力データストリーム
自体の１部分である。このようなフレームビットシーケ
ンスの開始は従来からよく知られており、本発明の実施
に際し使用することができる。
器２０１および図示しない他の入力チャネルのための他
の直列一並列変換器に入力される。それと同時に、フレ
ーム信号の開始が入力バイト同期回路２０２に入力され
る。実際には、フレームの開始は入力データストリーム
自体の１部分である。このようなフレームビットシーケ
ンスの開始は従来からよく知られており、本発明の実施
に際し使用することができる。
【００１６】入力バイト同期回路２０２は、フレームの
開始を検出し、全バイトが直列一並列変換器２０１にロ
ードされるまでに到着するビットのカウントを始める。 この時点で、直列一並列変換器２０１の全内容は、レジ
スタ２０３に並列的にロードされる。これは、入力バイ
ト同期回路２０２のレグロード（ＲＥＧＬＯＡＤ）出力
２１４により行われ、レジスタ２０３に直列一並列変換
器２０１からのデータの新しいバイトを並列的にロード
する。
開始を検出し、全バイトが直列一並列変換器２０１にロ
ードされるまでに到着するビットのカウントを始める。 この時点で、直列一並列変換器２０１の全内容は、レジ
スタ２０３に並列的にロードされる。これは、入力バイ
ト同期回路２０２のレグロード（ＲＥＧＬＯＡＤ）出力
２１４により行われ、レジスタ２０３に直列一並列変換
器２０１からのデータの新しいバイトを並列的にロード
する。
【００１７】入力バイト同期回路２０２によりフレーム
の開始が検出された後直ちに、図２に示すようにフレー
ムバイト信号１が入力バイト同期回路２０２により生成
され、出力バイト同期回路２０５に送られる。出力バイ
ト同期回路２０５は、図示しない他の入力回路の各々か
らも１つずつフレームバイト信号２及びフレームバイト
信号３を受信する。
の開始が検出された後直ちに、図２に示すようにフレー
ムバイト信号１が入力バイト同期回路２０２により生成
され、出力バイト同期回路２０５に送られる。出力バイ
ト同期回路２０５は、図示しない他の入力回路の各々か
らも１つずつフレームバイト信号２及びフレームバイト
信号３を受信する。
【００１８】各フレームバイト信号は、入力ビットスト
リームのフレームの開始の直後に続く１つのフレームの
全バイトを表す。８ビットレジスタ２０３が使用され、
５ビット最大パス長差が仮定されているためにバイトが
使用されているが、本発明はこれに限るものではない。
リームのフレームの開始の直後に続く１つのフレームの
全バイトを表す。８ビットレジスタ２０３が使用され、
５ビット最大パス長差が仮定されているためにバイトが
使用されているが、本発明はこれに限るものではない。
【００１９】前述したことから明らかなように、様々な
データフレームが各入力回路に入力されるので、種々の
フレームバイト信号が出力され、個々のレジスタは個々
のタイミングでロードされる。各レジスタにはいずれか
他のレジスタよりも後に数ビットロードされる可能性が
あるが、最初のレジスタのローディングと最終のレジス
タのローディングとの間の時間差は、各入力ビットスト
リームの物理パス長差の最大値に制限される。この最大
パス長差が予めわっているとすると、当業者はいかなる
２つの入力ビットストリーム間のビットタイムの差の最
大量をも容易に計算することができる。
データフレームが各入力回路に入力されるので、種々の
フレームバイト信号が出力され、個々のレジスタは個々
のタイミングでロードされる。各レジスタにはいずれか
他のレジスタよりも後に数ビットロードされる可能性が
あるが、最初のレジスタのローディングと最終のレジス
タのローディングとの間の時間差は、各入力ビットスト
リームの物理パス長差の最大値に制限される。この最大
パス長差が予めわっているとすると、当業者はいかなる
２つの入力ビットストリーム間のビットタイムの差の最
大量をも容易に計算することができる。
【００２０】レジスタ２０３及び直列一並列変換器（レ
ジスタ）２０１、並列一直列変換器（レジスタ）２０４
のビットサイズは、例えばデータがクロックサイクルの
丁度エッジにおいて入力された場合のタイミングディテ
ールが考慮されるように、少なくとも３ビット大きいよ
うに選択される。さらに一般に、各フレームバイト信号
は最大パス遅延差より３ビット長くしなければならない
。
ジスタ）２０１、並列一直列変換器（レジスタ）２０４
のビットサイズは、例えばデータがクロックサイクルの
丁度エッジにおいて入力された場合のタイミングディテ
ールが考慮されるように、少なくとも３ビット大きいよ
うに選択される。さらに一般に、各フレームバイト信号
は最大パス遅延差より３ビット長くしなければならない
。
【００２１】可変遅延は、すべてのレジスタを３＋Ｖ＋
ｄビット長（Ｖはパス長差の最大変化をビットで示す、
ｄは最大パス長差をビットで示す）とすることにより考
慮することができる。例えば、８ビットレジスタは５ビ
ット固定最大パス長差またはいずれの方向にも１ビット
ずつ変わる４ビットの最大パス長差に対し十分である。
ｄビット長（Ｖはパス長差の最大変化をビットで示す、
ｄは最大パス長差をビットで示す）とすることにより考
慮することができる。例えば、８ビットレジスタは５ビ
ット固定最大パス長差またはいずれの方向にも１ビット
ずつ変わる４ビットの最大パス長差に対し十分である。
【００２２】出力バイト同期回路２０５は、最初のフレ
ームバイト信号が出力されたことを検出した後、追加の
６ビットタイム（または、変化を考慮した６−Ｖ）をカ
ウントし、すべてのフレームバイト信号が出力されたこ
とを確認する。最大パス長差が５ビット（変化に対し５
−Ｖ）の場合、最悪の場合を考慮したタイミング解析で
は、最初のフレームバイト信号が出力された後の６ビッ
ト（変化に対し６−Ｖ）で全てのフレームバイトが出力
されることになる。そして、ロード信号が出力２１０か
ら出力される。
ームバイト信号が出力されたことを検出した後、追加の
６ビットタイム（または、変化を考慮した６−Ｖ）をカ
ウントし、すべてのフレームバイト信号が出力されたこ
とを確認する。最大パス長差が５ビット（変化に対し５
−Ｖ）の場合、最悪の場合を考慮したタイミング解析で
は、最初のフレームバイト信号が出力された後の６ビッ
ト（変化に対し６−Ｖ）で全てのフレームバイトが出力
されることになる。そして、ロード信号が出力２１０か
ら出力される。
【００２３】出力２１０は、並列一直列変換器２０４お
よび図示しない他の入力回路の並列一直列変換器に送ら
れる。
よび図示しない他の入力回路の並列一直列変換器に送ら
れる。
【００２４】このようにして、レジスタ２０３および他
の入力回路の対応する各レジスタからのデータは各並列
一直列変換器に同時にロードされる。次に、出力２１１
のクロックアウト信号により、複数の並列一直列変換器
からのデータを逐次シフトして出力する。このクロック
アウト信号がすべての入力回路の並列一直列変換器に与
えられ、３つの信号全てが同じ速度でシフトされ出力さ
れることを保証する。
の入力回路の対応する各レジスタからのデータは各並列
一直列変換器に同時にロードされる。次に、出力２１１
のクロックアウト信号により、複数の並列一直列変換器
からのデータを逐次シフトして出力する。このクロック
アウト信号がすべての入力回路の並列一直列変換器に与
えられ、３つの信号全てが同じ速度でシフトされ出力さ
れることを保証する。
【００２５】ここで説明した図２に示した実施例では、
ビットのカウントの開始のために入力におけるフレーム
の開始の検出を用いている。一度フレームの開始が検出
されると、このシステムはロックされていると考えられ
る。その後、入力回路は、次のバイトがレジスタ２０３
にロード可能となる時がいつかを求めるために入力ビッ
トをカウントすることができる。従って、データの各バ
イトの開始はフレーム信号の開始との相対位置により求
められる。
ビットのカウントの開始のために入力におけるフレーム
の開始の検出を用いている。一度フレームの開始が検出
されると、このシステムはロックされていると考えられ
る。その後、入力回路は、次のバイトがレジスタ２０３
にロード可能となる時がいつかを求めるために入力ビッ
トをカウントすることができる。従って、データの各バ
イトの開始はフレーム信号の開始との相対位置により求
められる。
【００２６】フレーム当りのデータがＮバイトである場
合、Ｎバイトの後に各入力データストリームの新しいフ
レーム信号の開始があることになる。さらに、各フレー
ムにおけるデータの最初のバイトがレジスタ２０４にロ
ードされた後、残りのバイトのロードは単に８ビット毎
のロードを行うことにより達成される。これは、フレー
ムバイト信号はフレーム当り１度だけ生成され、各フレ
ームの最初のバイトに対してのみ生成されるからである
。
合、Ｎバイトの後に各入力データストリームの新しいフ
レーム信号の開始があることになる。さらに、各フレー
ムにおけるデータの最初のバイトがレジスタ２０４にロ
ードされた後、残りのバイトのロードは単に８ビット毎
のロードを行うことにより達成される。これは、フレー
ムバイト信号はフレーム当り１度だけ生成され、各フレ
ームの最初のバイトに対してのみ生成されるからである
。
【００２７】データ信号が３−ｍビット（ｍはレジスタ
２０１、２０３及び２０４の各ビット数を示す）の最大
パス長差を有する場合、入力データストリームのすべて
のフレームバイト信号は各フレームで少なくとも１ビッ
トタイムに対して同時にハイでなければならない。従っ
て、ロード信号が出力されたときに、フレームバイト信
号はフレームの最初のバイトに対しすべてハイであるか
最初のバイト以外のいずれのバイトに対してもすべてロ
ーでなければならない。
２０１、２０３及び２０４の各ビット数を示す）の最大
パス長差を有する場合、入力データストリームのすべて
のフレームバイト信号は各フレームで少なくとも１ビッ
トタイムに対して同時にハイでなければならない。従っ
て、ロード信号が出力されたときに、フレームバイト信
号はフレームの最初のバイトに対しすべてハイであるか
最初のバイト以外のいずれのバイトに対してもすべてロ
ーでなければならない。
【００２８】この条件（この不成立が同期の消失を示す
）は、出力バイト同期回路２０５によりモニタされなけ
ればならない。もし同期の消失が検出された場合、この
入力回路は次のフレームにおいて先に述べたようにもう
一度同期をとることができる。この特徴により、このシ
ステムを同期状態でロックしたままとし、かつ直ちにこ
のような同期の消失を検出して、データロスを最小にで
きる。
）は、出力バイト同期回路２０５によりモニタされなけ
ればならない。もし同期の消失が検出された場合、この
入力回路は次のフレームにおいて先に述べたようにもう
一度同期をとることができる。この特徴により、このシ
ステムを同期状態でロックしたままとし、かつ直ちにこ
のような同期の消失を検出して、データロスを最小にで
きる。
【００２９】出力クロック信号（クロックアウト）は、
入力データクロック信号のいずれかから得ることができ
、また入力データビットの周波数の別個の発振器から得
ることができる。さらに、出力２１５のフレームアウト
信号は、各フレームの開始を示すものであるが、これは
入力フレームの開始メッセージおよびロード信号から得
ることができる。
入力データクロック信号のいずれかから得ることができ
、また入力データビットの周波数の別個の発振器から得
ることができる。さらに、出力２１５のフレームアウト
信号は、各フレームの開始を示すものであるが、これは
入力フレームの開始メッセージおよびロード信号から得
ることができる。
【００３０】ロード信号は、対応するフレーム開始信号
がアクティブの場合にのみＦｉに類似するフレームアウ
ト信号を与えるように、出力よりもむしろ入力において
遅延されることを当業者であれば容易に理解できるであ
ろう。上述したように、出力される直列信号は図１に示
したようにフェーズアライナ１０１の右側では位相が一
致する。従って、本発明では並列処理が可能となりその
欠点を回避することができる。
がアクティブの場合にのみＦｉに類似するフレームアウ
ト信号を与えるように、出力よりもむしろ入力において
遅延されることを当業者であれば容易に理解できるであ
ろう。上述したように、出力される直列信号は図１に示
したようにフェーズアライナ１０１の右側では位相が一
致する。従って、本発明では並列処理が可能となりその
欠点を回避することができる。
【００３１】
【発明の効果】以上述べたように、本発明によれば、例
えば信号の並列処理により種々の位相をもつことになっ
た複数の信号をその後の処理に適するように整列するこ
とが可能な装置及び方法を提供することができる。
えば信号の並列処理により種々の位相をもつことになっ
た複数の信号をその後の処理に適するように整列するこ
とが可能な装置及び方法を提供することができる。
【図１】本発明の概念を示すブロック図である。
【図２】本発明の一実施例の構成を示すブロック図であ
る。
る。
１０１ フェーズアライナ
１０２ ビットストリーム
１０３ ビットストリーム
１０４ ビットストリーム
１０５ 出力
１０６ 出力
１０７ 出力
１０８ ビット
１０９ ビット
１１０ ビット
２０１ 直列一並列変換器
２０２ 入力バイト同期回路
２０３ レジスタ
２０４ 並列一直列変換器
２０５ 出力バイト同期回路
２１３ 入力回路
Claims (11)
- 【請求項１】 整列されていない各信号の所定の対応
部分が記憶されるまで前記各信号の対応部分を記憶する
手段と、前記対応部分のすべてが記憶された時に、実質
的に同時に各信号の対応部分をシフトして出力する手段
とを有することを特徴とする複数の信号を整列する装置
。 - 【請求項２】 前記記憶手段は、前記整列されていな
い信号の各対応部分を並列的にロ−ドする手段を有する
ことを特徴とする請求項１記載の装置。 - 【請求項３】 各入力信号のフレ−ム信号の開始を検
出する手段と、フレ−ム信号の前記開始からビットタイ
ムをカウントして前記対応部分の各々の開始を求める手
段とをさらに有することを特徴とする請求項２記載の装
置。 - 【請求項４】 前記信号のすべての対応部分が記憶さ
れた時を求める出力バイト同期回路をさらに有すること
を特徴とする請求項２記載の装置。 - 【請求項５】 前記信号のすべての対応部分が記憶さ
れた時を求める出力バイト同期回路をさらに有すること
を特徴とする請求項３に記載の装置。 - 【請求項６】 前記信号のすべての対応部分が記憶さ
れた時を求めるためにフレ−ム信号の所定の開始からビ
ットタイムをカウントする手段をさらに有することを特
徴とする請求項４記載の装置。 - 【請求項７】 前記信号の可変パス長差を調節する手
段をさらに有することを特徴とする請求項４記載の装置
。 - 【請求項８】 整列されていない各信号の所定の対応
部分が記憶されるまで前記各信号の対応部分を記憶する
ステップと、前記対応部分のすべてが記憶された時に、
実質的に同時に各信号の対応部分をシフトして出力する
ステップとを有することを特徴とする複数の信号を整列
する方法 - 【請求項９】 各入力信号のフレ−ム信号の開始を検
出するステップと、フレ−ム信号の前記開始からビット
タイムをカウントして前記対応部分の各々の開始を求め
るステップとをさらに有することを特徴とする請求項８
記載の法。 - 【請求項１０】 前記記憶するステップは、前記整列
されていない信号の各対応部分を並列的にロ−ドするス
テップを有することを特徴とする請求項８記載の方法。 - 【請求項１１】 複数のフレ−ムバイト信号がすべて
同時に所定時間の間に出力されることを確認するステッ
プをさらに有することを特徴とする請求項１０記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61963190A | 1990-11-28 | 1990-11-28 | |
| US619631 | 2003-07-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273732A true JPH04273732A (ja) | 1992-09-29 |
Family
ID=24482695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317273A Pending JPH04273732A (ja) | 1990-11-28 | 1991-11-06 | 複数の信号を整列する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0488572A3 (ja) |
| JP (1) | JPH04273732A (ja) |
| CA (1) | CA2050650A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594878B1 (de) * | 1992-10-26 | 1998-08-26 | Siemens Aktiengesellschaft | Passives optisches Telekommunikationssystem |
| US5442636A (en) * | 1993-12-14 | 1995-08-15 | At&T Corp. | Circuit and method for alignment of digital information packets |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173829A (ja) * | 1986-01-22 | 1987-07-30 | ノ−ザン・テレコム・リミテツド | 時分割多重フレ−ムをアラインメントする方法および装置 |
| JPH03149931A (ja) * | 1989-11-06 | 1991-06-26 | Nec Corp | 並列信号間位相同期回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2300470A1 (fr) * | 1975-02-05 | 1976-09-03 | Cit Alcatel | Dispositif de synchronisation d'un train d'informations binaires sur un autre |
| US4133981A (en) * | 1977-12-19 | 1979-01-09 | Bell Telephone Laboratories, Incorporated | Time correction circuit for a digital multiplexer |
| IT8121477A0 (it) * | 1981-04-30 | 1981-04-30 | Italtel Spa | Disposizione circuitale atta ad allineare tra loro una pluralita'di fasci pcm coerenti che pervengono ad un nodo di comunicazione. |
-
1991
- 1991-09-04 CA CA 2050650 patent/CA2050650A1/en not_active Abandoned
- 1991-11-06 JP JP3317273A patent/JPH04273732A/ja active Pending
- 1991-11-20 EP EP19910310675 patent/EP0488572A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173829A (ja) * | 1986-01-22 | 1987-07-30 | ノ−ザン・テレコム・リミテツド | 時分割多重フレ−ムをアラインメントする方法および装置 |
| JPH03149931A (ja) * | 1989-11-06 | 1991-06-26 | Nec Corp | 並列信号間位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488572A2 (en) | 1992-06-03 |
| CA2050650A1 (en) | 1992-05-29 |
| EP0488572A3 (en) | 1992-07-08 |
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