JPS62173829A - 時分割多重フレ−ムをアラインメントする方法および装置 - Google Patents

時分割多重フレ−ムをアラインメントする方法および装置

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JPS62173829A
JPS62173829A JP62006267A JP626787A JPS62173829A JP S62173829 A JPS62173829 A JP S62173829A JP 62006267 A JP62006267 A JP 62006267A JP 626787 A JP626787 A JP 626787A JP S62173829 A JPS62173829 A JP S62173829A
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JP62006267A
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アラン・フランク・グレイブズ
ポール・アシユレイ・リトルウツド
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    • H04J3/02—Details
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    • H—ELECTRICITY
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、時分割多重ビット・ストリームのフレーム・
アラインメントに関する。
従来の技術及び発明が解決しようとする問題点１９８５
年１１月１日に出願された「デジタル信号多重化の方法
（ＭｅｔｈｏｃＬ　ｏｆ　Ｍｕｌｔｉｐｌｅｘ−ｉｎｇ
　Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌｓ）Ｊと題するカナダ
特許出願第４９４．４６６号においては、個々のチャネ
ルが高ビツトレート多重信号でアクセス可能であるよう
にデジタル信号を同期的に多重化する方法が説明されて
いる。これはかなりそのような信号の取り扱いおよび切
り換え（ｓｗｉｔｃｈｉｎｇ）を容易にする。
上記の出願で説明された発明の実施態様においては、い
わゆる端局の時分割多重ビット・ストリ−ムが提供され
ており、各端局は２５個のバイトまたはチャネルを具備
しており、そのうちの１つは端局の時分割多重フレーム
の同期バイトとして役立ち、そして３２個のそうした端
局は高ビツトレート時分割多重フレームを形成するため
に時分割多重のバイト・インターリーブされた方法で一
緒に多重化される。この高ビツトレート時分割多重フレ
ームの開始はここでは同期端局と呼ばれる特定な端局に
おいて１つ以上の同期ワードによって識別される。
そのような多重化端局は端局フレームをデマルチプレク
ス（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）することなしにい
わゆるデジタル・クロスコネクト・スイッチで簡便に切
り換えることができるが、しかしこの切シ換えは同一の
高ビツトレート多重フレームにおいて異なる時分割多重
フレーム位相またはフレーム・アラインメントを有する
異なる端局となることがある。これはデマルチプレクス
されたすべてが同一の端局フレーム・アラインメントを
有するように同期化され、個々のチャネルを切り換える
ために切り換えノードに供給されるに前に再多重化され
る個々の端局を必要とするので非実際的と考えられてき
た。逆に各デジタル・クロスコネクトに入る多重化端局
は各フレーム・アライナ−によってアライメントされた
（ａｌｉｇｎｅｄ）端局フレームを有することができる
が、しかしこれは切り換え回路網を通じて広範囲にフレ
ーム・アライナ−の設備を必要とする。
問題点を解決するための手段 従って本発明の目的は、回路網を通じてフレーム・アラ
イナ−の設備を必要とすることなしに上記のデマルチプ
レクスと再多重化技術に対する必要性をなくす方法およ
び装置を提供することである。
本発明の１見地によると、各端局が端局に対するフレー
ム同期情報を含むフレーム同期バイトを含み、フレーム
同期ワードを含む各時分割多重フレームの任意の相対フ
レーム位相と一緒に多重化された複数のバイト・インタ
ーリーブされた端局の時分割多重フレームをアラインメ
ントする方法において、各端局に対してフレーム同期ワ
ードに関して端局のフレーム同期バイトのオフセラトラ
決定する段階と；メモリ内に各端局の各バイトを記憶す
る段階と、端局の時分割多重フレームをアラインメント
してメモリからバイトを読み出す段階とを含んでおシ；
記憶と読み出しの段階の一方が各バイトに対して継続的
に行なわれ、かつ記憶と読み出しの段階の他方が端局の
オフセットにより修正された時分割多重フレームのバイ
ト位置によって決定されるアドレスにおいて各バイトに
対して行なわれることを特徴とする複数のバイト・イン
ターリーブされた端局の時分割多重フレームをアライン
メントする方法が提供される。
本発明の他の見地によると、各端局は端局に対しフレー
ム同期情報を含むフレーム同期バイトを含み、フレーム
同期ワードを含む各時分割多重フレームにおいて任意の
相対フレーム位相と一緒に多重化された複数のバイト・
インターリーブされた端局の時分割多重フレームをアラ
インメントする方法において、各端局に対してフレーム
同期ワードに関して端局のフレーム同期バイトのオフセ
ットを決定する段階と、端局に対しオフセットによって
修正された時分割多重フレームのバイト位置によって決
定されたアドレスにおいてメモリ内に各端局の各バイト
を記憶する段階を含んでおり、該バイトが端局の時分割
多重フレームをアラインメントしてメモリから継続的に
読み出すことができることを特徴とする複数のバイト・
インターリーブされた端局の時分割多重フレームをアラ
インメントする方法が提供される。フレーム同期情報は
各端局のフレーム同期バイトの１つ以上のビットを含む
ことができる。
このように本発明によって、端局の入力バイトは公知の
フレーム・アライナ−の場合のようにメモリ内の連続ロ
ケーションに継続的に記憶される必要はないが、好まし
くは各バイトはバイトが属する端局に対して決定された
オフセットによって修正された全体の時分割多重フレー
ムにおいてバイト位置によって決定されたロケーション
に記憶される。結局、端局のフレーム・アラインメント
はいがなるデマルチプレクスをも必要とすることなくメ
モリの端局バイトの記憶において行なわれる。
各端局に対するオフセットの決定は端局のフレーム同期
バイト位置の知識を必要とする。これは以下の詳細な説
明でさらに詳しく説明されているようにいろいろな方法
で提供されることができる。
本発明はまた、各端局が他の端局に関する任意の位相を
有するフレーム同期バイトを含む時分割多重フレームを
具備しており、各アドレスでバイト・インターリーブさ
れた端局の時分割多重フレームのバイトを記憶するため
のランダム・アクセス・メモリーと；バイト・インター
リーブされた端局の時分割多重フレームのバイトをカウ
ントするためのカウント手段と；バイト・インターリー
ブされた端局の時分割多重フレームのフレーム同期ワー
ドを検出し、かつそのような検出に応答してカウント手
段をリセットするための手段と、カウント手段の現在カ
ウントに依存し、かつフレーム同期ワードに関して各フ
レーム同期バイトのオフセットを表わす値を各端局に対
して記憶するための各端局のフレーム同期バイトに応答
するメモリ手段と、メモリ一手段から各記憶された値を
読み出し、そしてランダム・アクセス・メモリーにおい
て各端局の各バイトの記憶用アドレスを与えるためにカ
ウント手段の現在カウントから対応するオフセットを減
算するための手段とを具備するフレーム・アラインメン
ト装置を提供する。
読み出し及び減算手段は好ましくはランダム・アクセス
・メモリにおいて各端局の各バイトの記憶用アドレスを
与え、それによって端局のバイトはフレーム・アライン
メントされた方法でランダム・アクセス・メモリ内の連
続するアドレスに記憶される。
実施例 本発明は添付図面を参照して以下の説明から更に理解さ
れるであろう。
第１図について説明すると、先行技術から公知の方法で
配置された、いわゆるデジタル・クロスコネクト１０．
スイッチ１２、フレーム・アライナ−１４を含むデジタ
ル信号網の１部分が示されている。本発明の明確な理解
に必要な回路網の部分だけが示されておシ、かつこれら
の部分は明確性のため非常に単純化された方法で示され
ている。
デジタル・クロスコネクト１０は入力／出力高ビツトレ
ートライン上の各時チャネル（ｔ　ｉｍｅｃｈａｎｎｅ
　ｌ　）　　間で、たとえばいわゆるＤＳ−１ｖベルに
おいて時分割多重信号を切り換える働きをする。たとえ
ば、図１はクロスコネクトＩＯに入力される高ビツトレ
ートラインＡとＢ１およびそこから出力される高ビツト
レートラインＣとＤを示している。ラインＡは、図１に
概略的に表されている多重端局Ａ】、Ａ２、とＡ３をＤ
Ｓ−１レベルにおいて保持しており、各端局はタイミン
グが垂直マークと隣接文字Ｆにより図１に概略的に表さ
れているフレーム同期情報と一緒に多重化低ピットレー
）（ＤＳ−０）信号の自身の時分割多重フレームを含ん
でいる。
同様に、ラインＢは端局Ｂｌ、Ｂ２とＢ３を保持してい
る。端局Ａ】乃至Ａ３とＢ］乃至Ｂ３はクロスコネクト
１０によって切り換えられ、従って第１図の例によって
例示された如く、出力ラインＣは端局Ａｌ、Ｂ２とＢ３
を保持し、そして出力ラインＤは端局Ｂｌ、Ａ３とＡ２
を保持する。
ラインＤ上のこれらの後者の端局は、ＤＳ−０チヤネル
の切り換えのためにスイッチ１２に供給される。
第１図の回路網において、各ライン上の種々の端局の間
のフレーム・アラインメントは回路網を通じて維持され
る。このようにラインＡ上で、端局Ａ１乃至Ａ３のすべ
てのフレーム同期情報Ｆがアライメントされる、すなわ
ち実質的に同時に発生する。同様の事はラインＢ、　Ｃ
とＤの各々にも当てはまる。このフレーム・アラインメ
ントはクロスコネクト】０またはスイッチ１２に入力さ
れる各ラインに対してライン上の端局の７レーミングを
クロスコネクト１０またはスイッチ１２のシステム・フ
レーミングにアラインメントする働きラする各フレーム
・アライナ−１４を与えることによって維持される。
第２図はフレーム・アライナ−の公知の形式を例示して
おり、これは第１図の回路網で使用され、かつデータ入
力、データ出力、アドレス人力ＡＤとリード／ライト制
御人力Ｒ／Ｗを有するＲＡＭ（ｒａｎｄｏｍａｃｃｅｓ
ｓ　ｍｅｍｏｒ’ｆ）　　２０と、制御人力Ｓを有する
アドレス・セレクター２２と、各々クロック入力ＣＫと
リセット人力Ｒを有するライドリード・チャネル・カウ
ンター２４および２６と、同期検出器回路２８とを具備
する。アラインメントされた端局を具備する各高ビツト
レートラインからの入力シリアル・データはシリアル対
パラレル・コンバーター／ラッチ回路３０に供給され、
ここでデータはＲＡＭ２０のデータ入力と回路２８に適
用される各パラレルＭビットのワードに変換される。入
力シリアル・データはまたクロック回復回路３２に供給
され、この回路３２は回復されたクロック信号を回路３
０、その出力が回路３０のラッチを制御する÷Ｍ分周器
（ｄｉｖｉｄｅｒ）３４、およびライト・チャネル・カ
ウンター２４のクロック入力ＣＫに供給する。回路２８
はフレーム同期情報Ｆを公知の方法で検出し、そして分
周器３４をリセットし、従ってライト・チャネル・カウ
ンター２４をゼロにリセットする。リード・チャネル・
カウンター２６は各クロスコネクト１０またはスイッチ
Ｉ２によって供給され、またリード・チャネル・カウン
ター２６を増加させセレクタ２２とＲＡＭ２０の入力Ｒ
／Ｗを制御するシステム・クロックを供給するシステム
・フレーム情報によりゼロにリセットされる。データの
ＲＡＭ２０への書き込みは、回復されたクロック信号に
よって増分されるライト・チャネル・カウンター２４に
よりセレクタ２２を介して供給されるアドレスで行なわ
れ、そしてデータのＲＡＭ２０からの読み出しはリード
・チャネル・カウンター２６によりセレクタ２２を介し
て供給されるアドレスで行なわれる。
第１図の回路網は、例えば図２に示されるように、クロ
スコネクトまたはスイッチに入る各ラインに対してフレ
ーム・アライナ−の使用を必要とするという重大な欠点
を有している。
しかし、回路網全体のフレーム・アラインメントの保守
は重要ではなく、フレーム・アラインメントはスイッチ
１２のような低（ＤＳ−０）ビットレートチャネルを切
り換える動作をするスイッチの前にのみ必要であるとい
うことが認識されてきた。従って、第１図と同じ参照符
号が同様の要素を表記するために使用されている第３図
は、端局のフレーム・アラインメントが維持されず、ス
イッチ】２の前でラインＤに対して復元される回路網を
示している。
このように第３図においてはフレーム・アライナ−１４
は不要とされ、各ラインＡ、Ｂ、ＣまたはＤ上の端局は
図示されたような任意の相対的フレーム・タイミングを
有している。クロスコネクト１０は低ピットレートＩ）
Ｓ−０チヤネルを個々に切り換えず、そのためフレーム
・アラインメント回路はこのユニットの前で必要がない
。スイッチ１２はＤＳ−０チヤネルを切り換えそしてそ
れに応じてラインＤ上の各端局Ｂｌ、Ａ３とＡ２のフレ
ームを任意のタイミングからスイッチ１２のシステム・
タイミングにアラインメントするために必要であるアラ
インメント回路１６によってラインＤ上で先行される。
従来、第３図に示されたような回路網はアラインメント
回路１６を実現するために必要である装置のために非実
際的と考えられてきた。さらに詳しくは、入力高ビツト
レート信号を個々の端局にデマルチプレクスするための
デマルチプレクサ−１端局のフレームをスイッチ１２の
システム・フレームに図２に関して上記の方法でアライ
ンメントするための各端局に対して１つのフレーム・ア
ライナ−のセット、そしてスイッチ１２への供給用のア
ラインメントされた端局の再結合用のマルチプレクサ−
の如くこの回路１６を実現することが必要であった。
本発明は今説明されたものよりもずっと単純化された形
式のアラインメント回路１６の設備を可能とし、これに
より第３図３の回路網配置が実際的方法で実現される。
こうして第１図の回路網における、または第３図の回路
網における先行技術のアラインメント回路】６における
多数の７レ−ム・アライナ−の必要性は本発明により不
要とされる。
第３図の回路網においてアラインメント回路】６を実現
するために使用可能な本発明によるフレーム・アライン
メント回路の実施態様が第４図に示されており、これで
は第２図に関して上記のフレーム・アライナ−の公知の
形式と同様の構成要素は同じ参照符号が使用され、且つ
それ等によって示されている。さらに、第４図の回路は
端局カウンター３６、ＲＡＭ３８、端局フレーム検出器
回路４０そして各々が十と−で参照符号を付した入力に
よって指示された如く減算モードで動作する２つの加算
器４２と４４を含んでいる。
端局フレーム検出器回路４０は、各端局に対してフレー
ム同期時間ＦにデータをＲＡＭ３８に書き込むことを可
能にする第１の状態、例えばバイナリ−〇、を有し、か
つすべての他の時間にＲＡＭ３８からデータの読み込み
を可能にする第２の状態、例えばバイナリ−１を有する
フレーム・マーカー信号をＲＡＭ３８のリード／ライト
制御入力Ｒ／Ｗに供給するために回路３０から供給され
るデータに応答する。ＲＡＭ３８は、チャネル・カウン
ター２４と同様、同期検出器回路２８の出力によりゼロ
にリセットされかつ回復されたクロック信号によって増
分される端局カウンター３６の出力によってアドレス人
力ＡＤを介してアドレスされる。端局カウンター３６は
モジュロＮカウンターであり、ここでＮは入力データに
おける端局数である。
加算器４４はチャネル・カウンター２４の出力とセレク
ター２２の各入力の間の経路内に挿入されており、且つ
ＲＡＭ３８のデータ出力に接続された減算入力を有する
。ＲＡＭ３８のデータ入力は、端局カウンター３６の出
力をチャネル・カウンター２４の出力から減算する加算
器４２の出力から取られる。
第４図のフレーム・アラインメント回路の動作力、入力
データのフレームの１つの可能な形式を例示しており、
かつそれを参照してフレーム・マーカー信号を引き出す
１つの可能な方法が説明されている第５図をさらに参照
して以下に説明されている。時分割多重フレームのこの
形式は、すでに参照された［デジタル信号の多重化の方
法（Ｍｅｔｈｏｄ　ｏｆ　Ｍｕｌｔｉｐｌｅｘｉｎｇ　
ＤｉｇｉｔａｌＳｉｇｎａｌｓ）Ｊと題するカナダ特許
出願筒４９４．４６６号においてさらに詳しく説明され
ている。
第５図を参照すると、Ｎ個の多重化端局ＯからＮ−１が
第３図で指示された方法でフレーム・アラインメントな
しに高ビツトレートライン上に保持されており、この時
分割多重フレームは、０からに−１に番号が付けられ明
確性と便利さのために積み重ねて示されているに個のサ
ブフレームを具備し、各サブフレームは更に各端局毎に
１つのＭビットのワードを収容する。各端局は各フレー
ムに各端局の時分割多重フレームのフレーム同期情報に
対応する１ワードを含む。第５図の端局１からＮ−］に
ついては、これはワリードＲＡＭＥによって識別され、
そして端局０については異なるワード５ＹＮＣによって
識別される；この区別により端局０、そしてこのため他
の端局のすべてがユニークに識別される。第５図に示さ
れたように、これらのフレーム同期情報ワードは全体の
フレーム内の任意の位置で発生し、入力データの端局中
にはフレーム・アラインメントはないことを示す。
第５図に例示されたように、各端局の各ワードの１ビツ
トは、端局のフレーム同期情報のタイミングを識別する
ためにバイナＩＪ−０値、そして他の時にはバイナリ−
１値を与えられている。このビットは、ここでは説明の
明確性と便利さのために仮定されているように、フレー
ム・マーカー信号として直接的に使用することができ、
それにより端局のフレーム検出器回路４０は回路３０の
関連ビット出力とＲＡＭ３８のＲ／Ｗ入力間の直接的接
続によって置き換えられる。しかし、上記に引用した特
許出願に説明されている如く、このビットは他の目的の
ためにも使用されるのが望ましく、この場合回路４０が
フレーム・マーカー信号を生成するために設けられる。
さらに、フレーム・マーカー信号は代わりに、既知のフ
レーム検出技術を使用して、端局の５ＹＮＣとＦＲＡＭ
Ｅ　情報から直接的に回路４０によって引き出すことが
できる。
第４図の同期検出器回路２８は、端局Ｏのワード５ＹＮ
Ｃを検出し、そのような検出によりカウンター２４と３
６をゼロにリセットする。この時、ライン３６上のフレ
ーム・マーカー信号はＯであり、その結果ＲＡＭ３１３
は書き込みのためイネーブルされ、そしてアドレスＯで
この端局を識別し端局カウンター３６によって与えられ
、チャネル・カウンタ−２４マイナス００端局カウント
により与えられた０のチャネル・カウントに等しいゼロ
のオフセットがＲＡＭ３　Ｂに記憶される。このオフセ
ットはＲＡＭ３８から読み出され、そして加算器３４に
よってチャネル・カウントから減算され、その結果この
ワード５ＹＮＣがＲＡＭ２０のロケーションゼロに記憶
されるようにゼロのアドレスがＲＡＭ２　Ｑに供給され
る。同様に、端局０の他の２４ワードに対しては、ＲＡ
Ｍ２０から読み出されたこのゼロ・オフセットは加算器
３４に何も影響を与えず、その結果これらのワードはチ
ャネル・カウンター２４によって識別されたＲＡＭ２０
のロケーション、スなわちロケーションＮ、２Ｎ、３Ｎ
等に代わシに記憶される。
端局１に対しては、図５に示されるように、フレーム・
ワードは任意のサブフレーム６に発生し、この時点でフ
レーム・マーカー信号は端局カウンター３６によって与
えられたアドレス１でＲＡＭ３８に書き込みを可能にし
かつこの端局を識別することを可能にするためにＯとな
っている。この時チャネル・カウンター２４は３Ｎ＋１
のカウントを有し、各Ｎワードの３つのサブフレームト
モう１ワードが端局０の５ＹＮＣワードの時点から現在
時点までに発生したことを表わす。３Ｎ＋１のこのチャ
ネル・カウントは端局カウンター３６のカウントによっ
て加算器４２で減ぜられ、すなわち１乃至３Ｎだけ減ぜ
られ、そして結果として生じるオフセットがＲＡＭ３８
に記憶される。
端局１の各ワードに対しては、ＲＡＭ３８に記憶された
３Ｎのオフセットは読み出されそしてカウンター２４に
よって与えられた現在のチャネル・カウントから加算器
４４で減算され、結果として生じるカウントはＲＡＭ２
０のアドレスとして使用される。従って、端局１のＦＲ
ＡＭＥＲＡＭ上ＲＡＭ２０のロケーション１に記憶され
、そしてその後のサブフレーム７．８．９等で発生する
端局１のワードはＲＡＭ２０のロケーションＮ＋１．２
Ｎ＋１．３Ｎ＋１等に記憶される。このように、端局１
のワードは端局Ｏの−ドとフレーム・アラインメントに
あるＲＡＭ２０に記憶されることは理解されるであろう
。同様のことが２からＮ−１の他の端局の各々に当ては
まり、且つ同様の方法で達成される。ＲＡＭ２０からの
データの読み込みは先行技術と同様の方法で行なわれ、
端局のフレームはユニット１６と１２間で第３図に示さ
れたようにシステム・フレームにアラインメントされる
ようになっている。
先の説明から、図４の回路は、端局０をカウンター２４
のリセットによってシステム・フレームにアラインメン
トし、かつ各化の端局を端局０のオフセットに関する端
局フレーム・タイミングのオフセットを記憶し、このオ
フセットに依存するＲＡＭ２０の端局のワードに対する
記憶アドレスを修正することによりそれに応じてアライ
メントすると認識されるべきである。これは、特にユニ
ット３６乃至４４の公知のフレーム・アライナ−回路へ
の比較的単純な加算によって達成される。
本発明の上記の実施態様に従って与えられた追加回路が
フレーム・アライナ−のライト側にのみ適用されるとい
うことをさらに認識されるべきである。フレーム・アラ
イナ−のリード側は同様の結果を達成するために逆の方
法で修正することができる。しかし、より意味のあるの
は、図６に示されたように、フレーム・アライナ−のリ
ード側は、リード・チャネル・カウンター２６とセレク
タ２２の各入力間には示されていない接続を介してシス
テムにより公知の方法で制御されるタイム・スイッチ接
続メモリー４６を設けることによって修正することがで
き、カウンター２６の出力はセレクタ２２を介してＲＡ
Ｍ２０をアドレスするための接続アドレスを読み出すた
めに接続メモリ４６をアドレスするために使用され、そ
の結果として結合されたフレーム・アライナ−／タイム
・スイッチを生ずる。
フレーム・アライナ−のライト側に要求される追加は、
端局の数Ｎが便宜上通常そうであるように２の整数べき
（ｉｎｔｅｇｒａｌ　　ｐｏｗｅｒ）の場合さらに単純
化することができる。この場合、図６にも示されたよう
に、端局カウンター３６と加算器４２は不要にすること
ができる。さらに詳細には、第４図と同一の参照符号が
同様の構成要素を表記するために使用されている第６図
において、チャネル２４は出力をＬ　Ｓ　Ｂ　（Ｌｅａ
ｓｔ　５１ｇｎ１ｆ　１ｃａｎｔＢｉｔ）とＭＳ　Ｂ　
（Ｍｏｓｔ　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ）位置に
分離され、前者はＲＡＭ３８のアドレス人力ＡＤとセレ
クタ２２の各入力の各ビット位置に接続され、そして後
者はＲＡＭ３８のデータ入力と加算器４４の十人力に接
続される。加算器４４は一人力をＲＡＭ３８のデータ出
力に接続され、その出力はセレクタ２２の各入力のＭＳ
Ｂ位置に接続される。
上記の方法で、チャネル・カウンタ２４のＬＳＢ位置は
端局カウンタ３６の機能に役立ち、ＭＳＢのみがＲＡＭ
３３および加算器４２によって処理され、これによって
加算器４４は必要がない。例えば、便宜的にＮ＝３２の
端局とに＝２５のサブフレームがあるとすると、チャネ
ル・カウンタ２４はＫＮ＝８００のカウント状態と、図
６に示されたように接続された５ＬＳと５ＭＳ出力間に
分割された１０個の出力を有する。多数の変更、変化、
および適合が、特許請求の範囲に規定された如き本発明
の範囲から逸脱することなく上述の本発明の実施態様に
なされることができる。
【図面の簡単な説明】
第１図はスイッチ回路網（ｓｗｉｔｃｈｉｎｇ　ｎｅｔ
ｗｏｒｋ）を通る多重化信号の切υ換えを例示しており
、且つ回路網を通じてフレーム・アライナ−を使用する
ことによってフレーム・アライメントを維持している概
略図。 第２図はフレーム・アライナ−の公知の形式を示す図。 第３図は、第１図と同じ用紙に描かれているが、フレー
ム・アラインメントを維持することなしにスイッチ回路
網を通り多重化信号の切り換えを示す概略図。 第４図は、本発明の実施態様によるフレーム・アライン
メント装置を示す概略図。 第５図は、第４図の装置に供給されることができる時分
割多重信号のフレームを示す図。 第６図は、本発明の他の実施態様によるフレーム・アラ
インメント装置を示す概略図。 】０・・・・・クロスコネクト 】４・・・・・フレームアライナ− １６・・・・・アライメント回路 ２０・・・・・ＲＡＭ ２２・・・・・セレクタ ２４・・・・・チャネルカウンタ ３２・・・・・クロック回復回路 ３４・・・・・分周器 ３８・・・・・ＲＡＭ ４４・・・・・加算器

Claims (1)

  1. 【特許請求の範囲】 １、各端局が端局のフレーム同期情報を含むフレーム同
    期バイトを含み、フレーム同期ワードを含む各時分割多
    重フレームにおいて任意の相対フレーム位相と共に多重
    化される複数のバイト・インターリーブされた端局の時
    分割多重フレームをアラインメントする方法において： 各端局に対して、フレーム同期ワードに関して端局のフ
    レーム同期バイトのオフセットを決定する段階と、 メモリに各端局の各バイトを記憶する段階と；端局の時
    分割多重フレームのアラインメントが行われたメモリか
    らバイトを読み込む段階とを含み、 記憶と読み出し段階の一方が各バイトに対して継続的に
    行なわれ、かつ記憶と読み出し段階の他方が端局のオフ
    セットによって修正された時分割多重フレームのバイト
    位置により決定されるアドレスの各バイトにおいて行な
    われることを特徴とする複数のバイト・インターリーブ
    された端局の時分割多重フレームをアラインメントする
    方法。 ２、各端局は端局のフレーム同期情報を含むフレーム同
    期バイトを含み、フレーム同期ワードを含む各時分割多
    重フレームにおいて任意の相対フレーム位相と共に多重
    化される複数のバイト・インターリーブされた端局の時
    分割多重フレームをアラインメントする方法において； 各端局に対して、フレーム同期ワードに関して端局のフ
    レーム同期バイトのオフセットを決定する段階と、 端局のオフセットにより修正された時分割多重フレーム
    のバイト位置によって決定されたアドレスにおけるメモ
    リ内の各端局の各バイトを記憶する段階と含み、 これによってバイトは端局の時分割多重フレームがアラ
    インメントされるようにしてメモリーから継続的に読み
    出されることができることを特徴とする複数のバイト・
    インターリーブされた端局の時分割多重フレームをアラ
    インメントする方法。 ３、各端局のオフセットを決定する段階が、多重化され
    た端局のバイトをカウントする段階と、 フレーム同期ワードを検出する段階と、 フレーム同期ワードの検出に応答して所定の値にカウン
    トをリセットする段階と、 各端局のフレーム同期バイトに応答して現在のカウント
    に依存しかつ端局のオフセットを表わす値を記憶する段
    階とを含み、該方法がメモリの各端局の各バイトの記憶
    のために、現在のカウントと各端局のオフセットを表わ
    す記憶値からアドレスを生成する段階を含む特許請求の
    範囲第２項記載の方法。 ４、各端局の各バイトの記憶のためのアドレスを生成す
    る段階が、該アドレスを生成するために現在のカウント
    から各端局の記載値によって表わされたオフセットを減
    算する段階を含む特許請求の範囲第３項記載の方法。 ５、メモリから継続的にバイトを読み出すためのアドレ
    スを設ける段階と、 接続メモリから修正アドレスを読み出すために該アドレ
    スで接続メモリをアドレスする段階と、そこからバイト
    を読み出すための該修正アドレスで最初に述べられたメ
    モリをアドレスする段階を含む特許請求の範囲第２〜４
    項のいずれか１の項に記載の方法。 ６、各端局が他の端局に関し任意の位相を有するフレー
    ム同期バイトを含む時分割多重フレームから成り、各ア
    ドレスでバイト・インターリーブされた端局の時分割多
    重フレームのバイトを記憶するためのランダム・アクセ
    ス・メモリと、バイト・インターリーブされた端局の時
    分割多重フレームのバイトをカウントするためのカウン
    ト装置と、 バイト・インターリーブされた端局の時分割多重フレー
    ムのフレーム同期ワードを検出し、かつそのような検出
    に応答してカウント装置をリセットするための装置と、 カウント装置の現在カウントに依存し、かつフレーム同
    期ワードに関して各フレーム同期バイトのオフセットを
    表わす値を各端局に対して記憶するための各端局のフレ
    ーム同期バイトに応答するメモリー装置と、 メモリ装置から各記憶された値を読み出し、ランダム・
    アクセス・メモリにおいて各端局の各バイトに対してア
    ドレスを与えるためにカウント手段の現在カウントから
    対応するオフセットを減算するための手段とから成るフ
    レーム・アラインメント装置。 ７、読み出し及び減算する手段がランダム・アクセス・
    メモリにおける各端局の各バイトの記憶用アドレスを与
    え、ここによって端局のバイトがフレームをアラインメ
    ントした方法でランダム・アクセス・メモリの連続する
    アドレスに記憶される特許請求の範囲第６項記載の方法
    。 ８、シーケンシャル・アドレスを与える手段と、そこか
    ら該端局のバイトを読み出すためのランダム・アクセス
    ・メモリーをアドレスするための修正アドレスを供給す
    るための該継続的アドレスに応答するメモリ手段とを含
    む特許請求の範囲第７項記載の方法。
JP62006267A 1986-01-22 1987-01-16 時分割多重フレ−ムをアラインメントする方法および装置 Pending JPS62173829A (ja)

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EP0231590A3 (en) 1988-08-24
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