JPS6248143A - デジタル信号結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 夜仇分亘 本発明はデジタル伝送システム、より詳細には１つある
いは複数の伝送ビット速度の複数のデジタル信号を１つ
の伝送信号に結合するためあるいは逆にこの結合された
１つの信号から複数の信号を再構成するための装置に関
する。

光凱■互景 信号のデジタル伝送が広く普及している。この目的のた
めに、異なる伝送特性及び異なる情報容量を持つさまざ
まなデジタル伝送媒体が提供されている。さまざまな伝
送媒体を効率的に使用するために、異なる伝送ビット速
度にて動作する伝送システム階層化が行なわれている。

北米においては、この階層は１．５４４　Ｍｂ／ｓｅｃ
にて伝送されるＤＳ１信号、３．１５２　Ｍｂ／ｓｅｃ
にて伝送されるＤＳＬＣ信号、６．３１２　Ｍｂ／ｓｅ
ｃにて伝送されるＤ３２信号及び４４．７３６　Ｍｂ／
ｓｅｃにて伝送されるＤＳ３信号を含む。さらにヨーロ
ッパにおいては類似するが異なる階層が使用されている
。

伝送されるデジタル信号の全ては、ある種の信号変換端
末を介してこのデジタル階層に出入りする。これに加え
て、あるデジタル伝送速度から別のデジタル伝送速度に
するためには、１つあるいは複数のマルチプレキシング
　ステップが必要となる。例えば、ＤＳ１Ｃ伝送信号は
Ｍ１Ｃマルチプレクサ内で２つのＤＳＩ信号をマルチプ
レキシングすることによって得られ；ＤＳ２伝送信号は
Ｍ１２マルチプレクサ内で４つのＤＳＩ信号をマルチブ
レキシングすることによって得られ；そしてＤＳ３伝送
信号は２８個のＤＳＬ信号を最初に７個のＤＳ２信号に
マルチプレキシングし、次にこの７個のＤＳ２信号にＭ
１３マルチプレクサを介してＤＳ３信号にマルチプレキ
シングする２つのステップの動作によって得られる。

いわゆるＭＸ３マルチプレクサ内においては、ＤＳＬ、
ＤＳ１Ｃ及びＤＳ２信号に混合がＤＳ３フォーマットに
マルチプレキシングされる。これを達成するためには、
最初、６．３１２　Ｍｂ／ｓｅｃのＤＳ２信号を得るた
めに４つのＤＳＬ信号がＤＳＩからＤＳ２マルチプレク
サ内でマルチプレキシングされる。同様に、２つのＤＳ
１Ｃ信号がそれぞれ最初に２つの１．５４４　Ｍｂ／ｓ
ｅｃの信号にするためにデマルチプレキシングされる。

次に、結果として得られた４つの１．５４４　Ｍｂ／ｓ
ｅｃの信号が６．３１２Ｍｂ／ｓｅｃのＤ３２信号を得
るためにＤＳｌからＤＳ２マルチプレクサ内でマルチプ
レキシングされる。

次に、ＤＳ２信号がシステム　タイミングの目的でＭＸ
３システムの６．３１２　Ｍｂ／ｓｅｃのタイミングを
得るために調節される。この６．３１２Ｍｂ／ｓｅｃの
信号が次に４４．７３６　Ｍｂ／ｓｅｃのＤ３３レベル
の信号を得るためにマルチプレキシングされる。つまり
、複数のマルチプレキシング　ステップが必要とされ、
例えば、ＤＳ１Ｃ信号については、デマルチプレキシン
グに続＜マルチプレキシング　ステップが要求される。

ＤＳ３フォーマットからの信号の回復は類似するデマル
チブレキシング　ステップを必要とする。この複数のマ
ルチプレキシング及び複数のデマルチプレキシングは追
加の装置を必要とし、中間位置での信号のドロップ及び
アト動作を割高にする。

高容量伝送には、１つあるいは複数の階層の複数のデジ
タル信号を中間のマルチプレクサ（デマルチプレクサ）
ステージあるいは複数の異なるマルチプレキシング（デ
マルチブレキシング）技術を必要とすることなく簡単に
結合できることが要求される。さらに、１つあるいは複
数のデジタル伝送ビット速度の１つあるいは複数のデジ
タル信号を複数のマルチブレキシング及び／あるいはデ
マルチプレキシング処理を行なうことなく簡単にアト及
び／あるいはドロップできることが要求される。

発」■と【許 本発明の伝送構成においては、１つあるいは複数の異な
るデジタル伝送ビット速度の複数の入りデジタル信号が
共通チャネル　フレーム　フォーマット及びワン　ステ
ップのマルチプレキシングプロセスを使用して１つの伝
送信号に結合される。つまり、結合される特定のデジタ
ル信号のチャネル　フレームからのデジタル語が結合さ
れる特定の信号によって決定される所定の一群のデータ
語内に挿入される。

より詳細には、個々の入りデジタル信号から形成される
チャネル　フレームからのデジタル語が所定の形式にて
供給され、所定の順番にて所定の信号フォーマットを持
つ１つの伝送信号の反復フレーム内に挿入される。この
伝送信号のフォーマ・ノドは所定の数のデータ語及び所
定のパターンにて挿入される所定の数のオーバーヘッド
語を持つ反復フレームを含む。この伝送信号のフォーマ
ントは個々の入りデジタル信号の共通フレームからのデ
ジタル語がこの反復伝送信号フレーム内に所定の方法に
て１つあるいは複数のデータ語のパターンに“グループ
化”あるいは配列されるようにフォーマット化される。

特定の入りデジタル信号に対する１つの“グループ”内
の１つあるいは複数のデータ語の数は特定のデジタル信
号のデジタル伝送ビット速度と所定のセットのデジタル
信号の１つの伝送ビット速度に基づく所定の関係によっ
て決定される。

本発明の一面によると、１つのグループ内のデータ語の
数は特定の入り信号内に含まれる所定のセットの信号の
中の最も低い伝送ビット速度のデジタル信号と等価の信
号の数によって決定される。

こうして、入り信号のデジタル語が伝送信号反復フレー
ム内のデータ語の適当な“グループ”内にワン　ステッ
プのマルチプレキシング　プロセスにて挿入され、個々
の“グループは対応するデジタル信号と節単に同定でき
る。

１つの伝送信号に結合された１つあるいは複数のデジタ
ル伝送ビット速度を持つ複数のデジタル信号の各々は反
復伝送信号フレームのデータ語位置から所定の数のデー
タ語を抽出することによって再構成される。再構成され
る個々の特定の信号に対して伝送信号フレームから抽出
されるデジタル語の数は再構成される特定のデジタル信
号の伝送ビット速度と所定のセットのデジタル信号の特
定の１つのデジタル信号の伝送ビット速度に基づく所定
の関係によって決定される。再構成デジタ小信号は抽出
されたデジタル語内のフレーム指示パターンに基づいて
それに対するチャネル　フレームを同定し、再構成され
る特定のデジタル信号によって決定されるそのチャネル
　フレーム内のデータ　ビット位置からデータ　ビット
を抽出することによって得られる。データ　ビットは第
１の所定の期間内に複数のチャネル　フレームから抽出
されるが、このフレームの数は再構成される特定のデジ
タル信号の伝送ビット速度と所定のセットのデジタル信
号の１つのデジタル信号の伝送ビット速度との所定の関
係によって決定される。

大施■■■所 本発明は以下の詳細な説明を図面を参照しながら読むこ
とによって一層明白になるものである。

本発明は高容量伝送を可能とするため１つあるいは複数
のデジタル伝送ビット速度を持つ複数のデジタル信号、
例えば、ＤＳＬ、ＤＳ１Ｃ，ＤＳ２あるいはＤＳ３、あ
るいはこれらの組合せを結合するのに使用される。第１
図には本発明の実施態様が使用される一例としての伝送
装置が示される。この目的のため、いわゆる近端バンク
端末１０１−１から１０１−Ｎ及び遠端バンク端末１０
１−１から１０２−Ｎが示される。個々のバンク端末１
０１及び１０２はデジタル回線モジュール（ＤＬＭ）及
びインタリーバ及びディスインタリーバ　モジュール（
ＩＤＭ）を含み、１つあるいは複数のデジタル伝送ピン
ト速度の複数の１つあるいは複数のデジタル信号、例え
ば、ＤＳＩ、ＤＳ１Ｃ，ＤＳ２あるいはＤＳ３、あるい
はこの組合せを結合して相互接続信号（Ｉｓ）を形成す
るこ・とができる。このＩｓ伝送信号は端末１０１から
伝送システム１０３に加えられ、また端末１０２から伝
送システム１０４に加えられる。逆に、Ｉｓ伝送信号は
それぞれ伝送システム１０３及び１０４からバンク端末
１０１及び１０２に加えられる。バンク端末１０１及び
１０２は後に説明するように入りＩｓ倍信号複数のデジ
タル信号の適当な１つに変換する。伝送システム１０３
からのＩｓ信号出力はアト／ドロップ端末１０５−１か
ら１０５−Ｎに供給される。アト／ドロップ端末１０５
からのＩＳ出力は伝送システム１０７を介して複数のア
ト／ドロップ端子１０６−１から１０６−Ｎの対応する
１つに供給される。同様に、アト／ドロップ端末１０６
からのＩｓ出力は伝送システム１０７を介して複数のア
ト／ドロップ端末１０５の対応する１つに供給される。

Ｎ個のアト／ドロップ端末が示されるが、幾つかの伝送
経路はアト／ドロ・ノブ端末を持たず、他の幾つかの経
路は複数のアト／ドロップ端末を持つこともできる。つ
まり、あるバンク端末は伝送システムに直接に接続され
、一方、他のバンク端末は１つあるいは複数の中間アト
／ドロップ端末を含む伝送経路を介して接続される。個
々のアト／ドロップ端末の所で、所定のセットの１つあ
るいは複数のデジタル信号、つまり、ＤＳＩ、ＤＳ１Ｃ
，ＤＳ２あるいはＤＳ３、あるいはこれらの任意の組合
せが後に説明のワン　ステフプ　マルチブレキシング法
によってアト及び／あるいはドロップされる。

バンク端末及び／あるいはアト／ドロップ端末を相互接
続する伝送システムは高容量伝送を達成するために必要
に応じて数個のＩＳ信号をマルチプレキシングできる周
知の装置である。好ましくは、複数の結合されたｉｓ倍
信号伝送するために光波システムが使用される。

第２図は略ブロック図の形式にて一例としてのデジタル
回線モジュール（ＤＬＭ）、つまり、ＤＬＭ２０１、及
びこれとインタリーバ／ディスインタリーバ　モジュー
ル、つまり［ＤＭとの関係を示す。前述したごと（、Ｄ
ＬＭは本発明に従って１つあるいは複数のデジタル伝送
ビット速度を持つ１つあるいは複数のデジタル信号を伝
送のために信号をいわゆるＩＳ信号に結合するための共
通のフレーム　フォーマットにフォーマント化するのに
使用される。

第８図に一例としてのＩＳ信号フレーム　フォーマット
が示される。Ｉｓ信号フレーム　フォーマットは複数の
データ語、この例では８４、及び複数の他の語、この例
では４個のいわゆる所定のパターンにて挿入されたオー
バーヘッド語を含む。

個々の語は所定の数のビット、この例では１６を含み、
所定の形式、この例では並列語形式を持つ。

ただし、これと異なる数のビットを使用することも、ま
た直列語形式を使用することも可能である。

ＩＳフォーマット内の個々のデータ語は結合される最低
の伝送ビット速度を持つ信号、この例では、ＤＳＬ信号
と所定の関係を持つ。つまり、１つのデータ語は１つの
等価ＤＳＩ信号のデータを含む。

つまり、この例のＩｓ信号フォーマットは最高８４個ま
での等価ＤＳＬ信号と等しい量の信号を含むことができ
る。従って、８４個の等価ＤＳＬ信号と等しい量のデジ
タル信号の任意の組合せがＤＬＭによって結合可能であ
る。結合すべき信号は全てＤＳＩ信号であっても、全て
ＤＳ１Ｃ信号であっても、全てＤＳ２信号であっても、
全てＤＳ３信号であっても、あるいはこれらの任意の組
合せであってもよい。周知のごとく、ＤＳ１Ｃは２個の
ＤＳＩ信号を含み、ＤＳ２は４個のＤＳＬ信号を含み、
そしてＤＳ３は２８個のＤＳＩ信号を含む。等価ＤＳＬ
信号が参照される理由はＤＳｌ、ＤＳ２及びＤＳ３信号
がデータ以外の通常オ。

−ハーヘソド　ビットと呼ばれる追加のビットを含むた
めである。

第２図に戻どり、ＤＬＭ２０１は、この例では、ユニッ
ト２０３．２０４及び２０５を含むが、これらの各々が
２８個のＤＳＬ信号と等価の量の信号を収容できる。つ
まり、この例では、ユニット２０３はＤＳＩ信号を収容
するためのいわゆるデジタル回線ユニット（ＤＬＵ）、
すなわちＤＬＵ−１Ｃ，ＤＳ１Ｃ信号を収容するための
ＤＬＵ、すなわちＤＬＵ−Ｉ　Ｃ及びＤ３２信号を収容
するためのＤＬＵ、すなわちＤＬＵ＝２を含む。個々の
ＤＬＵ−１ユニツトは４個のＤＳＬ信号を収容し、個々
のＤＬＵ−１Ｃは２個のＤＳ１Ｃ信号を収容し、そして
個々のＤＬＵ−２は１個のＤＳ２信号を収容する。つま
り、この例においては、ユニット２０３は１２個のＤＳ
Ｌ信号をインタフェースするための３個のＤＬＵ−１ユ
ニツト、１２個のＤＳＬ信号と等価の６個のＤＳ１Ｃ信
号をインタフェースするための３個のＤＬＵ−１Ｃユニ
ット及び４個のＤＳＬ信号と等価の１個のＤＳ２信号を
インタフェースするための１個のＤＬＵ−２ユニツトを
含む。ユニット２０４及び２０５はそれぞれ１個のＤＳ
３信号を収容する１個のＤＬＵ−３ユニツトを含む。Ｄ
Ｓ３信号は２８個のＤＳ１信号と等価である。従って、
ＤＬＭ２０１は、この例では、８４個のＤＳＬ信号と等
価の量をＩＤＭ２Ｏ２にインタフェースする。

個々のＤＬＵは本発明に従って対応するデジタル信号を
１つの共通フレーム　フォーマットにフォーマット化ス
る。基本フレーム　フォーマットはチャネル　フォーマ
ットと呼ばれ、概むね第３図に示される形式を持つ。本
発明の範囲を限定するものではないが、この例では、図
示されるように、チャネル　フレームは複数のビットの
セット、つまり、各々が２０８ビツトを持つセット、Ｉ
、■、■及び■を含む。個々の七ソｌ−１，ＩＩ、■及
び■は所定の数のデータ　ビット位置及び通常オーバー
ヘッド　ビットと呼ばれる所定の数の他のデータ　ピッ
ト位置を持つ。つまり、セット■内には１９７個のデー
タ　ピット位置、１０個のフレーム指示ビット位置及び
１個のパリティ　ピット位置が存在し、セット■及び■
内には２０１個のデータ　ピット位置、２個の挿入指示
チェックビット位置（Ｃ１及びＣ２）、４個の通信ビッ
ト位置及び１個のパリティ　ピット位置が存在し、そし
て、最後に、セット■内には同様に２０１個の可能なデ
ータ　ピット位置、２個の挿入指示チェック　ピット位
置（ＣＩ及びＣ２）、４個の予約ビット位置及び１個の
パリティ　ピット位置が存在する。挿入指示チェック　
ビットＣ２はＤＳ３信号に対しては使用されない。セッ
ト■内の可能なデータ　ピット位置の２つは挿入ビット
位置として使用される。この挿入ビットはＤＳＩ、ＤＳ
１Ｃ及びＤＳ２信号に対するデータあるいは挿入ビット
でありうる。ＤＳ３信号に対しては、１個の挿入ビット
位置が使用されるだけである。従って、この例において
は、この共通のチャネルフレームは８３２個のピット位
置を含み、最も高い伝送ビット速度を持つデジタル信号
、つまり、Ｄ３３信号を収容するのに十分なデータ　ピ
ット位置を持つ。オーバーへソド　ビットはチャネルフ
レーム　フォーマット内の複数のセット間に分布し、さ
らに個々のセット内の最初の語内に存在することに注意
する。これによって、オーバーへソド　ビット及びデー
タ　ビットの両方の回復が楽になる。ただし、他のオー
バーヘッド　ビットの分布を使用することもできる。１
つのチャネル　フレーム内で使用されるデータ　ピット
位置の数はフォーマット化される特定の信号によって決
定される。この例では、ＤＳＩＳｌ信号７３個のデータ
　ビ・ット位置を使用し、ＤＳ１Ｃ信号が７８９個のデ
ータ　ピット位置を使用し、ＤＳ２信号が７９０個のデ
ータ　ビット位置を使用し、Ｄ３３信号が７９９個のデ
ータ　ピット位置を使用する。未使用のピット位置は必
要に応じて他の目的に使用することができる。例えば、
これらはデータ　チャネルあるいは追加の終端間通信チ
ャネルを提供するのに使用することができる。

いわゆる共通チャネル　フレーム期間において使用され
るチャネル　フレームの数は特定の信号内に存在するＤ
ＳＬＳｌ信号価の信号の数に基づいて所定の関係に従っ
て決定される。この例においては、ＤＳＬＳｌ信号つの
共通チャネル　フレーム期間光たり１つの共通チャネル
　フレームを使用する。この例では、この共通チャネル
　フレーム期間は０．５ミリ秒である（ＤＳＩＳｌ信号
するチャネル　フレーム反復速度の逆数であり、これは
８　ｋＨｚあるいは２　ｋＨｚのＤＳＬの通常のフレー
ム反復速度の分周である）。ＤＳＩＳｌ信号して他のチ
ャネル　フレーム反復速度、例えば、−例として、４　
ｋＨｚ及び８　ｋ）Ｉｚを使用することもできる。さら
に、要求されるあるいは好都合である場合は、チャネル
　フレーム反復速度として整数でない値を選択すること
もできる。２　ｋＨｚ以外の反復速度が使用される場合
は、ＤＳ１Ｃ，ＤＳ２及びＤＳ３信号に対するチャネル
　フレーム反復速度を対応して調節する必要がある。Ｄ
Ｓ１Ｃ信号は１つの共通チャネル　フレーム期間光たり
２つのチャネル　フレームを使用する。Ｄ３２信号は１
つの共通チャネル　フレーム期間光たり４つのチャネル
　フレームを使用する。最後に、ＤＳ３信号は１つの共
通チャネル　フレーム期間光たり２８個のチャネル　フ
レームを使用する。後に説明されるごとく、この実施態
様においては、共通チャネル　フレーム期間光たりのチ
ャネル　フレームの数は個々の信号に対して異なるが関
連するフレーム反復速度を使用して得られる。特定の信
号に対する反復速度はその特定の信号内のＤＳ１信号と
等価の信号の数及びＩ）Ｓｌ信号に対するチャネル　フ
レーム反復速度によって決定される。

つまり、この例では、ＤＳＬに対するチャネルフレーム
反復速度は２ｋＨｚ　　（２ｋＨｚ　Ｘ　Ｉ　Ｄ　Ｓ　
ＩＥｑ）であり、ＤＳ１Ｃに対する速度は４ｋＨｚ　　
（２ｋＨｚＸ２ＤｓＩ　　Ｅｑ）であり、ＤＳ２に対す
る速度は８ｋＨｚ　　（２ｋＨｚ　ｘ　４　ＤＳ　Ｉ　
　Ｅｑ）であり、そしてＤＳ３に対する速度は５６ｋＨ
ｚ　　（２ｋＨｚ　ｘ２８　　ＤＳＩ　　Ｅｑ）である
。個々のチャネル　フレームは所定の数のビット、この
例では、個々の語が１６ビツトを持つ複数のデジタル語
を含むものと考えることができる。つまり、個々のセッ
トは１３語を持ち、個々のフレームは５２語を持ち、従
って全部で８３２ビツトを持つ。この例では、チャネル
　フレームは８３２個のピット位置を持つが、必要であ
ればこれ以外の数のピントを持つ構成も可能である。た
だし、チャネル　フレーム内のビットの数はチャネル　
フレーム反復速度と関連することに注意する。例えば、
チャネル　フレーム内のビットの数を半分にすると、チ
ャネルフレーム反復速度は２倍となる。

第２図に戻どり、結合すべきデジタル信号から形成され
たチャネル　フレームからの情報シよ所定の順番でＩＤ
Ｍ２Ｏ２に供給され、第８図のＩＳフレーム　フォーマ
ット内に挿入される。この実施態様においては、１６−
ビット　デジタル語が複数の回路経路を通じて６．６５
６　Ｍｂ／ｓｅｃの所定のビット速度にて直列に供給さ
れる。個々のユニット２０３．２０４及び２０５は７個
の回路経路（全部で２１個の経路）に供給し、個々の回
路経路はＩｓフレーム当たり４つの１６−ビット語を供
給する。結果として、４つのＤ３１回線をインタフェー
スするＤＬＵ−１では、示される順番に個々の４つのＤ
ＳＩフレームから１つの１６−ビット語が供給されるこ
ととなる。つまり、ＤＳＩ（１）　、ＤＳＬ　　（２）
　、ＤＳＬ　　（３）及びＤＳＬ（４）に対応するチャ
ネル　フレームからのデジタル語が６．６５６　Ｍｂ／
ｓｅｃの速度にてＩＤＭ２Ｏ２に直列に供給される。Ｄ
ＬＵ−Ｉ　Ｃでは、２つのインクフェースされたＤＳ１
Ｃ信号に対応するフレームから１６−ビット　デジタル
語がＩＤＭ２Ｏ２に供給される。これは、例えば、ＤＳ
１Ｃ（１）から１語をとり、次にＤＳ１Ｃ（２）から１
語をとり、次にＤＳ１Ｃ（１）から１語をとり、次にＤ
Ｓ１Ｃ（２）から１語をとるような順番が全ての語が伝
送されるまで反復される。別の方法として、ＤＳ１Ｃ（
１）から２語をとり、次にＤＳ１Ｃ（２）から２語をと
る方法も考えられる。

ＤＬＵ−２では、対応するチャネル　フレームから１６
−ビット語が示されるように６．６５６　Ｍｂ／ｓｅｃ
の速度にて供給される。同様に、ＤＬＵ−３では、１６
−ビット・語が対応するチャネル　フレームから対応す
るチャネル　フレームから７個の回路経路を通じて順番
に供給される。つまり、７個の回路経路の各々に１語が
順番に供給され、つまり語２９−３５　（第２図）が供
給され、次に７個の回路経路の各々にもつ１つの語が順
番に供給され、つまり、語３６−４２が供給され、これ
が相互接続信号フレーム期間内に２８個の詔がＩＤＭ２
Ｏ２に供給されるまで反復される。

この例では、ＩＭＤ２０２は、ＤＬＭ２０１からの直列
データ語を並列語に変換し、これを第２１図との関連で
後に詳細に説明するごとく、第８図のＩｓフレーム　フ
ォーマットのデータ語位置に挿入する。

このデータ語は特定の入り信号のチャネル　フレームか
らのデータ語が所定のパターンに“グループ化”される
ようにＩＳフレーム　フォーマット内に挿入される。こ
の例では、Ｉｓフレームフォーマットは各々が別個のＤ
ＳＬ信号に対応するデータ語１−１２；特定のＤ　Ｓ　
１．　Ｃ信号に対応するデータ語１３及び１５．１４及
び１６．１７及び１９．１８及び２０．２１及び２３、
及び２２及び２４；特定のＤＳ２信号に対応するデータ
語２５−２８；特定のＤ３３信号に対応するデータ語２
９−５６；及びもう１つの特定のＤ３３信号に対応する
データ語２９−５６を含む。従って、■Ｓフレーム　フ
ォーマット内のデータ語ｌは特定のＤＳＩ信号に対応す
る“グループ”であり、別個のデータ語２−１２も同様
である。同様に、データ語１３及び１５は、特定のＤＳ
１Ｃ信号と対応する”グループであり、データ語１４及
び１６．１７及び１９．１８及び２０．２１及び２３、
並びに２２及び２４も同様である。データ語２５−２８
はＤＳ２信号に対応するグループである。データ語２９
−５６は特定のＤＳ３信号に対応するグループである。

最後に、データ語５７−８４はもう１つの特定のＤＳ３
信号に対応するグループである。この例では、［Ｓフレ
ーム反復速度は１０４ｋＨｚであり、ＩＤＭ２Ｏ２から
のＩｓ信号出力は必要に応じて伝送のために伝送システ
ムに１４６．４３２　Ｍｂ／ｓｅｃの速度にて供給され
る。従って、Ｉｓ倍信号反復フレームｊｔＪ１間は約９
．６１５ミリ秒である。

受信方向においては、Ｉ　ＤＭ２０２は、例えば、伝送
方向との関連で上に説明したのと類似のＩｓ倍信号受信
する。受信されたＩｓ倍信号らのデータ語はディスイン
タリーブされ、つまり、Ｉｓ信号データ語位置から抽出
され、第２図に示される順番にてＤＬＭ２０１内の対応
するＤＬＵに６、６５６　Ｍｂ／ｓｅｃの速度で供給さ
れる。個々のＤＬＵは６．６５６　Ｍｂ／ｓｅｃの速度
の信号をデシンクロナイズ（デフォ−マット）し、対応
するＤＳＬ、ＤＳ１Ｃ，ＤＳ２及びＤＳ３信号を後に説
明されるように伝送階層に供給する。

第９図は略ブロック図の形式にて第２図のＤＬＵ−１の
詳細を示す。説明を簡潔明瞭にするために、回路経路は
双方向として示されるが、個々の伝送の方向に対して別
個の経路が使用され、また両方向の伝送を可能とするた
めの適当な接続が必要である。Ｄ　Ｌ　Ｕ　−１は、好
ましくは、第９図に示されるように、最高４個の個々の
ＤＳＩ信号をインタフェースできるようにされる。従っ
て、第９図には、入り及び出ＤＳＬデジタル信号をイン
タフェースするためのデジタル信号インタフェース（Ｄ
ＳＬ）ユニット９０１−１．９０１−２．９０１−３及
び９０１−４が示される。ＤＳＬ９０１は各々１．５４
４　Ｍｂ／ｓｅｃのＤＳＬクロック信号を回復するため
の位相ロック　ループ、双極／単極及び単極／双極変換
器、利得及び／あるいは遅延ひずみを等化するための等
花器、性能監視装置、ＤＳＩループバンク保守のための
設備等を含む。入り及び出デジタル信号をインタフェー
スするためのこのようなりＳＬユニットは周知である。

ＤＳ１９０１−１からＤＳ１９０１−４はそれぞれシン
クロナイザ／デシンクロナイザ（ＳＹＦＲ）ユニット９
０２−１から９０２−４の対応する１つにＤＳＩ単極信
号及び回復された１、　５４４Ｍｂ／ｓｅｃクロック信
号を提供する。同様に、５ＹＦＲ９０２−１から５ＹＦ
Ｒ９０２−４からの再構成された単極ＤＳＬ信号はＤＳ
Ｉ９０１−１からＤＳＩ９０１−４の対応する１つに供
給され、双極ＰＣＭに変換され、出ＤＳＩ伝送回線に供
給される。

後に説明されるごとく、個々の５ＹＦＲ９０２は、本発
明に従って、ＤＳＬ信号を第４図に示されるＤＬＵ−１
チヤネル　フレーム　フォーマットにフォーマント化す
るためのシンクロナイザ、及び第４図のＤＬＵ−１チヤ
ネル　フレーム　フォーマット内のＤＳＩ信号に対応す
るＩＳフレーム　フォーマットからデータ語をデフォ−
マントするためのデシンクロナイザを含む。

マルチプレクサ／デマルチプレクサ　スイッチ（ＭＳ−
１）ユニット９０３は５ＹＦＲ９０２−１から９０２−
４からのデジタル語を所定の順番にＩＤＭ２Ｏ２（第２
図）に供給する。この例では、１個の１６−ビット　デ
ジタル語が個々の５ＹＦＲ９０２から順番にとられ、直
列形式にて６、６５６　Ｍｂ／ｓｅｃの速度にてＩＤＭ
２Ｏ２に供給される。同様に、ＭＳ−１９０３はＩＤＭ
２Ｏ２から受信された１６−ビット　デジタル語をチャ
ネル　フレーム　フォーマットからデフォ−マントする
ために５ＹＦＲ９０２−１から５ＹＦＲ９０２−４の適
当な１つに供給する。

第１０図は略ブロック図の形式にて第９図の５ＹＦＲ９
０２内に使用される５ＹＦＲシンクロナイザの詳細を示
す。個々のＤＬｔＪユニット、つまり、ＤＬＬＩ−１、
ＤＬＵ−１Ｃ，ＤＩ、Ｕ−２及びＤＬＵ−３内の５ＶＦ
Ｒシンクロナイザは、クロック速度、チャネル　フレー
ム　フォーマット内に使用されるデータ　ビットの数及
びフォーマット内の挿入ビン）３１及びＳ２の位置を除
いて基本的に同一である。

つまり、第１０図には入り単極デジタル信号及び関連す
るクロック信号が対応するＤＳＬから供給される弾性メ
モリ１００１が示される。入りクロック信号は書込みカ
ウンタ１００２にも供給される。書込みカウンタ１００
２は入りデジタル信号をメモリにその入り回線速度、例
えば、ＤＬＵ−１内のＤＳＩに対しては１．５４４　Ｍ
ｂ／ｓｅｃにて書き込むための書込みアドレスを供給す
る。さらに、弾性メモリ１００１には対応するＭＳ装置
から得られるＳＹＳ　　クロックが供給される。読出し
カウンタ１００３は格納された情報をＳＹＳ　　クロッ
ク速度、例えば、ＤＬＵ−１内のＤＳＬに対しては１．
６６４　Ｍｂ／ｓｅｃにて読み出すための読出しアドレ
スを供給する。ＳＹＳ　クロックの速度の方が少し速い
ためオーバーヘッド　ビットの挿入及びビット挿入が可
能となる。ビット挿入はいわゆる弾性メモリ１００１の
スパイリングを回避するために行なわれる。これを達成
するために、フェーズ検出器１００４は書込みカウンタ
１００２及び読出しカウンタ１００３からのフェーズ出
力に応答して周知の方法にて所定のいき値に対する書込
み及び読出しアドレスの関係に基づいていわゆる挿入要
求を生成する。この挿入要求信号はフレーム　フォーマ
ット器１００５及びプログラム可能フレーム　タイミン
グ発生器１００６に供給される。

第４図に示されるように、この挿入ビットはビットＳ１
及びＳ２であり、それぞれＣ１及びＣ２内にデータ　ビ
ットが含まれるか、挿入ビットが含まれるかを示す標識
である。この例では、そのピントが挿入ビットであるか
データ　ピッ）・であるかの多数決判定が行なわれる。

挿入ビ１．トは第２図の七ノドｎ、■及び■内の対応す
るＣ−ビット（ＣＩあるいはＣ２）位置内の２つのビッ
トあるいは全てのビットが論理１であることによって示
され、データ　ピントは２つのビットあるいは全てのピ
ントが論理Ｏであることによって示される。通常の動作
においては、Ｓｌは挿入ビットであり、これはセット■
、■及び■内のＣ１ビットの２つあるいは全てが論理１
であることによって示され、Ｓ２はデータ　ビットであ
り、セット■、■及び■内のＣ２ビットの２つあるいは
全てが論理Ｏであることによって示される。書込みフ、
ｚ−ズと読出しフェーズの間にある所定のいき値以上の
データが弾性メモリ１００１内に書き込まれるときは、
Ｓｌ及びＳ２は両方ともデータ　ビットとなる（Ｃ１及
びＣ２の２つあるいは全てのビットが論理０となる）。

所定のいき値以下のデータが書き込まれた場合は、Ｓｌ
及びＳ２は両方とも挿入ビットとなる（Ｃ１及びＣ２の
２つのビットあるいは全てのビットが論理１となる）。

プログラマブル　フレーム　タイミング発生器１００６
は対応するＭＳ装置からのＳＹＳ　クロック信号及び５
ＹＦＲ’　　５ＹＮＣ信号並びにブリセッＩ−ＤＬＵタ
イプ信号に応答して所望のチャネル　フレーム　フォー
マットを得るためにタイミング信号を生成する。これを
達成するために、フレーム　フォーマット器１００５に
データ以外を読み込みたいときは、弾性メモリ１００１
からデータ、を読み出すのを抑止するために続出しカウ
ンタ１００３に読出し抑止信号が供給される。フレーム
　フォーマット器１００５には回路経路１００８を介し
て弾性メモリ１００１からデータが供給され、また回路
経路１００９を介して予約ビットに対する情報が供給さ
れる。フレーム　フォーマット器１００５はプログラマ
ブル　フレーム　タイミング発生器１００６からのタイ
ミング信号及びフェーズ検出器１００４からの挿入要求
信号に応答して共通チャネル　フレーム　フォーマット
を生成する。

フレーム　フォーマット器１００５の詳細が第１１図に
略ブロック図の形式にて示される。ここには、マルチプ
レクサ１１０１、フレーム指示パターン　レジスタ１工
０２、終端間通信レジスタ１１０３、予約ピント情報レ
ジスタ１１０４、Ｃ−ビット　　レジスタ１１０５及び
Ｃ−ビット発生器１１０６が示される。Ｃ−ピッ（・発
生器１１０Ｇは挿入要求信号に応答して、対応する挿入
ビット、つまり、ＳｌあるいはＳ２が挿入ビットである
かデータ　ビットであるかに基づいて、適当なＣ−ビッ
ト　パターンを生成する。マルチプレクサ１１０１はタ
イミング発生器１００６　（、第１０図）からのタイミ
ング信号に応答して、第４図に示されるように、フレー
ム指示パターン　ビ・ノド、終端間通信ビット、予約ビ
ット及びＣ−ビットを第４図に示されるようにデータと
マルチプレクサ、つまり、データに挿入する。

第１０図に戻り、パリティ計算及び挿入ユニット１００
７は、パリティ計算を行ない、プログラマブル　フレー
ム　タイミング発生器１００６の制御下で第４図に示さ
れるように、パリティ　ビットを挿入する。この例では
、パリティはチャネル　フレーム　フォーマット内の前
のセットのビットのビット１７から次のセットのビット
のビット１５まで計算される。共通チャネル　フレーム
フォーマットに組立てられたデータは対応するＭＳに供
給される。

ＤＳＩ信号については、チャネル　フレームフォーマ・
ノドは第４図に示される通りであり、フレーム　タイミ
ング発生器１００６の制御下で得られる。これを達成す
るため、読出しカウンタ１００３はセットＩ内の１から
１４及び１６に対して抑止され、この間、フレーム指示
パターンがレジスタ１１０２（第１１図）からビット１
から１０に挿入される。任意の所望のフレーム指示パタ
ーンを使用することが可能である。この例では、このパ
ターンは１１１１０１００００である。ビット位置１１
から１４は使用されない。ＤＳＬデータ　ビットはビッ
ト１５に挿入され、パリティビットはビット１６に挿入
される。セットＩのビット１７から２０８はＤＳＩデー
タである。セット■及び■においても、カウンタ１００
３はビット１から１４及びビット１６の間にデータを読
み出すことを抑止され、この間に、挿入指示ビットＣ１
及びＣ２がそれぞれビット１及びビット２に挿入され、
終端間通体ビットがビット３から６に挿入される。ビッ
ト位置７から１４は使用されない。ここでもＤＳＬデー
タがビット１５及びビット１７から２０８に挿入される
。七ソ１−ｒＶにおいては、読出しカウンタ１００３が
少なくともビット１から１・３に対して抑止され、また
挿入指示によってはビット１４及び１５に抑止される。

ビット１４及び／あるいは１５が挿入ビットである場合
は、読み出しカウンタ１００３が対応して抑止される。

挿入指示ピッ１−ＣＩ及びＣ２がそれぞれビット１及び
２内に挿入され、予約ビット情報がビット３から６内に
挿入される。ビット７から１３は使用されない。ここで
もビット１６はパリティ　ビットであり、ビット１７か
ら２０８はＤＳ１データである。ただし、挿入ビットの
両方がデータ　ビットとして含まれているときは、ＤＳ
１信号はチャネル　フレーム内に提供される７７３個の
データ　ビット位置を使用する。

この例では、ＤＬＵ−１チャネル　フレーム反復速度は
２ｋｌｌｚであり、これは対応するＭＳからプログラマ
ブル　フレーム　タイミング発生器１００６に供給され
る５ＹＦＲ５ＹＮＣ信号である。

第１２図は第９図の５ＹＦＲ９０２内に使用される５Ｙ
ＦＲデシンクロナイザの詳細を略ブロック図の形式で示
す。つまり、チャネル　フレームフォーマット内の入り
データがｒＤＭ２０２（第２図）からＤＳＩ信号を得る
ためにＭＳ−１（第９図）に供給され、次にフレーム器
１２０１に供給される。またＭＳ−１からＳＹＳ　クロ
ックがフレーム器１２０１、タイミング発生器１２０２
、書込みカウンタ１２０３及び弾性メモリ１２０４に供
給される。この例では、ＳＹＳ　クロックはＤＳＩ信号
に対する１、　６６４　Ｍｂ／ｓｅｃである。同様に、
ＤＬＵ−１用途に対しては２ｋＨｚである５ＹＦＲ５Ｙ
ＮＣ信号がフレーム器１２０１からタイミング発生器１
２０２に供給される。

フレーム器１２０１は個々のチャネル　フレーム（第４
図）の開始において、１０ビツト　パターンにてフレー
ム指示を行なう　（この例では、１１１１０１００００
）。パリティ　チェックユニット１２０５内でフレーム
化されたデータのパリティが計算され、エラーがチェッ
クされる。

ここでもパリティはチャネル　フレーム　フォーマット
内の前のセットのビットのビット１７から次のセットの
ビットのビット１５まで計算される。

所定のエラーいき値以上のパリティ　エラーが検出され
たときは、アウト　オブ　パリティ状態が宣言される。

このアウト　オプ　パリティ状態の発生が所定のいき値
以上の頻度である場合は、アラームがセットされ、保護
スイッチが始動される。

チャネル　フレーム　データがデマルチプレクサユニッ
ト１２０６内でＤＳＬ信号、終端間通体ビット、予約ビ
ット及びＣ−ピントを得るためにデマルチプレクス、つ
まり、抽出される。デマルチプレクサ　ユニット１２０
６の詳細については第１３図に示され、後に説明される
。挿入ピント位置、つまり、ビン１−３Ｌ及びＳ２（第
４図）がデータ　ビットを含むか、挿入ビットを含むか
を示す挿入標識信号がデマルチプレクサ　ユニット１２
０６からタイミング発生器１２０２に供給される。タイ
ミング発生器１２０２は５ＹＦＲ及びＳＹＳ　クロック
に応答してデマルチプレクサユニット１２０６を制御す
るための信号を生成し、またこれに加えて、挿入ビット
位置が挿入ピントを含むときは、挿入標識信号に応答し
て書込み抑止信号を生成する。タイミング発生器１２０
２はまた他のオーバーヘッド　ビット位置、つまり、フ
レーム指示ビット、パリティ　ビット、終端間通体ビッ
ト、Ｃ−ビット及び予約ビット（第４図参照）の間に書
込み抑止信号を生成する。書込みカウンタ１２０３及び
タイミング発生器１２０２は、ＳＹＳ　クロックの制御
下で、ＤＬＵ−１に対する１、　６６４　Ｍｂ／ｓｅｃ
のＳＹＳ　　クロック速度にてデマルチプレクサされた
データを弾性メモリ１２０４に書き込むだめのアドレス
を生成する。

同様に、読出しカウンタ１２０７は、回復された回線ク
ロックの制御下で、ＤＬＵ−１に対する１、　５４４　
Ｍｂ／ｓｅｃの回線速度にて弾性メモリ１２０４から格
納されたデータを読み出すためのアドレスを生成する。

書込みカウンタ１２０３及び読出しカウンタ１２０７か
らのフェーズ出力がフェーズ検出器１２０８に供給され
る。フェーズ検出器１２０８は読出しカウンタの出力と
書込みカウンタの出力の間のフェーズ差を表わす信号を
生成する。このフェーズ差信号がフェーズ　ロック　ル
ープ（ＰＬＬ）１２０９に供給される。フェーズ　ロッ
クループは周知の方法で１．５４４　Ｍｂ／ｓｅｅの所
望の回線クロックを生成する。デシンクロナイズされた
データ及び回線クロック信号は伝送のために双極ＤＳｌ
に変換するために関連するＤＳＬユニットに供給される
。

第１３図は略ブロック図の形式にてデマルチプレクサ　
ユニット１２０６の詳細を示す。デマルチプレクサ１３
０１が示されるが、この例では、第４図に示されるよう
なりＬＵ−１に対するチャネル　フレーム　フォーマツ
［の入り信号がこれに供給される。さらに、終端間通体
ピントを格納するためのレジスタ１３０２、予約ビット
を格納するためのレジスタ１３０３、Ｃ−ビットを格納
するためのレジスタ１３０４及びＣ−ビット　チェック
論理１３０５が示される。デマルチプレクサ１３０１は
タイミング発生器１２０２からのタイミング信号によっ
て制御され、入りチャネルフに一ムのビットをデマルチ
プレクスする。つまり、第４図に示されるように、ＤＬ
Ｕ−１内で使用されるＤＳＬ信号に対するチャネル　フ
レームフォーマットでは、終端間通体ビット、つまり、
セット■及び■内のビット３から６がレジスタ１３０２
に必要に応じて使用するために格納されるように供給さ
れる。同様に、セソＩ−ＩＶの予約ビット３から６がレ
ジスタ１３０３に必要に応じて使用するために格納され
るように供給される。予約ビットは現在使用されておら
ず、将来使用するために予約される。Ｃ−ビット、つま
り、セット■、■及び■内のピッ）ＣＩ及びｃ２はレジ
スタ１３０４に格納されるように供給される。ｃｌ及び
０２ビツトは論理１３０５内で対応する挿入ビットがそ
れぞれデータ　ビットであるか挿入ビットであるかを判
定するためにチェックされる。前述のごとく、ＣＩピン
トあるいは０２ピントの３つの全であるいは２つが論理
Ｏである場合は、対応する挿入ビットはデータ　ビット
であり、０１ビツトあるいは０２ビツトの３つの全であ
るいは２つが論理１であるときは、対応する挿入ビット
は挿入ビットである。データ　ピント／挿入ビット標識
が前述のように使用されるためにタイミング発生器１２
０２に供給される。

第１２図及び第４図のチャネル　フレーム　フォーマッ
トに戻どり、タイミング発生器１２ｏ２は書込みカウン
タ１２０３を制御し、オーバーヘッド　ビット及び他の
未使用のピント位置を除去するが、これはこれらビット
期間にデマルチプレクサ　ユニット１２０６から弾性メ
モリ１２０４にピントを書き込むのを抑止することによ
って行なう。つまり、書込みカウンタ１２０３が、対応
するＣ−ピントが挿入ビットであることを示すと、セッ
トＩ、■及び■内のビット１から１４及びセット■内の
ビット１から１３及びセット■内のＳｌ及びＳ２を書き
込むことを抑止される。従って、ＤＳＩデータのみが弾
性メモリ１２０４に書き込まれる。ＤＳＬデータが次に
弾性メモリ１２０４から読出しカウンタ１２０７の制御
下で１．５４４Ｍｂ／ｓｅｃの速度にて読み出される。

第１４図は略ブロック図の形式にて第９図に使用される
ＭＳ−１の詳細を示す。ここには、先入れ先出しくＦＩ
ＦＯ）レジスタ１４ｏ１．１４ｏ２．１４０３及び１４
０４、スイッチ１４０５及びタイミング　ユニット１４
０６が示される。ここでも、ＦＩＦＯ１４０１−１４０
４及びスイッチ１４０５へのあるいはここからの回路経
路は双方向として示されるが、回路入力及び出力に適当
な接続が必要である。

ＭＳ−１の送信方向においては、１６一ビット語が５Ｙ
ＦＲ９０２シンクロナイザ　ユニットの対応する１つか
ら得られるが、これらは一時的にＦＩＦ０１４０１−１
４０４内に格納される。スイッチ１４０５は次に個々の
ＰＩＦＯ１４０１−１４０４からの１６−ビット語を所
望の順番でスイッチ、つまり、選択する。つまり、ＰＩ
ＦＯ１４０１から１つの１６−ビット語が選択され、次
にＦＩＦＯ１４０２から１つの１６−ビット語が選択さ
れ、次にＦＭＦＯ１４０３から１つの１６−ビット語が
選択され、そして最後に、ＦＩＦＯ１４０４から１つの
１６−ビット語が選択される。この順序が反復され、語
が直列形式にて順番に所定の速度、この例では６．’　
６５６　Ｍｂ／ｓｅｃにてＩＤＭ２Ｏ２（第２図）に供
給される。

ＭＳ−１の受信方向においては、１６−ビット号がＩＤ
Ｍ２Ｏ２（第２図）から第４図のチャネル　フレーム　
フォーマットにて直列にてスイッチ１４０５によって対
応するＰＩＦＯ１４０１−１４０４に供給される。ＰＩ
ＦＯ１４０１−１４０４の出力は１．６６４　Ｍｂ／ｓ
ｅｃのＤＬＵ−１ＳＹＳ　　クロック速度にて５ＹＦＲ
９０２（第９図）のデシンクロナイザ　ユニットの対応
する１つに供給される。

タイミング　ユニット１４０６は、この例では、６、６
５６　Ｍｂ／ｓｅｃのＩＤＭ　　クロック信号、及び、
この例では、２ｋｌｌｚのチャネル　フレーム同期信号
ＣＦ　　５ＹＮＣに応答して、１．６６４　Ｍｂ／ｓｅ
ｃのＤＬ（Ｊ−Ｉ　　ＳＹＳ　　クロック及びＣＦ　　
５ＹＳＣの修正されたバージョンであり、Ｉ）ＬＬＩ−
１に対しては２ｋｌｌｚ信号である５ＹＦＲ５ＹＮＣを
生成、する。

第１５図は略ブロック図の形式にて第２図のＤＬＭ２０
１内の最高２つまでのＤＳ１Ｃ信号をインタフェースす
るために使用されるＤＬＩＪ−Ｉ　Ｃの詳細を示す。こ
こでも、説明を簡潔明瞭にするために回路経路は双方向
として示されているが、送信及び受信方向のために適当
な回路接続が必要なことは勿論である。ここには、デジ
タル信号インタフェース（’ＤＳＩ）ユニット１５０１
＆び１５０２．５ＹＦＲ１５０３及び１５０４、及びマ
ルチプレクサ／デマルチプレクサ　スイッチ（ＭＳ−１
Ｃ）１５０５が示される。ＤＬＵ−１Ｃは最高２つまで
のＤＳ１Ｃ入り信号をＩＤＭ２Ｏ２（第２図）にインタ
フェースするのに使用される。ＤＳ　Ｉ　１５０１及び
１５０２はそれぞれ３、１５２　Ｍｂ／ｓｅｃのＤＳ１
ＣりＣ）７り信号を回復するためのフェーズロック　ル
ープ、双極／単極及び単極／双極変換器、利得及び／あ
るいは遅延ひずみを等化するだめの等花器、性能監視装
置、ＤＳ１Ｃループバック保守設備等を含む。このよう
なデジタル信号のインタフェースは周知である。

受信方向においては、ＤＳ１１５０１及び１５０２がＤ
Ｓ１ＣＰＣＭ信号を単極に変換して、３．１５２Ｍｂ／
ｓｅｃのＤＳ１Ｃクロック信号を回復するのに使用され
る。単極ＤＳ１Ｃ信号及びクロックはＤＳ１１５０１及
びＤＳ１１５０２からそれぞれ５ＹＦＲ１５０３及び５
ＹＦＲ１５０４に供給される。

送信方向においては、個々のＤＳＬは単極再構成りＳ１
Ｃ信号を双極に変換し、このＤＳ１Ｃ信号を３．１５２
　Ｍｂ／ｓｅｃの速度で対応する出伝送回綿に供給する
。

５ＹＦＲ１５０３及び１５０４はそれぞれ第１０−１３
図に示され、ＤＬＵ−１との関連で前述したのと基本的
に同一の構造及び動作を持つシンクロナイザ及びデシン
クロナイザを含む。異なる点は、このシンクロナイザは
ＤＳ１Ｃ信号を第５図のチャネル　フレーム　フォーマ
ットにフォーマット化し、このデシンクロナイザは第５
図のチャネル　フレーム　フォーマットをデフォ−マッ
トし、再構成単極ＤＳ１Ｃ信号、ＳＹＳ　　クロック信
号及び５ＹＦＲ５ＹＮＣ信号を得ることである。第５図
かられかるように、ＤＳ１ＣデータはＤＳＬ信号と比較
してチャネル　フレームフォーマット内に追加のデータ
　ピット位置を要求し、挿入ビット位置Ｓ１及びＳ２と
セット■のビットｌＯ及び１１である。ここでも、この
挿入ビットがデータ　ビットとして含まれる場合は、Ｄ
Ｓ１’Ｃ信号はチャネル　フレーム　フォーマット内の
７８９個のデータ　ビット位置を使用する。

ＤＬＵ−１Ｃに対するＳＹＳ　　クロックは、この例で
は、３．３２８　Ｍｂ／ｓｅｃであり、一方、５ＹＦＲ
５ＹＮＣは４　ｋＨｚである。つまり、ＤＬＵ−１Ｃに
対するＳＹＳ　　クロック及び５ＹＦＲ５ＹＮＣはＤＬ
Ｕ−１の速度の２倍である。従って、ＤＳ１Ｃ回線当た
り２つのチャネル　フレームが０．５ミリ秒の個々の共
通チャネル　フレーム期間内に生成される。

ＭＳ−１Ｃは送信方向においては、５ＹＦＲ１５０３及
び１５０４からの１６−ピッドデジタル語を所定の順番
にてＩＤＭ２Ｏ２（第２図）に供給する。これを達成す
るため、Ｓ　Ｙ　Ｆ　Ｒ１５０３から１つの１６−ビッ
ト　デジタル語が供給され、次に５ＹＦＲ１５０４から
１つの１６−ビット語が供給される。この手順が反復さ
れ、１６−ビット語が直列形式にて６．６５６　Ｍｂ／
ｓｅｃの速度にてＤＬＵ−１ＣからＩＤＭ２Ｏ２（第２
図）に供給される。別の方法として、５ＹＦＲ１５０３
から２個の１６−ビット語を供給し、次にＳ　Ｙ　Ｆ　
Ｒ１５０４から２個の１６ビツト語を供給する順序も考
えられる。ただしこの場合は、受信方向においてもこの
順序を採用することが必要である。

受信方向においては、ＭＳ−１Ｃ１５０５はＩＤＭ２Ｏ
２から第５図に示されるＤＬＵ−１Ｃチャネル　フレー
ム　フォーマットにて受信された１６−ビット　デジタ
ル語を５ＹＦＲ１５０３及び１５０４に供給する。この
場合も１つの１６ビツト　デジタル語が５ＹＦＲ１５０
３に供給され、次に１つの１６−ビット語がＳ　Ｙ　Ｆ
　Ｒ１５０４に供給される手順が反復される。つまり、
１６−ピント語が５ＶＦＲのＤＬＵ−１Ｃに割り当てら
れた２つのＤＳ１Ｃ信号と関連する交互の１つに供給さ
れる。この場合も、別の方法として、２個の１６−ピン
ト語を５ＹＦＲ１５０３に供給し、次に２個の１６−ビ
ット語を５ＹＦＲ１５０４に供給する順番も考えられる
。

第１６図は略ブロック図の形式にて第１５図のＭＳ−１
Ｃ１５０５の詳細を示す。ここには、ＦＩＦＯ１６０１
及び１６０２、スイッチ１６０３及びタイミング　ユニ
ット１６０４が示される。送信方向においては、第５図
のＤＬＵ−１Ｃに対するチャネル　フレーム　フォーマ
ットからの１６−ビット　デジタル語がそれぞれＳ　Ｙ
　Ｆ　Ｒ１５０３及び１５０４　（第１５図）からＦＩ
ＦＯ１６０１及び１６０２に供給される。スイッチ１６
０３は１６−ビット　デジタル語をＩＤＭ２Ｏ２（第２
図）に所定の反復手順にて供給するが、−例として、１
つの語をＦＩＦＯ１６０１から供給し、次に１つの語を
ＰＩＦＯ１６０２から供給する。これら語は直列形式に
て順番に６．６５６　Ｍｂ／ｓｅｃのＩＤＭ　　’７０
−ツク　速度にて供給される。

受信方向においては、デジタル語は直列形式にてＩＤＭ
２Ｏ２（第２図）からスイッチ１６０３にこの２つのＤ
Ｓ１Ｃ信号及びこの特定のＤＬＵ−１Ｃに割り当てられ
たＩｓフォーマット（第８図）内の語から供給される。

一方、スイッチ１６０３は、このデジタル語を順番にＦ
ＩＦＯ１６０１及びＦＩＦＯ１６０２に供給する。Ｆ　
Ｉ　Ｆ　０１６０１及び１６０２からのデジタル語は次
にＤＬＵ−Ｉ　Ｃに対するチャネル　フレームをデフォ
−マットするためにそれぞれ５ＹＦＲ１５０３及び１５
０４（第１５図）に供給する。

タイミング　ユニット１６０４はＩＤＭ２Ｏ２からのＩ
ＤＭ　　クロック及びＣＦ　　５ＹＣＮに応答して、Ｄ
ＬＵ−１Ｃに対するＳＹＳ　　クロック５ＹＦＲ５ＹＮ
Ｃ信号を生成する。この例では、ＤＬｔＪ−１ＣＳＹＳ
　　クロックは３．３２８Ｍｂ／ｓｅｃであり、５ＹＦ
Ｒ５ＹＮＣは４ｋｌ（ｚである。

個々のＤＳ１Ｃ信号に対してチャネル　フレームを４　
ｋＨｚにて生成する１つの５ＶＦＲ回路を使用するかわ
りに、個々のＤＳ１Ｃ信号に対して、チャネル　フレー
ムを２　ｋＨｚの速度にて生成する２つの５ＶＦＲ回路
を使用することもできる。

第１７図は略ブロック図の形式にてＤＳ２信号に対する
チャネル　フレーム　フォーマットを生成し、これをＩ
ＤＭ２Ｏ２（第２図）にインタフェースするためのＤＬ
Ｕ−２の詳細を示す。説明を簡潔明瞭にするために双方
向回路経路が示される。送信及び受信方向に適当な回路
接続が必要なことは勿論である。ここには、デジタル信
号インタフエース（ＤＳＩ）１７０１、Ｓ　Ｙ　Ｆ　Ｒ
１７０２、及びマルチプレクサ／デマルチプレクサ（Ｍ
Ｓ−２）１７０３が示される。ＤＳ１１７０１はＤＳ２
信号に対する入り及び出回線をインタフェースし、６．
３１２　Ｍｂ／ｓｅｃのＤＳ２クロック信号を回復する
ためのフェーズロック　ループ、双極／単極及び単極／
双極変換器、利得及び／あるいは遅延ひずみの等化を行
なうための等他罪、性能監視装置等を含む。このような
デジタル　インタフェースは周知である。入り方向にお
いては、ＤＳ１１７０１はＢ６ＺＳ双極フォーマットの
入りＤＳ２信号に応答して、６．３１２　Ｍｂ／ｓｅｃ
の入りＤＳ２クロック信号を生成し、この人り双極信号
を単極信号に変換する。単極ＤＳ２信号及びクロックは
次に５ＹＦＲ１７０２に供給される。出方向においては
、ＤＳ　Ｉ　１７０１はＤＳ２クロック信号及び５ＹＦ
Ｒ１’７０２からの単極ＤＳ２データに応答して、出伝
送回線上に伝送するためにデータをＢ６ＺＳ双極フォー
マットに変換する。

５ＹＦＲ１７０２は基本的に第１０−１３図に示され、
ＤＬＵ−１との関連で前述した５ｙＦｐと構造及び動作
とも同一である。唯−異なる点は、この５ＶＦＲシンク
ロナイザは入りＤＳ２信号を第６図に示されるチャネル
　フレーム　フォーマットにフォーマット化し、この５
ＹＦＲデシンクロナイザは第６図に示されるチャネル　
フレームフォーマットをデフォ−マットし、再構成単極
ＤＳ２信号、ｓｙｓ　　クロック信号及び５ＹＦＲ３Ｙ
ＮＣ信号を得ることである。第６図のＤＬＵ−２チャネ
ル　フレームからＤＳ２データは５ＬＵ−１に対する第
４図に示されるＤＳＬ信号と比較して追加のデータ　ピ
ット位置を要求し、また挿入ビット位置Ｓ１及びＳ２は
セット■のビット９及び１０内であることがわかる。挿
入ビットがデータ　ビットとして含まれる場合は、ＤＳ
２信号はチャネル　フレーム　フォーマット内の７９０
個のデータ　ビット位置を使用する。

この例では、ＤＬＵ−２ＳＹＳ　　クロックは６、６５
６　Ｍｂ／ｓｅｃであり、５ＹＦＲ５ＹＮＣは８ｋｌｌ
ｚである。これら速度はＤＳＬ信号に対する５ＬＵ−１
の速度の４倍である。結果として、個々の０．５ミリ秒
の共通チャネル　フレーム期間内に４個のＤＳＬチャネ
ル　フレームに等しい、ＤＳ２データの４個のチャネル
　フレームが生成される。

ＭＳ−２１７０３は送信モードにおいては、１６−ビッ
ト　デジタル語を直列形式にてＩＤＭ２Ｏ２（第２図）
に６．６５６　Ｍｂ／ｓｅｃのＩＳ速度にて供給する。

受信モードにおいては、ＭＳ−２１７０３はｊＤＭ２０
２から受信される１６−ビノト語を直列形式にてＩｓフ
ォーマット（第８図）のこのＤＬＵ−２に割り当てられ
た語位置からデフォ−マットするために５ＹＦＲ１７０
２に供給する。

第１８図は略図にて第１７図のＭＳ−２の詳細を示す。

ここには、ＦＩＦＯ１８０１及びタイミング　ユニット
１８０２が示される。ここでも、送信方向においては、
第６図のＤＬＵ−２チャネル　フレーム　フォーマット
からの１６−ビット　デジタル語が５ＹＦＲ１７０２（
第１７図）から得られ、直列形式にてＦＴＰ０１８０１
を介して６．５６５　Ｍｂ／ｓｅｃの速度にてＩＤＭ２
Ｏ２（第２図）に供給される。受信方向においては、１
６−ビ・７ト　デジタル語がＩＤＭ２Ｏ２（第２図）か
ら得られ、ＰＩＦ０１８０１に直列形式にて６、６５６
　Ｍｂ／ｓｅｃのＩｓ速度にて供給され、次に、ここか
ら、デフォ−マットのためにＳ　Ｙ　Ｆ　Ｒ１７０１（
第１７図）に供給される。タイミング　ユニット１８０
２はＩＤＭ　　クロック及びＣＦ　　５ＹＮＣ信号に応
答して６．６５６　Ｍｂ／ｓｅｃのＤＬＵ−２ＳＹＳ　
　クロック及び８ｋｌｌｚの５ＹＦＲ５ＹＮＣを生成す
る。

ＤＳ２信号に対して８　ｋＨｚの速度でチャネルフレー
ムを生成する１つの５ＹＦＲ回路を使用するかわりに、
各々が２　ｋ）Ｉｚの速度にてチャネルフレームを生成
する４個の５ＹＦＲ回路を使用することもできる。

第１９図は略ブロック図の形式にてＤＳ３信号を■ＤＭ
２０２　（第２図）にインタフェースするために使用さ
れる第２図のＤＬＵ−３の詳細を示す。ここには、ＤＳ
１１９０１、Ｓ　Ｙ　Ｆ　Ｒ１９０２及びデマルチプレ
クサ／マルチプレクサ　スイッチ（ＭＳ−３）１９０３
が示される。他のＤＬＵと同様に、ＤＳ１１９０１は入
りＤＳ３信号を５ＹＦＲ１９０２に、そして出ＤＳ３信
号を５ＹＦＲから伝送回線にインタフェースする。Ｄ　
Ｓ　Ｉ　１９０１は４４．７３６　Ｍｂ／ｓｅｅのＤＳ
３クロック信号を回復するためのフェーズロック　ルー
プ、双極／単極及び単極／双極変換器、利得及び／ある
いは遅延ひずみの等化を行なうための等化層、性能監視
装置等を含む。このようなデジタル　インタフェースは
周知である。入り方向においては、ＤＳ１１９０１はＢ
３ＺＳ符号双極フォーマツ］・のＤ３３信号を単極に変
換し、４４．７３６　Ｍｂ／ｓｅｃのＤＳ３クロック信
号を抽出する。Ｄ３３単極データ及びクロックは５ＹＦ
Ｒ１９０２に供給される。出方向においては、ＤＳ１１
９０１はＳ　Ｙ　Ｆ　Ｒ１９０２からのＤＳ３単極デー
タをＢ３ＺＳ符号双掻フォーマットに変換し、再構成さ
れたＤＳ３信号を４４、７３６　Ｍｂ／ｓｅｃの速度に
て対応する伝送回線に供給する。

５ＹＦＲ１９０２は基本的に第１０−１３図に示され、
ＤＬＵ−１との関連で前に説明した５ＹＦＲと同一であ
る。唯−異なる点は、Ｓ　Ｙ　ＦＲ１９０２シンクロナ
イザは入りＤ３３単極データを第７図に示されるＤＬＵ
−３チヤネル　フレーム　フォーマットにフォーマット
化し、この５ＹＦＲデシンクロナイザは第７図のＤＬＵ
−３チヤネル　フレーム　フォーマットをデフォ−マッ
トし、再構成単極ＤＳ３データ、ＳＹＳ　　クロック信
号及び５ＹＦＲ５ＹＮＣ信号を得ることである。第７図
から、ＤＳ３データはＤＳＬ、ＤＳＬＣ及びＤ３２信号
と比較して追加のデータ　ピット位置の使用を要求し、
１つの挿入ビット位置Ｓのみがセット■のビット８　（
第７図）に使用されることがわかる。これに加えて、た
った５つのみの挿入標識ビットが使用される。従って、
５つのＣ−ビット（３つの０１及び２つのＣ２）の３つ
以上が論理１であるときは、そのＳビットは挿入ビット
であり、３つ以上のＣ−ビットが論理Ｏであるときは、
その挿入ビットＳはデータ　ビットである。未使用のＣ
−ビット（セット■内のＣ２）及びセット■のピット位
置７の所の未使用のビ・７トは、追加のデータ　チャネ
ル、ないし追加の通信チャネルとして使用することも、
また必要であればセット■内の予約ビットに併合するこ
ともできる。５つのＣ−ビットを使用すること及び能動
的なビット挿入を行なうことによって、より高いビット
速度を持つＤＳ３信号に対する精度が向上される。挿入
ビットがデータ　ビ・ノドとして含まれているときは、
Ｄ３３信号はチャネル　フレーム　フォーマット内の７
９９個のデータ　ビット位置を使用する。

この例では、ＤＬＵ−３ＳＹＳ　　クロックは４６、５
９２　Ｍｂ／ｓｅｃであり、５ＹＦＲ５ＹＮＣは５６ｋ
Ｈｚである。結果として、０．５ミリ秒の個々の共通チ
ャネル　フレーム期間内に、２８個のＤＳ１チャネル　
フレームに等しい、ＤＳ３データの２８個のチャネル　
フレームが生成される。

ＭＳ−３１９０３は送信方向においては、５ＹＦＲ１９
０２からの１６−ビット　デジタル語を７つの回路経路
を通じてＩＤＭ２Ｏ２（第２図）に供給する。個々の７
つの回路経路は語を６．６５６Ｍｂ／ｓｅｃのＩＤＭ　
　クロック速度にて供給する。

１６−ビット語は第２図に示される所定の順番にてＭＳ
−３１９０３を介して供給される。受信方向においては
、ＭＳ−３１９０３はＩＤＭ２Ｏ２から直列形式にて７
つの回路径路上を所定の順番でｌＳフォーマット（第８
図）のこのＤＬＵ−３に指定された語の位置から受信さ
れる１６−ビット語の供給を受ける。ＭＳ−３１９０３
は７つの回線からの１６−ビット語を１つの直列信号に
マルチプレクサするが、これはデフォ−マットのために
４６．５９２　Ｍｂ／ｓｅｃのＳＹＳ　　りｏ　７り速
度にて５ＹＦＲ１７０２に供給される。７つの回路経路
を使用するかわりに、１６−ビソト語を４６．５９２　
Ｍｂ／ｓｅｅの速度にてＭ　Ｓ　−３１９０３からある
いはこれに伝送する１つの回路経路を使用することもで
きる。

第２０図は略ブロック図の形式にて第１９図のＭＳ−３
１９０３の詳細を示す。ここには、スイッチ２００１、
ＦＩＦＯ２００２から２００８、及びタイミング　ユニ
ット２００９が示される。

送信方向においては、スイッチ２００１は５ＹＦＲ１９
０２内で形成されたチャネル　フレーム（第７図）から
の１６−ビット　デジタル語の供給を受け、そして１６
−ビット語を順番にＦＩＦ０２００２から２００８に供
給する。つまり、−例として、ＤＬＵ−３チヤネル　フ
レームからの第１の１６−ビット語がＦＩＦＯ２００２
に供給され、第２の語がＦＩＦＯ２００３に供給され、
第３の語がＦ゛■ＦＯ２００４に供給され、第４の語か
ＦＩＦＯ２００５に供給され、第５の語がＦＩＦＯ２０
０６に供給され、第６の語がＦＩＦＯ２００７に供給さ
れ、そして最後に、第７の語がＰＩＦ０２００８に供給
される。この手順、つまり、１６−ピント語を個々のＦ
ＩＦＯ２００２−２００８に供給する手順が共通チャネ
ル　フレームの期間に全てのＤＬＵ−３チャネル　フレ
ーム内の残りの語に対して反復される。デジタル語はＦ
ＩＦ０２００１−２００８からＴＤＭ（第２図）に６．
６５６　Ｍｂ／ｓｅｃのＩＤＭ　　りｏ　７り速度にて
出力される。

受信方向においては、ＤＬＵ−３チヤネル　フレームか
らの１６−ビット　デジタル語がＩＳフォーマット内の
このＤＬＵ−３に割り当てられた語位置からＩＤＭ２Ｏ
２（第２図）を介してＦＩＦ０２００２−２００８の対
応する１つに６．６５６Ｍｂ／ｓｅｃの［ＤＭ　　クロ
ック速度にて供給される。

一方、スイッチ２００１はＦＩＦＯ２００２−２００８
からの語出力をデフォ−マットのために直列形式にて４
６．５９２　Ｍｂ／ｓｅｃのｓｙｓ　　りｏ７り速度に
て供給する。ここでもＦＩＦＯ２００２からＦＩＦＯ２
００８から所定の順番に１６−ビット　デジタル語がと
られる。

タイミング　ユニット２００９はＩＤＭ　　クロック及
びＣＦ　　５ＹＮＣ信号に応答して４６．５９２Ｍｂ／
ｓｅｃ　　のＤＬＵ−３ＳＹＳ　　クロック及び５６ｋ
Ｈｚ　／ｓｅｃの５ＹＦＲ５ＹＮＣを生成する。

ＩＤＭ　　クロック信号はＦＩＦＯ２００２−２００８
をクロックし、ＤＬＵ−３ＳＹＳ　　クロックはスイッ
チ２００１をクロックする。

この例ではＤＬＵ−３の入力及び出力手順として、１つ
の１６−ビット語が個々の７つの回路経路に供給される
が、別の方法として、個々の回線に順番に４つの語を供
給することもできる。さらに、必要であれば、７つの５
ＶＦＲ回路を使用し、０．５ミリ秒の共通チャネル　フ
レーム期間に４つのチャネル　フレームを生成するよう
にＤＬＵ−２と類似する構成にすることもできる。もう
１つの方法として、２８個の５ＶＦＲ回路を使用して、
共通チャネル　フレーム期間内に２８個の別個のＤＬＵ
−３チヤネル　フレームを生成することもできる。この
場合、個々の２８個の５ＶＦＲと関連するチャネル　フ
レーム反復速度は２　ｋＨｚとなる。さらにもう１つの
方法として、１６−ビット語をＩＤＭ２Ｏ２（第２図）
に供給するため、あるいはこれから１６−ビット語の供
給を受けるため、１つの回路経路を使用することもでき
る。この場合、語は４６．５９２　Ｍｂ／ｓｅｃにて伝
送される。

語を全部で３つの回路経路の個々の経路を通じて伝送す
る３個のＤＬＵ−３ユニツトが使用された場合は、−例
として、個々のＤＬＵに第１の語を供給し、次に個々の
ＤＬＵに第２の語を供給する手順が４８語の全てが供給
れれるまで反復される。

第２１図には略ブロック図の形式にてＩＤＭ２Ｏ２（第
２図）の詳細が示される。ここには、直列／並列（Ｓ／
Ｐ）（並列／直列（Ｐ／Ｓ））変換器２１０１から２１
２１、シュアル　タイムスロット交換器２１０１から２
１２２、及び制御／タイミング　ユニット２１２３が示
される。説明を節潔明瞭にするために回路経路は双方向
として示されるが、送信及び受信方向に適当な回路接続
及びデバイスが必要であることは勿論である。

送信方向においては、ＤＬＭ２０１（第２図）内のＤＬ
Ｕユニットからのデジタル語が６．６５６Ｍｂ／ｓｅｃ
のＩＤＭ　　クロック速度にて回路経路を通じて直列／
並列（Ｓ／Ｐ）変換器２１０１から２１２１の対応する
１つに供給される。ＤＬＵ−３に対して、ＤＳ３チャネ
ル　フレームからのデジタル語が７つの回線を通じて７
つのＳ／Ｐ変換器に供給される。この例では、Ｓ／Ｐ変
換器２１０１−２１２１は直列語を並列形式に変換し、
次にこれがタイムスロット交換器（ＴＳＩ）２１２２に
供給される。ＤＬＵ−３に対して１つの回路経路が使用
される場合は、Ｓ／Ｐ変換器の数はこれと異なり、ＤＬ
Ｕ−３ユニツトと関連するＳ／Ｐ変換器のタイミングは
６．６５６　Ｍｂ／ｓｅｃのＩＤＭ　　クロックではな
く、４６．５９２　Ｍｂ／ｓｅｃとなる。ＴＳ１２１２
２は複数のＲＡＭメモリユニットを含むが、これに１６
ビツト語がＳ／Ｐ変換器２１０１−２１２１からＩＩ　
’＜卸／タイミング　ユニット２１２３の制御下でＤＬ
Ｍ２０１　　（第２図）からの信号の混合に依存する所
定のマツプ　フォーマットにて書き込まれる。ＤＬＭ２
０１（第２図）からのデジタル語はＴＳＩ２１２２に書
き込まれ、次に、ＤＬＭ２０１内のＤＬＵユニットのタ
イプによって決定される所定のパターンにて読み出され
る。

ＴＳＩを使用することによって、ＩＳフォーマット内の
所望のデータ語位置にデジタル語を挿入することが可能
となる。ただし、この例では、ＴＳ＋２１２２は単純な
線形マツピングを遂行する。

つまり、ＤＬＭ２０１からの第１の語がＩｓフォーマッ
トの最初のデータ語位置に挿入され、次に第２の語が第
２のデータ語位置に挿入され、これが位置８４まで行な
われる。このＴＳＩユニット及び所定のマツプ　フォー
マットでのデジタル語のメモリへの書込み及びメモリか
らのデジタル語の読出しは周知である。例えば、１９８
１年１１月３日付けでＲ，Ｐ、アボット（Ｒ，Ｐ、Ａｂ
ｂｏＬ　）らに与えられた合衆国特許第４．２９８．９
７７号及び１９７７年７月１２日イ寸けでＪ、Ｗ、ロー
ラ（Ｌｕｒｔｚ　）らに与えられた合衆国特許第４，０
３５，５８４号を参照すること。

この例では、ＤＬＭ２０１は３つのＤＬＵ−１ユニツト
、３つのＤＬＵ−Ｉ　Ｃユニット、１つのＤＬＵ−２ユ
ニツト及び２つのＤＬＵ−３ユニツトを含む。つまり、
第８図のＩｓフォーマット及び第２図かられかるように
、Ｉｓデータ語１から１２はそれぞれ１２個の対応する
ＤＳＩ信号からのデジタル語を含み、ＩＳデータ語１３
から２４は６個の対応するＤＳ１Ｃ信号からのデジタル
語を含み、ＩＳデータ語２５−２８は対応するＤＳ２信
号からのデジタル語を含み、Ｉｓデータ語２９から５６
はある１つのＤＳ３信号からのデータ語を含み、そして
Ｉｓデータ語５７−８４は別のＤ８３信号からのデータ
語を含む。４つのＩｓオーバーヘッド語位置が伝送シス
テムによってフレーム指示情報、保護スイッチ情報、ア
ラーム等に必要とされる。このフレーム指示情報Ｇよ、
通常、デジタル伝送システム内で受信信号のフレーム整
合を行なうのに使用される。つまり、ＩＤＭ２Ｏ２（第
２図）に供給されるＩＳ信号はフレーム整合され、個々
のデータ語位置は簡単に同定できる。

ＩＳフレーム反復速度は１０４ｋＨｚであり、Ｉｓ倍信
号１４６．４３２　Ｍｂ／ｓｅｃの速度にて出力される
。

第２２図は第１図のシステム内にさまざまな伝送ビット
速度のデジタル信号、つまり、ＤＳＬ、ＤＳ１Ｃ，、Ｄ
Ｓ２あるいはＤＳ３の１１つあるいは複数をアト及び／
あるいはドロップするためのアト／ドロップ　ユニット
の詳細を略ブロック図の形式で示す。これには、アト／
ドロップ　モジュール２２０１、ＩＤＭ２２０２及びＤ
　Ｌ　Ｍ２２０３が含まれる。アト／ドロップ　モジュ
ール２２０１の詳細が第２３図に示され後に説明される
。アト／ドロップ　モジュール２２０１は第８図の■Ｓ
フォーマントにてデジタル信号の対応する１つをＩＤＭ
２２０２に供給あるいはこれから受信するために使用さ
れる。ＩＤＭ２２０２は基本的に前に説明のＩＤＭ２Ｏ
２（第２図）と同一の構造及び動作を持つ。異なるのは
、Ｉｓ信号内に含まれるデータ語、及びＤＬＭ２２０３
に供給されるあるいはこれから受信されるデータ語のみ
である。

ＤＬＭ２２０３は基本的に前に説明のＤ　Ｌ　Ｍ２Ｏ１
（第２図）の構造及び動作と同一である。異なるのは所
定の端末の所でアト及び／あるいはドロップされる信号
の混合に基づいて使用されるＤＬＵユニットのみである
。例えば、ＤＳＬ信号がアトあるいはドロップされると
きは、適当な数のＤＬＵ−１ユニツトが使用される。前
述のごとく、ＤＬＵ−１は最高４個までのＤＳＬ信号を
ＩＤＭにインタフェースする。同様に、ＤＳ１Ｃ信号が
アトあるいはドロップされるときは、適当な数のＤＬ　
Ｕ　−Ｉ　Ｃユニットが使用される。個々のＤＬＵ−１
Ｃユニットは最高２個までのＤＳ１Ｃ信号をＩＤＭにイ
ンタフェースする。ＤＳ２信号がアトあるいはドロップ
されるときは、適当な数のＤＬＵ−２ユニツトが使用さ
れる。個々のＤＬＵ−２ユニツトは１つのＤ３２信号を
インタフェースする。ＤＳ３信号がアトあるいはドロッ
プされるときは、適当な数のＤＬＵ−３ユニツトが使用
される。個々のＤＬＵ７３ユニットは１つのＤ　Ｓ　３
　（８号をインタフェースする。個々のデジタル信号に
対するＩｓデータ語のグループ化を含む本発明によるＩ
ｓフレーム　フォーマットを使用することにより中間端
末の所でアト／あるいはドロップが簡単にできることに
注意する。ただし、ＤＳ１信号に等価の４８個の信号の
全てがアトあるいはドロップされるときは、その端末は
バンク端末とみなされ、アト／ドロップ端末とはみなさ
れない。

ＩＳフレーム　フレームの生成がワン　ステップにてマ
ルチプレキシング（デマルチプレキシング）され、また
デジタル信号がＩｓデータ語にグループ化されるため、
特定の端末の所でアト及び／あるいはドロップされる特
定の信号あるいは信号の混合が簡単に変更できる。つま
り、Ｄ　Ｌ　Ｍ２２０３に、適当なりＬＵユニット並び
に入り及び出Ｉｓフレームの該当する語スロットに■Ｓ
データ語をアトあるいはこれからデータ語をドロップす
るように制御されるアト／ドロップ　モジュール２２０
１を装備するだけでこれが達成できる。

第２３図は略ブロック図の形式にてアト／ドロップ　モ
ジュール２２０１の詳細を示す。これには制御ユニット
２３０１、タイムスロット交換器（ＴＳＩ）２３０２．
２３０３．２３０４．２３０５．２３０６及び２３０７
並びにデジタル　セレクタ２３０８．２３０９及び２３
１０が含まれる。ＴＳＩ２３０４．２３０５及び２３０
７並びにデジタル　セレクタ２３０９及び２３１０は、
制御ユニット２３０１の制御下で、伝送の第１の方向に
おいて、それぞれデータ語を■Ｓ信号にアトあるいはこ
れからデータ語をドロップする。同様に、ＴＳ　Ｉ　２
３０２．２３０３及び２３０６並びにデジタル　セレク
タ２３０８及び２３１０は、制御ユニット２３０１の制
御下で、伝送の第２の方向において、データ語をＩＳ信
号にアトあるいはこれからデータ語をドロップする。デ
ジタル　セレクタ２３１０は、制御ユニット２３０１の
制御下で、ＴＳＩ２３０６及び２３０７から、従って、
ＴＤＭ２２０２（第２２図）に供給される伝送の第１及
び第２の方向に伝送されるｒｓ倍信号らドロップされる
対応するデジタル信号に対するＩＳデータ語を選択する
。同様に、デジタル　セレクタ２３０８はＴＳＩ２３０
２から伝送の第２の方向に伝送されるデジタル信号にア
ト、つまり結合されるＴＳＩ２３０３からのデジタル信
号に対応するＩｓデータ語を選択する。これに加えて、
セレクタ２３０８はドロップされるデジタル信号のｉｓ
信号内のデータ語を選択しないように制御される。デジ
タル　セレクタ２３０９はＴＳＩ２３０４から伝送の第
１の方向に伝送されるデジタル信号に結合、つまり、ア
トされるＴＳ　ｒ　２３０５からのデジタル信号に対応
するＩＳデータ語を選択する。これに加えて、セレクタ
２３０９はドロップされるデジタル信号のｔＳ信号内の
データ語を選択しないように制御される。ＴＳ　Ｉ　２
３０４は伝送の第１の方向の入りＩｓ倍信号データ語位
置内のＩＳデータ語を語がドロップされた後にＩＳ信号
内に残る語がデジタル　セレクタ２３０９に供給するの
に適当なデータ語位置となるように交換するために使用
される。同様に、ＴＳＩ２３０５はアトされる語のデー
タ語位置をＩＤＭ２２０２（第２２図）に伝送されるｒ
ｓ倍信号適当な語位置となるように交換するために使用
される。タイムスロット交換は、例えば、伝送の第１の
方向にアトされるデジタル信号が伝送の第１の方向に既
に伝送されているデジタル信号のと同一のタイムスロッ
トあるいはデータ語位置を占拠することがあるために必
要となる。ＴＳ　Ｉ　２３０２及び２３０３は伝送の第
２の方向において類似する機能を遂行するために使用さ
れる。ＴＳＩ２３０７及び２３０６はそれぞれ伝送の第
１及び第２の方向からドロップされるデータ語の語位置
を交換するために使用される。ここでもタイムスロット
交換が伝送の両方の方向からドロップされるデータ語が
Ｉｓ信号フォーマットの同一のデータ語位置を占拠する
とき、並びにこれに加えて、語をＤＬＭ２２０３（第２
２図）内に含まれるＤＬＵユニットに対応するＩＤＭ２
２０２（第２２図）に供給される■Ｓ信号のデータ語位
置に挿入するときに必要となる。ＴＳ　Ｉ　２３０３及
び２３０５はアトされるＩＳデータ語に対して類似の機
能を遂行する。これらデータ語はスペースが使用できる
ときに■Ｓ信号フォーマットに、そして、遠隔端末に伝
送するためにアトされた信号に割り当てられる対応する
グループのデータ語位置にアトされる。ＴＳＩはＩｓ倍
信号時間整合も行なう。この時間整合はＴＳＩ２３０２
から２３０７内に弾性メモリとしてのメモリ　ユニット
を使用することによって達成される。ＴＳＩ２３０２−
２３０７へのあるいはこれからのデータ語のマツピング
は制御ユニット２３０１の制御下で周知の方法によって
達成される。デジタル　セレクタは、前述のように、デ
ータ語がＩｓ倍信号反復フレームにグループにてアトさ
れるあるいはこれからドロップされるが、このグループ
がアトあるいはドロップされる特定のデジタル信号によ
って異なる数のデータ語を持つために使用される。

本発明による特定のシステムの動作においては、使用さ
れる端末は最初その端末と関連するデジタル信号をイン
タフェースするためにオペレータによってセット　アッ
プされる。一度セソト　アップされると、システムはあ
る長い期間を通じて特定の構成にとどまることが予測さ
れる。ただし、必要であれば、サービスに対する需要の
変化及び／あるいは増加に合わせて変更することができ
る。

さらに、将来は、システム構成のセラｉ・　アンプ及び
／あるいは変更がオペレーション支援システム及びロー
カル　プロセッサを介して提供される情報の制御下で自
動的に達成されることが予測される。この場合、自動的
なシステムのセット　アップあるいは変更のための制御
情報はＩｓ信号フォーマットのオーハーヘソド　データ
語位置を使用して行なうことができる。

上の説明は単に本発明の詳細な説明するためのものであ
り、当業者にとっては、他の多くの修正あるいは変更を
行なうことができることは明白である。

【図面の簡単な説明】

第１図は略ブロック図の形式にて本発明の実施態様を導
入する伝送システムの構成を示し；第２図は略ブロック
図の形式にて第１図に示されるデジタル回線モジュール
（ＤＬＭ）、及びインタリーバ／ディスインタリーバ　
モジュール（［ＤＭ）を示し； 第３図は第２図のＤＬＭ内で使用される本発明による共
通チャネル　フレーム　フォーマットを示し； 第４図はＤＳＬ信号に対するデジタル回線ユニット、つ
まり、第２図のＤＬＵ−１内で使用される本発明による
共通チャネル　フレーム　フォーマットを示し； 第５図は第２図のＤＬＵ−１Ｃ内でＤＳ１Ｃ信号に対し
て使用される本発明によるチャネル　フレーム　フォー
マットを示し； 第６図は第２図のＤＬＵ−２内でＤＳ２信号に対して使
用される本発明によるチャネル　フレーム　フォーマッ
トを示し； 第７図は第２図のＤＬＵ−３内でＤ３３信号に対して使
用される本発明によるチャネル　フレーム　フォーマッ
トを示し； 第８図は第２図のＩＤＭによって生成される本発明によ
る相互接続信号（Ｉ　Ｓ）のフォーマットを示し； 第９図は略ブロック図の形式にて第２図のＤＬＭ内に使
用さるＤＬＵ−１の詳細を示し；第１０図は略ブロック
図の形式にて第９図の５ＶＦＲシンクロナイザ／デシン
クロナイザ内に使用される５ＹＦＲシンクロナイザの詳
細を示し：第１１図は略ブロック図の形式にて第１０図
の５ＹＦＲシンクロナイザ内に使用されるフレームフォ
ーマント器の詳細を示し； 第１２図は略ブロック図の形式にて第９図の５ＶＦＲシ
ンクロナイザ／デシンクロナイザ内に使用される５ＹＦ
Ｒデシンクロナイザの詳細を示し；第１３図は略ブロッ
ク図の形式にて第１２図の５ＹＦＲデシンクロナイザ内
に使用さるデマルチプレクサの詳細を示し； 第１４図は略ブロック図の形式にて第９図のＤＬＵ−１
内に使用されるマルチプレクサ／デマルチプレクサ　ス
イッチ（ＭＳ−１）の詳細を示し；第１５図は略ブロッ
ク図の形式にて第２図のＤＬＭ内に使用されるＤＬＵ−
１ｃ、の詳細を示し；第１６図は略ブロック図の形式に
て第１５図のＤＬＵ−１Ｃ内に使用されるＭＳ−Ｉ　Ｃ
の詳細を示し； 第１７図は略ブロック図の形式にて第２図のＤＬＭ内に
使用されるＤＬＵ−２の詳細を示し；第１８図は略ブロ
ック図の形式にて第１７図のＤＬＵ−２内に使用される
ＭＳ−２の詳細を示し；第１９図は略ブロック図の形式
にて第２図のＤ゛ＬＭ内に　使用されるＤＬＵ−３の詳
細を示し；第２０図は略ブロック図の形式にて第１９図
のＤＬＵ−３内に使用されるＭＳ−３を示し；第２１図
は略ブロック図の形式にて第２図内に使用されるＩＤＭ
の詳細を示し； 第２２図は略ブロック図の形式にて第２図内に使用され
るアト／ドロップ　ユニットの詳細を示し；そして 第２３図は第２２図のアト／ドロップ　ユニット内で使
用されるアト／ドロップ　モジュールの詳細を示す。 〔主要部分の符号の説明〕 デジタル信号・・・ＤＳＬ、ＤＳ１Ｃ。 ＤＳ２、ＤＳ３ 挿入するための装置・・・ＩＤＭ ＦＩＧ、３ ＦＩＧ、４ Ｆ１Ｃｉ、５ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、８ ＦＩＧ、９ ＦＩＧ、＋７ ＦＩＧ、１９ ＦＩＧ、２０ ＦＩＧ、２１ ＦＩＯ，２２

Claims (1)

1. 【特許請求の範囲】 １、１つあるいは複数のデジタル伝送ビット速度の複数
   のデジタル信号を１つの伝送信号に結合するための装置
   において、該装置が 該結合される複数のデジタル信号の各々から該伝送信号
   の所定のフレーム期間内に所定の数のデジタル語を供給
   するための装置；及び 該結合される個々の特定のデジタル信号に対して供給さ
   れる該複数のデジタル語を該所定の伝送信号のフレーム
   期間内に該伝送信号の反復フレームの対応する数のデー
   タ語位置内に挿入するための装置を含み、個々の特定の
   デジタル信号に対して供給される該デジタル語の数及び
   該伝送信号のフレーム内の該データ語位置の数が該結合
   される特定の信号のデジタル伝送ビット速度と所定のセ
   ットのデジタル信号の１つの伝送ビット速度との所定の
   関係に基づいて決定されることを特徴とするデジタル信
   号結合装置。 ２、特許請求の範囲第１項に記載の装置において、該挿
   入装置が結合される個々の特定のデジタル信号に対する
   該複数のデジタル語を該結合される特定のデジタル信号
   と関連する該伝送信号のフレームの一群のデータ語位置
   内に挿入することを特徴とするデジタル信号結合装置。 ３、特許請求の範囲第２項に記載の装置において、該所
   定のセットのデジタル信号が第１の所定の伝送ビット速
   度を持つデジタル信号を含み、該所定の伝送信号のフレ
   ーム期間内に特定のデジタル信号に対する一群のデータ
   語位置内に該挿入装置によって挿入される該語の数が、
   直接、結合される該特定のデジタル内の該第１の伝送ビ
   ット速度の信号と等価の信号の数に基づいて決定される
   ことを特徴とするデジタル信号結合装置。 ４、特許請求の範囲第３項に記載の装置において、該供
   給装置が、該デジタル語を、該挿入装置に結合される特
   定の個々の信号に基づいて決定される所定の順番にて供
   給することを特徴とするデジタル信号結合装置。 ５、特許請求の範囲第４項に記載の装置において、該第
   １の伝送ビット速度の信号が、該所定のセットのデジタ
   ル信号の中の最も低い伝送ビット速度を持つデジタル信
   号であることを特徴とするデジタル信号結合装置。 ６、特許請求の範囲第５項に記載の装置において、該所
   定のセットのデジタル信号が少なくともＤＳ１信号、Ｄ
   Ｓ１Ｃ信号、ＤＳ２信号及びＤＳ３信号を含むことを特
   徴とするデジタル信号結合装置。 ７、特許請求の範囲第６項に記載の装置において、一群
   に挿入される該デジタル語の数が結合される個々のＤＳ
   １信号に対しては１、結合される個々のＤＳ１Ｃ信号に
   対しては２、結合される個々のＤＳ２信号に対しては４
   、そして結合される個々のＤＳ３信号に対しては２８個
   であることを特徴とするデジタル信号結合装置。 ８、特許請求の範囲第３項に記載の装置において、該伝
   送信号の反復フレームは所定の数のデータ語位置及び所
   定の数の他の語の位置を含み、該伝送信号フレーム内の
   データ語位置の該所定の数が該第１の伝送ビット速度の
   信号と等価の信号の数と等しく、該挿入装置がそれに供
   給されるデジタル語を該伝送信号フレームのデータ語位
   置に最高該第１の伝送ビット速度の信号と等価の信号の
   数と同数まで挿入するための装置を含むことを特徴とす
   るデジタル信号結合装置。 ９、特許請求の範囲第８項に記載の装置において、該第
   １の伝送ビット速度の信号が該所定のセットのデジタル
   信号の中の最も低い伝送ビット速度を持つデジタル信号
   の１つであり、該伝送信号フレーム内の該最も低い伝送
   ビット速度の信号と等価の信号の数が８４であることを
   特徴とするデジタル信号結合装置。 １０、特許請求の範囲第５項に記載の装置において、 該挿入装置が制御下で該供給されたデジタル語のデータ
   語の位置を該伝送信号フレームのデータ語位置に挿入す
   るための交換装置を含むことを特徴とするデジタル信号
   結合装置。