KR910001744B1 - 디지탈 전송 시스템용 멀티 플렉싱 장치 - Google Patents

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KR910001744B1 KR1019870006153A KR870006153A KR910001744B1 KR 910001744 B1 KR910001744 B1 KR 910001744B1 KR 1019870006153 A KR1019870006153 A KR 1019870006153A KR 870006153 A KR870006153 A KR 870006153A KR 910001744 B1 KR910001744 B1 KR 910001744B1
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Abstract

내용 없음.

Description

디지탈 전송 시스템용 멀티 플렉싱 장치
제1도는 본 발명에 따른 블럭 멀티플렉싱을 위해 구성된 디지탈 전송 시스템의 블럭도.
제2도는 멀티플렉싱이 없는 디지탈 전송 시스템의 블럭도.
제3도는 제2도의 시스템에 사용된 비트의 프레임의 포맷을 도시하는 표.
제4도는 패리티 블럭 멀티플렉서의 블럭도.
제5도는 4개의 단국 라인으로부터의 패리티 블럭을 멀티플렉싱 하기 위한 포맷의 한 예를 도시하는 표.
제6도는 패리티 블럭 디멀티플렉서의 블럭도.
제7도는 패리티 블럭 멀티플렉서의 상세한 블럭도.
제8도는 패리티 블럭 디멀티플렉서의 상세한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
30 : 광 섬유 전송 시스템 69, 70 : 수중 멀티플렉스
73, 74, 80, 81 : 저속 중계기 75, 76, 77 : 고속 중계기
84 : 패리티 블럭 멀티플렉서 95, 96, 97 : 일라스틱 기억 장치
99 : 타임 슬롯 스위치 100 :주파수 체배기회로
101, 102, 103 : 패리티 프레이머 회로 105, 106, 107 : 배열 회로
11 : 삽입기 116 : 기록 계수 회로
118 : 판독 계수 회로 130 : 오프셋 제어 회로
135 :수신기 140 : 분리기 회로
191, 192, 193 : 분리 송신기회로
본 발명은 패리티 블럭 멀티플렉싱 장치에 관한 것이며, 특히 복수 단국 라인으로부터 단일 중계 라인으로 들어가는 디지탈 신호를 멀티플렉스하고, 동시에 상기 단국 라인과 단일 중계 라인 모두를 제어하기 위해 멀티플렉싱 장치 감시 신호법을 통하여 전송하는 장치에 관한 것이다.
수중 중계기 감시는 해저 광 가이드(lightguide) 전송 시스템 전용 단말기에 근본 동기가 있다. 그러나 중계기 감시는 상기 시스템용 수중 멀티플렉스를 만드는데 있어 많은 장애가 된다.
해저 중계기 감시는 상기 단말기들중 하나에 의해 제공되는 주문되는 신호 포맷에 근거하고 있다. 상기포맷은 24 데이타 비트의 모든 블럭에 대해 하나의 블럭 패리티 비트를 포함한다. 이들 블럭 패리티 비트는 두가지 기능을 제공한다. 제일 먼저, 라인의 블럭 에러 동작을 감시 관리하기 위하여 중계기에서 패리티 에러가 결정될 수 있다. 두번째로, 패리티 비트중 하나를 주기적으로 의도적으로 반전함으로써, 단말기는 중계기에 명령 신호를 보내고 또한 중계기는 명령한 단말기에 역으로 응답을 보내기 위해 부반송파를 발생한다. 상기 두가지 기능을 유지하려면, 해저 시스템에 기존의 디지탈 멀티플렉스 구조를 사용하는데 주된 어려움이 나타난다.
한 단말기에 있는 스테이션으로부터 다른 단말기의 스테이션까지의 호출선 동작도 또한 단말기에 의해 제공되는 주문된 신호 포맷에 근거하고 있다.
이 포맷의 한 단말기에 스테이션에서 기원하며 제2단말기에 있는 스테이션에서 종료되는 통신에 대해 특별히 지정된 비트를 주기적으로 제공한다. 또한 상기 호출선 신호를 전송하는 것도 기존의 멀티플렉스 구조에 대해 한가지 문제점을 드러내고 있다.
이들 문제 및 다른 문제들은 단국 라인으로부터의 비트 블럭을 인터리빙(interleaving)하기 위한 멀티플렉싱 장치에 의해 해결된다. 디지탈 비트 스트림의 블럭 시퀀스는 각각의 단국 라인으로부터의 프레임에서 수신된다. 각각의 프레임은 단국 라인 식별 정보와 복수의 비트 블럭을 포함한다. 디지탈 비트의 각 블럭의 복수의 데이타 비트와 하나의 블럭 패리티 비트를 포함한다. 또한 한 단국 라인으로부터의 블럭의 시퀀스는 블럭 패리티 비트 위치중 한 위치에 제어 정보가 포함된 비트를 포함한다. 디지탈 비트 스트림의 블럭은 단일 멀티플렉스된 비트 스트림으로 멀티플렉스된다.
이와 같은 시스템용 단말 전송 장비에 동일한 장치가 사용될 수 있다.
본 발명은 첨부된 도면을 참조한 다음의 설명으로 보다 완전하게 설명되게 된다.
제2도를 참조하면, 해저에 배치하기 위해 배열된 어떠한 멀티플렉싱도 없는, 광섬유 전송 시스템(30)이 도시되었다. 이 시스템은 서쪽 단부 단말기(31)로부터 수천 킬로미터 만큼 길수도 있는 중계 라인(32)을 통하여 동쪽 단부 단말기(34)까지 펄스 부호 변조 신호를 전송하도록 설계되었다. 동시에, 다른 펄스 스트림도 동쪽 단부 단말기(34)로부터 서쪽 단부 단말기(31)까지 전송된다. 상기 광 펄스 스트림은 라인을 따라 광 섬유내에서 감쇠된다. 라인을 따라 규칙적으로 위치한 중계기(35), (36), (37), (38)에서, 상기 펄스 스트림은 양질의 전송을 보장하기 위해 재생된다. 비록 제2도에는 오직 4개의 중계기만이 도시되었다 할지라도, 100개 이상의 중계기가 상기 라인에 사용될 수도 있다. 그래서 추가적인 중계기 부가 삽입될 수 있다는것을 표시하기 위해 중계기(36), (37), (38) 사이의 라인이 점선으로 도시되었다.
라인을 따라 양쪽 방향으로 신호 전송의 질을 계속적으로 감시 관리하기 위해 상기 시스템에 블럭 패리티 에러 검출 체계가 사용된다.
제3도에 도시된 표 A와 같이, 펄스 부호 변조 라인 신호는 각 프레임이 인코드된 데이타의 56개 블럭을 포함하고 있는 4개 블럭의 반복적인 그룹으로 포맷팅된다. 각각의 블럭은 25비트를 포함한다. 프레임 4의 마지막 블럭(56)을 제외하고 각각의 블럭에는 24개의 데이타 비트와 우수 블럭 패리티 비트 P가 있다. 블럭 패리티 비트는 블럭의 마지막 비트 위치에 위치한다. 데이타 블럭은 단말기로부터 단말기까지 양쪽 방향으로 동시에 전송된다. 그러므로 프레임내의 블럭 패리티 비트는 단말기로부터 단말기까지 시스템의 전장을 통하여 양쪽 전송 방향으로 블럭 패리티 채널을 제공한다.
단부간의 비트 에러율을 측정하는 것에 더하여, 중계기부와 서비스중의 성능의 감시 관리를 제어하고, 해상에 위치한 중계기에 여분의 장치나 장비의 대체를 제어하며, 하나의 광섬유를 다른 광섬유로 대체하는 것과 같은 그런 다른 기능을 제어하기 위해 블럭 패리티 채널에 유지 보수 시그널링 시스템이 삽입된다.
블럭 패리티 채널에 있어서, 매 네번째 프레임의 하나의 패리티 비트 위치가 유지보수 시그널링에 할당된다. 제3도의 프레임 4의 블럭 56의 최종 비트 위치에 배치된 반복적 혹은 주기적인 비트 위치 S는 단말기중 어느 하나로부터 중계 라인을 따라 다른 단말기로 명령을 전송하기 위해 사용된다. 블럭 패리티 비트 채널에 있는 224 비트중 하나의 생성된 비트 스트림은 시스템의 비트 에러율을 결정하기 위하여 종국에는 무시된다. 이후, 시그널링 비트의 상기 스트림은 유지보수 시그널링을 위한 명령 채널로 불린다. 상기 명령채널은 상기 시스템에서 양쪽 방향으로 모두 유용하므로 유지보수 시그널링은 어떤 단부 단말기로 부터도 시작될 수 있다.
유지보수 시그널링은 다양한 기능을 수행하기 위한 전송 시스템에 사용된다. 비트 에러율은 서비스중인 것을 기초로 하여 시스템에 있는 모든 라인부에서 선택적으로 결정될 수 있다. 모든 재생기의 자동 이득 제어 전압과 레이저 바이어스 전류는 선택적으로 감시 관리될 수 있다. 원격 제어에 의해서, 레이저 전송기와 재생기 및 광섬유와 같은 여분의 장비가 상기 시스템에 있는 고장난 다른 비슷한 장비를 대체하기 위해 스위치될 수 있다.
이와 같은 유지보수 시그널링은 씨 .디 .앤더슨 이름으로 특허 허여된 미합중국 특허 제4,633,464호에 설명된 바와 같이 어느 하나의 명령 채널에 있는 중계 라인을 따라 밖으로 전송되는 인코드된 명령어에 의해 수행된다.
역시 씨 .디 앤더슨 이름으로 특허 허여된 미합중국 특허 제4,586,186호에 설명된 바와 같은 응답 채널은 중계기로부터 정보에 대한 명령이 시작된 단말기로 역방향으로 정보를 통신하는데 사용된다. 상기 응답 채널은 중계기를 떠나 명령한 단말기로 향하는 방향으로 가는 라인 신호를 위상 변조함으로써 수행된다. 상기위상 변조의 부반송파 주파수는 주기에 의해 결정되고, 그러므로 S비트의 주파수에 의해 결정된다. 상기 S비트의 주파수는 상기 명령 채널용과 상기 응답 채널용 둘다 동일하다.
이제 제1도를 참조하면, 해저에 배치하기 위해 배열된 두개의 수중 멀티플렉스(69), (70)를 갖춘 광섬유전송 시스템이 도시되었다. 단말기(61), (63), (65), (67)와 수중 멀티플렉스(69)는 바다의 서쪽 해변에 있다. 단말기(62), (64), (66), (68)와 수중 멀티플렉스(70)는 동쪽 해변에 있다. 상기 시스템은 상기 서쪽 해변 단말기(61)로부터 2개의 수중 멀티플렉스(69), (70)와, 중계기(71), (72), (75), (76), (77), (78), (79)를 포함한 세개의 중계 라인을 통하여 동쪽 해변 단말기(62)로 펄스 부호 변조 신호를 전송하도록 설계되었다. 동시에, 다른 펄스 스트림은 동쪽 해변 단말기(62)로부터 두개의 수중 멀티플러스(70), (69)와, 중계기(79), (78), (77), (76), (75), (72), (71)를 포함한 세개의 중계 라인을 통하여 서쪽 해변 단말기로 전송된다. 비슷하게, 펄스 부호 변조 신호는 단말기 상(63,64). (65,66), (67.68)사이에서 전송된다.
중계기(75), (76), (77)를 포함하여 고속 주 라인에 있는 중계기와 8개의 저속 단국의 각각에 있는 중계기는 제2도의 장치에 대해 전술한 바와 같은 방법으로 감시 명령에 응답한다. 상기 장치에서와 같이, 제1도의 각각의 단말기는 송출 단국 스트림을 25 비트 패리티 블럭으로 포맷팅 한다. 각각의 단말기는 인입 스트림에서 패리티 에러를 감시 관리한다. 각각의 중계기는 감시 명령어를 수신할 수 있고 응답할 수 있다.
각각의 패리티 블럭 멀티플렉스(69), (70)는 패리티 블럭 멀티플렉서와 패리티 블럭 디멀티플렉서를 포함한다. 상기 패리티 블럭 멀티플렉서는 4개의 동시 인입 저속 단국 신호를 1개의 송출 고속 주 라인 신호로 결합시킨다. 상기 패리티 블럭 디멀티플렉서는 1개의 인입 고속 주 라인 신호를 4개의 송출 저속 단국 라인으로 분리한다. 단국 스트림을 주 라인 스트림으로 결합하는 것과 주 라인 스트림을 4개의 단국 스트림으로 분리하는 것은 패리티 채널과 명령 채널 및 응답 채널을 전송하기 위해 행해진다. 멀티플렉스(69), (70)에 있어서, 상기 4개의 단국으로부터의 25비트 패리티 블럭은 고속 주 라인상에 한 블럭씩 순차적으로 위치된다. 각각의 패리티 블럭은 24데이타 비트와 1패리티 비트로 구성된다. 어떤 종류의 서비스 비트도 멀티플렉스된 주 라인 스트림을 발생시키도록 멀티플렉서에 의해 첨가되지는 않는다. 고속 주 라인의 수신단에서는, 한 블럭씩 분리가 이루어지고, 각 단국 스트림내의 고유의 12-비트 프레임 정렬 워드를 통해 루팅 목적을 위한 단국 스트림의 식별이 행해진다.
멀티플렉스된 주 라인 스트림의 다음 성질을 주시하자. 상기 패리티 블럭 멀티플렉서로의 인입 단국 신호에 있어서의 각각의 패리티 에러는 멀티플렉스된 송출 주 라인 스트림에서 패리티 에러로서 계속된다. 멀티플렉스된 주 라인 스트림을 따라 전송되는 각각의 패리티 에러로 송출 저속 단국 신호중 한 신호에서 패리티 에러로서 디멀티플렉스된다. 그러므로 전 시스템에 있어서의 패리티 에러가 계속적으로 감시 관리될 수있다. 초당 P의 속도로 저속 단국 신호에 삽입된 의도적인 패리티 위반은 멀티플렉스된 스트림상에 초당 P의 속도로 패리티 위반을 야기시킨다. P에 대한 적당치를 선정함으로써, 멀티플렉스된 신호의 중계기에 대한 명령 채널과 응답 채널이 상기 시스템을 통해 설정된다.
단국 라인으로부터 상기 주 라인까지 혹은 상기 주 라인으로부터 단국 라인까지 수중 멀티플렉스를 통해 전송되는 응답 채널의 전송은 인입 신호의 위상 변조를 근거로 하여 송출 신호를 위상 변조함으로써 이루어진다. 패리티 블럭 멀티플렉서에서, 상기 위상 변조는 응답 신호가 있는 인입 단국의 클럭 속도를 증배시킴으로써 얻어지는 클럭에 의해, 송출 주 라인 스트림에 대해 행해진다. 단국 클럭의 선택은 단말기로부터 패리티 블럭 멀티플렉서로 가는 명령을 통해 행해진다. 상기 패리티 블럭 멀티플렉서에서, 주 라인 스트림 클럭 속도를 분할함으로써 얻어지는 클럭으로, 모든 송출 단국 신호에 대해 상기 인입 주 라인 스트림에 대한 위상 변조가 행해진다.
수중 멀티플렉스에서, 어떤 비트의 첨가나 삭제 없이 패리티 블럭이 인터리빙되고 또한 분리된다는 것을 주시하자. 이것은 멀티플렉스된 신호에 인터리브될 4개의 단국에 대해 신호 주파수를 제공하기 위해, 제1도의 82번으로 도시된 단일 클럭을 이용하여 수행된다. 상기 멀티플렉스된 신호의 신호 주파수는 상기 단국 중 한 단국의 주파수로부터 차례로 유도된다. 간략히 말하면 상기 시스템은 루프 타이밍(loop timing)을 이용한다.
패리티 블럭 멀티플렉서(84)의 입력과 출력은 제4도에 도시되었다. 멀티플렉스된 주 라인 비트 스트림은 초당 591.2 메가비트의 비트 속도로 작동하고, 저속 단국 비트 속도는 초당 147.8 메가비트이다. 해저용으로 적합한 신뢰도는 감시 제어하에서 여분의 스위칭 및 보호 스위칭을 통해 얻어진다. 만일 단국중 하나가 고장난다면, 해저 멀티플렉서가 주 라인상의 고장난 단국의 자리에 더미(dummy) 패리티 블럭을 삽입하게된다.
멀티플렉스된 스트림의 포맷이 제5도의 표 B에 도시되었다. 여기서, 수평축은 시간축이다. 상부와 하부행에 도시된 바와 같이, 각각의 단국으로부터의 전 패리티 블럭이 주 라인상에 순차적으로 멀티플렉스된다. 예를들면, 좌측 열은 단국 A로부터의 프레임 1의 블럭 56을 나타낸다. 주 라인으로 멀티플렉스된 다음 블럭은 단국 B로부터의 프레임 3의 블럭 30을 나타내며, 단국 C와 D로부터의 블럭으로 계속된다. 그 다음 단국 A로부터의 후속 블럭이 삽입된다. 이 블럭은 단국 A로부터의 프레임 2의 블럭 1이다. 단국 A로부터의 두개의 순차적인 25-비트 패리티 블럭 사이에는, 단국 B로부터의 25-비트 패리티 블럭과 단국 C로부터의 25-비트 패리티 블럭 및 단국 D로부터의 25-비트 패리티 블럭이 있다. 단국 B, C, D로부터의 순차적인 25-비트 패리티 블럭에 대해서도 비슷한 관계를 유지한다.
선정된 어느 하나의 단국으로부터의 주기적인 프레임의 블럭(56)에 시그널링 비트 S를 인가함으로써, 상기 주 라인상의 시그널링 채널이 활성화된다. 상기 S비트의 주파수는 상기 시스템에 의존한다. 예를들어, 주 라인내의 중계기로 가는 신호의 4개의 단국에 있어서, 상기 S비트는 제3도에 도시된 바와 같이 모든 4번째 프레임에 삽입되기 보다는 오히려 선택된 단국의 모든 프레임에 삽입된다. 제5도에 도시된 바와 같이, 상기 결과로 제3도에서의 경우처럼, 매 224 패리티 블럭마다 하나의 시그널링 비트가 있게 된다. 그러나 본 예에 있어서, 단국 라인에 있는 중계기에 대한 시그널링을 위해, 모든 두번째 프레임의 블럭 56에 S비트를 인가함으로써 상기 단국상의 시그널링 채널이 활성화되는데, 상기 시그널링 비트 S는 상기 주 라인 신호 채널에 대한 시그널링 비트 주파수의 반이다.
멀티플렉스된 주 라인 스트림에 대한 클럭은 단국중 하나의 인입 클럭으로부터 유도된다. 만일 이 단국이 그 응답 채널에서 감시 응답을 전달하고 있다면, 상기 멀티플렉스된 주 라인 스트림의 응답 채널에 상응하는 응답이 인가된다.
상기 멀티플렉스된 주 라인 스트림에 대한 클럭을 발생시키는데 사용되는 단국 클럭을 선택하기 위하여 상기 패리티 블럭 멀티플랙서에 대한 감시 시그널링이 사용된다. 필요한 시기에 적당한 단국 클럭을 선택함으로써 감시응답이 상기 패리티 블럭을 통해 전송된다.
제6도에는 패리티 블럭 디멀티플렉서(86)의 입력과 출력이 도시되었다. 그 멀티플렉스 포맷이 제5도에 도시되어 있는 인입 주 라인 신호는 4개의 송출 단국 라인 신호로 한 블럭씩 계속해서 분리되는데, 각각 제1단국 라인 신호의 단국 A 패리티 블럭과, 제2단국 신호의 단국 B 패리티 블럭과, 제3단국 신호의 단국 C 패리티 블럭과, 제4단국 신호의 단국 D 패리티 블럭으로 분리된다. 모든 단국 클럭은 멀티플렉스된 주 라인 스트림의 클럭으로부터 유도된다. 만일 멀티플렉스된 스트림의 응답 채널이 감시 응답을 전달하고 있다면, 상기 응답은 각각의 단국 라인의 응답 채널에 나타난다.
각각의 프레임에 한번 나타나는 12-비트 프레임 정렬 워드를 측정함으로써 상기 단국의 동일성이 결정된다. 각각의 단국은 자만의 유일한 12-비트 프레임 정렬 워드를 갖는다.
제1도를 참조하면, 고속 주 라인과, 수중 멀티플렉스(69), (70) 및, 단말기(67), (68)이 연결된 저속 단국 라인의 감시는 단말기(67)로부터 이루어진다. 단말기(67)로부터 상기 단국 라인 신호의 프레임마다 하나의 시그널링 비트 S를 삽입함으로써, 고속 중계기(75), (76), (77)에 명령이 보내진다. 단말기(67)로부터 상기신호의 제2프레임 마다 하나의 시그널링 비트를 삽입함으로써 저속 중계기(73), (74), (80), (81)에 명령이 보내 다른 6개의 저속 단국의 감시는 상지 단국중 한 단국의 해변가에 있는 단말기중 하나로부터의 적당한 감시 명령을 통해 행해진다.
단말기(67)로부터 상기 고속 중계기(75), (76), (77)중 어느 하나로 보내진 명령에 대한 감시 응답은 수중멀티플렉스(69)와 서쪽 해변 단국 라인을 통해 모든 단말기(61), (63), (65), (67)로 되돌아 온다. 비슷하게, 상기 단말기(67)로부터 저속 중계기(80)나 혹은 중계기(81)로 보내진 명령에 대한 응답은 두개의 멀티플렉서(70), (69)와 서쪽 해변 단국을 통해 모든 단말기(61), (63), (67)로 되돌아 온다. 상기 단말기(67)로부터 중계기(73), (74)중 하나로 보내진 명령에 대한 응답은 단말기(67)로 되돌아 전송된다. 비슷하게, 다른 저속 단국 라인에 있는 중계기로 보내진 명령에 대한 응답도 동일한 저속 라인의 단부에 있는 명령한 단말기로 되돌아 전송된다.
단말기(67)로부터 단말기(68)까지의 단말간 에러 동작은 패리티 채널의 패리티 에러를 측정함으로써 단말기(68)에서 감시 관리된다. 단말기 쌍(61, 62), (63, 64), (65, 66)사이의 전송에 있어서의 에러를 감시 관리하는 데에도 비슷한 상황이 적용된다.
고속 라인에서 발생된 에러는 고속 중계기(75), (76), (77)에서 검출되는 패리티 에러를 측정함으로써 감시관리된다.
제7도는 제4도의 패리티 블럭 멀티플렉서 회로(84)의 블럭도이다. TRIB A, TRIB B, TRIB C, TRIB D로 표시된 4개의 단국 라인 각각에 수신된 신호로부터 수신기(87), (88), (89)에 의해 데이타와 클럭이 회복된다. 클럭 선택 제어 회로(90) 및 적용된 감시 시그널링을 통해, 멀티플렉서 타이밍원이 되도록 단국 클럭중 한 클럭이 선택된다. 상기 선택된 단국 클럭은 리드(91)를 통하여 일라스틱(elastic)기억 장치(95), (96), (97)와 타임 슬롯 스위치(99)와 같은 각각의 신호 처리 회로에 분배되고, 주 라인 클럭을 얻기위해 주파수 체배기(100)에서 4배로 증배된다.
각각의 단국은 패리티 프레이머(framer) 회로(101), (102), (103)와 배열 회로(105), (106), (107)와 멀티플렉서 배열 제어 회로(108)를 갖추고 있는데, 이들 회로는 각 단국으로부터의 각 블럭에서의 패리티 타임 슬롯이 타임 슬롯 스위치(99)로의 입력에서 동시에 발생하도록 단국 패리티 블럭을 정렬시킨다. 상기 타임 슬롯 스위치(99)는, 상기 타임 슬롯 스위치(99)의 4개의 출력에 대해 작동하는 삽입기(interleaver)(110)와 상기 단국 비트 속도의 4배의 비트 속도로 상기 주 라인(115)상에 인터리브된 패리티 블럭을 발생하도록, 상기 단국 패리티 블럭의 포맷을 변화시킨다.
상기 배열 회로(105), (106), (107)는 각각의 단국 라인에 대하여, 상기 단국 라인의 길이가 물리적으로 또한 전기적으로 변화하는 것을 보상한다. 상기 단국 스트림이 정렬되도록 하기 위하여, 상기 패리티 타임 슬롯이 각각의 단국에 배치되어야 하고, 이 목적을 위해 패리티 프레이머(101), (102), (103)가 각각의 단국에 사용된다. 상기 패리티 프레이머는 단국 데이타 라인(121), (122), (123)상에 연결되며, 그 기능은 25 타임슬롯 길이의 동일 패리티 블럭을 찾는 것이다. 다음에 상기 패리티 프레이머(101), (102), (103)는 제어 리드(125)상의 출력 펄스로 패리티 타임 슬롯의 위치를 표시한다.
각각의 단국 회로 장치의 상기 일라스틱 기억 장치(95), (96), (97)는 관련된 단국 클럭을 이용하여 기록되고, 기록 계수 회로(116)를 통해 기억 장치(117)에 인가되며, 상기 클럭 선택 제어 회로에 의해 주 클럭으로 선택된 특정 단국 클럭을 이용하여 상기 기억 장치(117)로부터 판독된다. 상기 선택된 클럭은 판독 계수회로(118)를 통해 인가된다. 기억 장치(95)와 같은 각각의 일라스틱 기억 장치내의 오프셋 제어 회로(130)는 상기 일라스틱 기억 장치의 기록/판독 동작에서 데이타의 손실이 없도록 보장한다. 모든 일라스틱 기억장치의 출력에서, 모든 단국으로부터의 단국 데이타가 타임 슬롯이 일치하는데, 이것은, 리드(91)상의 선택된 클럭이 모든 일라스틱 기억 장치를 판독하는데 사용되기 때문이다. 각각의 단국 라인(121), (122), (123)상의 패리티 프레이머(101), (102), (103)가 일단 충족되면, 상기 멀티플렉서 배열 제어 회로(108)는 패리티블럭이 상기 배열 회로(105), (106), (107)의 출력에서 일치되도록 각각의 단극 배열 회로(105)에 대한 필요한 지연 라인 셋팅을 계산할 수 있다.
만일 주어진 단국상의 패리티 프레이머가 작동될 수 없다면, 클럭 선택 제어는 상기 단국이 불량하다는 것을 지적하게 되고 또한 더미 패리티 블럭 발생기(140)의 출력으로 하여금, 타임 슬롯 스위치(99)로의 입력으로서 불량 단국으로부터의 데이타를 대치하도록 한다. 이것은 상기 주 라인(115)상의 상기 멀티플렉서출력이 제1도에 도시된 고속 중계기(75), (76), (77)에서 타이밍의 추출되도록 허용하기에 충분한 전이를 포함하게 되도록 보장하게 된다.
멀티플렉서 타임 슬롯 스위치(99)는 상기 몇몇의 수신된 단국 라인 신호를 상기 주 라인 신호에 인터리빙하기에 앞서 그 포맷을 변화시킨다. 상기 주 라인 신호의 포맷은 제5도에 도시된 바와 같이 몇몇의 단국으로부터의 인터리빙된 패리티 블럭중 하나이다. 타임 슬롯 스위치(99)는 클럭 선택 제어 회로(90)로부터의 신호에 응답하여 더미 패리티 블럭 발생기의 출력이 어떤 단국 라인 신호에 대체되도록 허용하는 스위칭 장치 뿐만 아니라, 단국당 몇개의 논리 회로와 몇개의 공통 논리 회로로 구성되어 있다.
상기 타임 슬롯 스위치(99)내의 단국당 논리 회로는 각각의 단국 입력에 대해 시프트 레지스터 메모리의 두 뱅크로 이루어진다. 각각의 레지스터 뱅크는 25비트 패리트 블럭을 수용하다. 데이타는 레지스터 두 뱅크에 교대로 기록된다. 하나의 주어진 레지스터 뱅크가 기록되고 있다면, 다른 하나의 레지스터 뱅크는 판독되고 있다.
상기 타임 슬롯 스위치(99)에 있는 상기 공통 논리 회로의 제어하에서, 상기 레지스터 뱅크로부터의 판독이 순차적으로 행해진다. 각각의 타임 슬롯 동안에 4개의 비트가 한번에 판독된다. 상기 타임 슬롯 스위치(9)의 출력은 삽입기(110)를 구동시키는 4선 병렬 버스(132)상에 나타난다.
상기 멀티플렉서 배열 제어 회로(108)는 각각의 단국 패리티 프레이머 회로(101), (102), (103)로부터 프레이밍 정보를 수신하고, 프로그램 가능하고, 조정 가능한 길이의 시프트 레지스터 지연 라인이 되는 상기 관련된 배열 회로(105), (106), (107)에 대한 필요한 지연 셋팅을 계산하기 위해 상기 프레이밍 정보를 이용한다.
상기 단국 라인 TRIB A에 대한 상기 배열 회로(105)에서의 상기 가변 지연 라인의 조정은 다음과 같이 작동된다. 상기 배열 제어기(108)에 있는 25상태 계수기는 선택된 단국 속도 클럭에 의해 구동되며, 모든상태를 통해 연속적으로 순환한다. 상기 패리티 프레이머 회로(101)는 상기 단국 TRIB A의 비트 스트림에 있는 상기 패리티 타임 슬롯의 위치를 확인한다. 상기 멀티플렉서 배열 제어기(108)는 상기 패리티 타임슬롯의 위치를 25상태 계수기의 상태와 비교하고, 상기 단국을 정렬하는데 필요한 관련 지연을 결정한다. 상기 필요한 지연 정보는 배열 회로의 지연 길이를 제어하기 위해 상기 단국 배열 회로 장치(105)로 통과된다.
상기 타임 슬롯 스위치(99)의 상기 4선 병렬 버스(132) 출력은 삽입기 회로(110)에서 라인 속도 신호로 변환된다. 상기 삽입기 회로(110)는 상기 4선 병렬 버스로부터의 데이타를 순차적으로 상기 라인상에 인가되도록 송신기로 단순히 보낸다 상기 삽입기 회로(110)는 리드(133)상의 상기 라인 속도 클럭에 의해 제어된다. 상기 라인 속도 클럭은 4배 주파수 체배기 회로(100)에서 리드(91)상의 선택된 단국 클럭으로부터 얻어 진다.
상기 멀티플렉서에 있어서 유일한 아날로그 회로인 상기 주파수 체배기 회로(100)는 상기 선택된 입력 단국 속도 클럭으로부터 상기 라인 속도 클럭을 발생시키는데 사용된다. 이 기능은 삽입기 회로(110)에서 적당한 클럭킹 마진을 확실하게 하기 위해 가변 길이 지연 라인과, 필터를 수반하는 비선형 소자를 사용함으로써 얻어진다. 만일 상기 라인 속도 클럭원으로 선택된 상기 단국 클럭에 위상 변조된 감시 응답이 있다면, 이들 위상 변조된 감시 응답은 4배의 주파수 채배기 회로(100)를 통하여 진행이 계속된다.
제8도는 제6도의 패리티 블럭 디멀티플렉서(86)의 블럭도이다. 몇몇의 단국으로부터의 인터리빙된 패리티 블럭으로 이루어진 상기 주 라인 신호는 상기 주 라인 리드(115)상에서 수신된다. 상기 주 라인 신호는 수신기(135)에 인가되는데, 상기 수신기는 리드(137)상의 상기 데이타 스트림을 재생하고 리드(138)상의 클럭 신호를 회복한다. 상기 주 라인 신호는 상기 패리티 블럭 디멀티플렉서(86)에서 상기 신호가 그 4개의 성분으로 된 단국 속도 신호로 환원된다. 각각의 단국 블럭상의 유일한 식별 워드의 상기 배열 워드 프레이머(180)에 의한 검사는 출력 단국 데이타가 적당한 수신 단국 라인으로 향하게 하도록 보장한다.
상기 블럭을 분리한 후, 상기 단국 데이타는 단국당 25-셀(cell) 일라스틱 기억 장치(141), (142), (143)로 기록되고, 연속적인 데이타가 얻어지는 그런 방법으로 단국 리드(146), (147), (148)상에서 판독된다. 완전한 패리티 블럭이 각각의 단국 리드(146), (147), (148)상에서 얻어지도록 보장하는 그런 적합한 방법으로 기록/판독 동작이 실행된다.
상기 분리기 회로(140)는 라인 속도 데이타를 수신한다. 단국 속도 클럭은 상기 주 라인 클럭 속도를 4로 나눔으로써 얻어진다. 상기 분리기 회로(140)는 상기 주 라인 속도 데이타를 상기 단국 속도로 4비트 넓이의 출력 데이타 버스(150)에 순차적으로 배치한다.
상기 분리기 회로(140)의 출력은 각각의 단국에 대해 하나의 패리티 비트와 24 데이타 비트를 더한 버스트(burst)인 것처럼 보여질 수 있다. 상기 버스트는 상기 4선 버스를 통해 한 비트씩 순차적으로 배치된다. 상기 데이타의 형식을 상기 단국 속도로 분리 라인상의 단국 데이타의 4개의 개별 연속 스트림으로 변화시키는 것이 후속 회로의 목적이다. 상기 4선 데이터는 각각의 단국에 있는 상기 25셀 일라스틱 기억 장치중 하나의 일라스틱 기억 장치(141)로 한번에 4비트씩 순차적으로 로드된다. 상기 기억 장치(141)가 꽉차면, 다음 기억 장치(142)로 로드되고 그렇게 계속된다. 최종 기억 장치(143)가 로드된 후에는, 제1기억 장치(141)가 다시 로드된다. 모든 단국에 대한 상기 공정은 공통 25 상태 디멀티플렉서 기록 계수기(160)의 제어하에 이루어진다. 상기 일라스틱 기억 장치(141), (142), (143)는 각각의 단국상의 상기 판독 계수기(161), (162), (163)의 제어하에서 판독된다. 상기 기록 및 판독 계수기의 "위상"은 일라스틱 기억 장치에서의 판독/기억 공정에서 데이타가 손실되지 않도록 유지된다. 상기 기억 장치(141)와 같은 각각의 일라스틱 기억장치로부터 판독된 데이타는 상기 리이드(146)상에서 단국 속도의 연속적인 열로된다. 멀티플렉서에 사용되는 형태와 동일한 패리티 프레이머(166), (167), (168)가 또한 상기 기억 장치 출력에서도 각각의 단국 리드(146), (147), (148)에 존재 한다.
상기 디멀티플렉서 기록 제어기(170)는 상기 패리티 프레이머(166), (167), (168)의 출력을 관찰하고, 또한 인입 라인 속도 데이타의 위상에 관하여 상기 25 상태 디멀티플렉서 기록 계수기(160)의 "위상"을 제어하기 위하여 상기 패리티 프레이머로부터의 정보를 이용한다. 상기 단국 클럭이 상기 디멀티플렉서 기록 계수기(160)에 인가되기 전에 클럭 개퍼(gapper) 회로(175)에서 상기 단국 속도 클럭 입력의 사이클을 이용시킴으로써 상기 "위상"이 변화된다. 상기 디멀티플렉서 기록 계수기(160)가 적당하게 셋트되면, 각각의 단국 라인 회로에 있는 상기 25셀 일라스틱 기억 장치(141), (142), (143)는 오직 그 단국 라인으로부터의 데이타만을 로드하게 되고 또한 상기 기억 장치가 판독될 때, 각각 단국상의 상기 패리티 프레이머(166), (167), (168)가 충족된다. 상기 단국당 일라스틱 기억 장치 및 관련 계수기와 제어기의 조합은 제7도의 멀티플렉서에 있는 타임 슬롯 스위치의 역 기능을 형성한다는 것을 주시하자.
상기 일라스틱 기억 장치(141), (142), (143)가 계수기 회로(178)에서 상기 주 라인 속도 클럭을 4로 나눔으로써 얻어긴 클럭으로 판독되기 때문에, 또한 감시 응답이 상기 라인 신호를 위상 변조에 의해 전송되기 때문에, 상기 인입 주 라인상의 감시 응답은 모든 단국 리드(146), (147), (148)상에 나타난다.
디멀티플렉서에서의 최종 동작은 상기 일라스틱 기억 장치(141), (142), (143)로부터 판독되는 완전한 패리티 블럭이 올바른 출력 라인(186), (187), (188)상에 나타나도록 보장하는 것이다. 이 동작 공유 배열 워드프레이머(180)와 배럴(barrel) 시프링 회로(182)가 사용된다. 상기 배열 워드 프레이머(180)는 각각의 단국 신호에서 유일한 식별 워드 패턴을 검출하고, 적당한 출력 라인(186), (187), (188)에 단국 리드 신호를 스위치하도록 상기 배럴 시프터에 명령을 보낸다. 상기 배렬 시프터(182)는 4단국 리드(146), (147), (148)중 어느 것을 상기 출력라인(186), (187), (188)중 어느 것에 순차적으로 접속할 수 있는 단순 스위칭 장치이다. 오직 하나의 단국만이 올바르게 배치하도록 보장하는 것이 필요하다. 상기 배럴 시프터 회로(182)는 하나의 단국이 올바르게 배치되면 다른 단국도 역시 올바르게 되는 그런 방법으로 설계된다.
상기 배럴 시프터 회로(182)로부터의 출력 라인(186), (187), (188)은 분리 송신기 회로(191), (192), (193)를 통하여 개개의 저속 단국 라인 TRIB A, TRIB B, THIB D에 인가된다.
전술한 것은 본 발명에 대한 한 실시예의 설명을 나타낸다. 상기 실시예와 함께 본 발명의 관점에서 명백하게 만들어진 다른 실시예도 첨부된 특허청구의 범위내에 포함된다고 생각된다.

Claims (6)

  1. 다수의 입력 단국 라인(TRIB A, TRIB B, TRIB D)각각으로부터의 시트의 블럭을 인터리빙 하기위한 디지탈 블럭 멀티플렉서(제7도)에 있어서, 상기 디지탈 블럭 멀티플렉서가, 제1 및 제2단국 라인으로부터 각각 프레임내의 디지탈 비트 스트림의 블럭열을 수용하기 위한 수단(87, 88, 89)과, 상기 제1 및 제2단국 라인 수단으로부터의 디지탈 비트 스트림의 블럭을 멀티플렉스된 비트 스트림(115)으로 인터리빙하기 위한 수단(84)을 구비하며, 각각의 프레임은 단국 라인 식별 정보와 디지탈 비트의 복수 블럭을 포함하고, 각각의 디지탈 비트 블럭은 복수 데이타 비트와 하나의 패리티 비트를 포함하며, 상기 제2단국 라인수단으로 부터의 블럭열은 상기 패리티 비트 위치의 주기적인 위치에 제어 정보를 함유한 비트를 포함하고 있는 디지탈 블럭 멀티플렉서 .
  2. 제1항에 있어서, 제1단국 라인으로 부터의 위상 변조된 라인 신호에 응답하여, 멀티플렉스된 비트스트림(115)에 위상 변조를 가하기 위한 수단(84)을 더 포함해서 이루어진 디지탈 블럭 멀티플렉서.
  3. 제1항에 있어서, 제2단국 라인으로 부터의 위상 변조된 라인 신호에 응답하여, 멀티플렉스된 비트스트림(115)에 위상 변조를 가하기 위한 수단(84)를 더 포함해서 이루어진 디지탈 블럭 멀티플렉서.
  4. 다수의 입력 단국 라인 각각으로부터의 비트의 블럭을 인터리빙 하기 위한 디지탈 전송 시스템(제1도)에 있어서, 상기 디지탈 전송 시스템이, 프레임에 디지탈 비트 스트림의 블럭열을 발생시키기 위한 제1 및 제2송신 단국 라인 수단과, 상기 제1 및 제2단국 라인으로부터의 디지탈 비트 스트림의 블럭을 멀티플렉스된 비트 스트림으로 인터리빙 하기 위한 수단(84)과, 멀트플렉스된 비트 스트림내의 단국 라인 식별 정보와 패리티 비트에 응답하여, 디지탈 비트 스트림의 블럭을 제1 및 제2수신 단국 라인을 위한 프레임의 식별된 디지탈 비트 스트림의 블럭 열로 디멀티플렉싱하기 위한 수단(86)을 구비하며, 상기 각각의 프레임은 단국 라인 식별 정보와 복수의 디지탈 비트 블럭을 포함하고, 상기 디지탈 비트의 각 블럭은 복수 데이타 비트와 하나의 패리티 비트를 포함하며, 상기 제2단국 라인 수단으로부터의 디지탈 비트 스트림의 블럭열은 제어 정보를 함유한 패리티 비트중 주기적인 하나의 비트를 포함하고 있는 디지탈 전송 시스템.
  5. 멀티플렉스된 비트 스트림으로부터의 비트 블럭을 분리하기 위한 디지탈 블럭 디멀티플렉서(제8도)에 있어서, 상기 디지탈 블럭 디멀티플렉서가, 제1 및 제2단국 라인으로부터의 프레임에 인터리빙된 디지탈 비트 스트림의 블럭을 포함하는 멀티플렉스된 비트 스트림을 수신하기 위한 수단(135)과, 제1 및 제2단국 라인 수단으로부터의 디지탈 비트 스트림의 블럭을 패리티 비트와 제어 정보를 포함하는 분리 단국 라인 신호로 분리하기 위한 수단(86)을 구비하며, 상기 각각의 프레임은 단국 라인 식별 정보와 복수의 디지탈 비트 블럭을 포함하고, 디지탈 비트의 각각의 블럭은 복수 데이타 비트와 하나의 패리티 비트를 포함하며, 상기 제2단국 라인으로부터의 블럭 열은 패리티 비트 위치중 주기적인 한 위치에 제어 정보를 함유한 비트를 포함하고 있는 디지탈 블럭 디멀티플렉서.
  6. 제5항에 있어서, 멀티플렉스된 비트 스트림의 위상 변조된 신호에 응답하여, 제1 및 제2수신 단국을 위한 프레임의 디지탈 비트 스트림의 블럭 열에 위상 변조를 가하기 위한 수단(86)을 더 포함해서 이루어진 디지탈 블럭 디멀티플렉서 .
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