FR2600473A1 - Dispositif de multiplexage pour un systeme de transmission numerique - Google Patents
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Abstract
L'INVENTION CONCERNE LES TELECOMMUNICATIONS OPTIQUES. UN SYSTEME DE TELECOMMUNICATION OPTIQUE PAR CABLE SOUS-MARIN COMPREND NOTAMMENT DEUX MULTIPLEXEURSDEMULTIPLEXEURS 69, 70 QUI ASSURENT LA JONCTION ENTRE UNE LIGNE PRINCIPALE RAPIDE EQUIPEE DE REPETEURS 75, 76, 77 ET DES LIGNES TRIBUTAIRES LENTES EQUIPEES DE REPETEURS 71, 74, 78-81 QUI SONT CONNECTEES A DES TERMINAUX RESPECTIFS 61-68. LES MULTIPLEXEURSDEMULTIPLEXEURS SONT IMMERGES ET ILS ASSURENT LA TRANSMISSION DES DONNEES, D'UNE INFORMATION DE PARITE ET D'UNE INFORMATION DE SIGNALISATION DE MAINTENANCE DESTINEE A DES OPERATIONS DE TELEMESURE ET DE TELECOMMANDE POUR DES COMPOSANTS DU SYSTEME, TELS QUE LES REPETEURS. APPLICATION AUX CABLES DE TELECOMMUNICATIONS TRANSOCEANIQUES A FIBRES OPTIQUES.
Description
i
DISPOSITIF DE MULTIPLEXAGE POUR UN SYSTEME DE TRANSMISSION NUMERIQUE
Cette invention concerne un dispositif de multiplexage de blocs de contrôle de parité qui est plus précisé5 ment un dispositif qui multiplexe sur une seule ligne équipée de répéteurs des signaux numériques provenant de plusieurs lignes tributaires, avec transmission simultanée par le dispositif de multiplexage d'une signalisation de supervision destinée à commander à la fois les lignes tributaires 10 et la ligne unique équipée de répéteurs.
La supervision de répéteurs immergés est la raison
principale de l'utilisation de terminaux spéciaux dans des systèmes de transmission par guides de lumière sous-marins.
Cependant, la supervision des répéteurs est également l'obstacle principal à la réalisation d'un multiplexeur immergé pour de tels systèmes. La supervision de répéteurs sous-marins est basée sur un format de signal spécialisé que génère l'un des terminaux. Ce format comprend un bit de
parité de bloc pour chaque bloc de vingt-quatre bits de don20 nées. Ces bits de parité de bloc remplissent deux fonctions.
Premièrement, ils permettent de déterminer des erreurs de parité au niveau des répéteurs, dans le but de contrôler les performances d'erreur de bloc de la ligne. Secondement, en inversant périodiquement de façon intentionnelle l'un des bits de parité, le terminal émet des signaux d'ordre vers le répéteur, et le répéteur génère une sous-porteuse pour ren- voyer des réponses vers le terminal qui émet des ordres. La préservation de ces deux fonctions présente d'importantes difficultés lorsqu'on utilise dans des systèmes sous-marins
des architectures de multiplexeurs numériques existantes.
Une opération dite de "fil d'ordre", effectuée d'une station se trouvant dans un terminal vers une station 5 se trouvant dans un autre terminal, est également basée sur le format de signal spécialisé que génère le terminal. Ce format procure périodiquement des bits prévus de façon spécifique pour des communications ayant leur origine dans une station située dans un terminal et aboutissant à une station 10 située dans un second terminal. La transmission de ces signaux de fil d'ordre présente également un problème dans
des architectures de multiplexeurs existantes.
Un dispositif de multiplexage destiné à entrelacer des blocs de bits provenant de lignes tributaires résout 15 ces problèmes ainsi que d'autres. Des séquences de blocs de trains de bits numériques sont reçues dans des trames provenant de chaque ligne tributaire. Chaque trame comprend une information d'identification de ligne tributaire et plusieurs blocs de bits. Chaque bloc de bits comprend plusieurs 20 bits de données et un bit de parité de bloc. La séquence de blocs provenant d'une ligne tributaire comprend également périodiquement, dans l'une des positions de bit de parité du bloc, un bit contenant une information de commande. Les
blocs de trains de bits numériques sont multiplexés en un 25 seul train de bits multiplexé.
On peut utiliser le même dispositif dans un équipement d'émission de terminal pour de tels systèmes.
On pourra mieux comprendre l'invention en se référant à la description détaillée qui suit, fait en relation 30 avec les dessins annexés, dans lesquels:
La figure 1 est un schéma synoptique d'un système de transmission numérique prévu pour le multiplexage de blocs conformément à l'invention; La figure 2 est un schéma synoptique d'un système 35 de transmission numérique sans multiplexage; La figure 3 est un tableau montrant le format de trames de bits utilisées dans le système de la figure 2;
La figure 4 est un schéma synoptique d'un multiplexeur de blocs de contrôle de parité.
La figure 5 est un tableau montrant un exemple du format pour le multiplexage de blocs de contrôle de parité provenant de quatre ligne tributaires; La figure 6 est un schéma synoptique d'un démultiplexeur de blocs de contrôle de parité; La figure 7 est un schéma synoptique détaillé d'un multiplexeur de blocs de contrôle de parité; La figure 8 est un schéma synoptique détaillé d'un
démultiplexeur de blocs de contrôle de parité.
Signalisation et contrôle d'erreur dans une ligne équipée de 15 répéteurs En considérant la figure 2, on voit un système de transmission par fibres optiques 30, sans aucun multiplexage, prévu pour être installé au fond d'un océan. Le système est conçu de façon à émettre des signaux en modulation par 20 impulsions et codage à partir d'un terminal d'extrémité
ouest 31, vers un terminal d'extrémité est 34, par l'intermédiaire d'une ligne équipée de répéteurs, 32, qui peut avoir une longueur de plusieurs milliers de kilomètres.
Simultanément, un autre train d'impulsions est émis du ter25 minal d'extrémité est 34 vers le terminal d'extrémité ouest 31. Les trains d'impulsions optiques sont atténués dans des fibres le long de la ligne. Les trains d'impulsions sont régénérés dans des répéteurs 35, 36, 37 et 38, placés régulièrement le long de la ligne, pour assurer une transmission 30 de bonne qualité. Bien que quatre répéteurs seulement soient représentés sur la figure 2, on peut utiliser dans la ligne une centaine de répéteurs ou plus. La ligne est représentée sous une forme interrompue entre les répéteurs 36, 37 et 38,
pour indiquer qu'on peut insérer des sections de répéteurs 35 supplémentaires.
On utilise une technique de détection d'erreur de parité de bloc dans le système, pour contrôler continuellement la qualité de transmission du signal dans les deux directions le long de la ligne. Comme le montre le Tableau A sur la figure 3, les signaux de ligne en modulation par impulsions et codage sont organisés sous un format correspondant à des groupes répétitifs de quatre trames, chaque
trame comprenant cinquante-six blocs de données codées.
Chaque bloc comprend vingt-cinq bits. Il y a vingt-quatre 10 bits de données plus un bit de parité de bloc paire P dans chaque bloc, sauf dans le dernier bloc 56 de la trame 4. Les bits de parité de bloc se trouvent dans la dernière position de bit des blocs. Les blocs de données sont émis simultanément dans les deux directions de terminal en terminal. Par 15 conséquent, les bits de parité de bloc dans une trame définissent un canal de parité de bloc dans les deux directions
de transmission de terminal en terminal sur toute la longueur du système.
En plus de la mesure du taux d'erreur de bit d'une 20 extrémité à l'autre, un système de signalisation de maintenance est superposé sur ce canal de parité de bloc pour commander la surveillance des performances des sections de répéteur, pendant qu'elles sont en service, pour commander la substitution de dispositifs ou d'équipements de réserve 25 dans des répéteurs se trouvant au fond de la mer, et pour commander d'autres fonctions telles que la substitution
d'une fibre à une autre.
Dans le canal de parité de bloc, une position de bit de parité d'une trame sur quatre est affectée à la signalisation de maintenance. Cette position de bit S, répétitive, ou périodique, qui correspond à la dernière position de bit du'bloc 56 dans la trame 4 sur la figure 3, est utilisée pour émettre des ordres à partir de l'un quelconque des terminaux, vers l'autre terminal d'extrémité, par l'in35 termédiaire de la ligne équipée de répéteurs. Le train de bits résultant qui correspond à 1 bit sur 224 dans le canal de bit de parité de bloc, est ignoré à l'extrémité éloignée en ce qui concerne la détermination du taux d'erreur de bit du système. On appellera ci-après ce train de bits de signa5 lisation un canal d'ordre pour la signalisation de maintenance. Un tel canal d'ordre est disponible dans les deux directions dans le système, de façon que la signalisation de maintenance puisse être émise par n'importe quel terminal d'extrémité. On utilise la signalisation de maintenance pour
remplir diverses fonctions dans le système de transmission.
On peut déterminer sélectivement un taux d'erreur de bit dans chaque section de ligne dans le système, sans interruption du service. On peut contr8ler sélectivement la tension 15 de commande automatique de gain et le courant de polarisation de laser de chaque régénérateur. On peut commuter par télécommande un équipement de réserve, tel que des émetteurs à laser, des régénérateurs et des fibres, pour remplacer
d'autres équipements similaires dans le système dont le 20 fonctionnement se dégrade ou qui sont devenus défectueux.
On réalise une telle signalisation de maintenance par des ordres codés qui sont émis dans la ligne équipée de répéteurs, dans un canal d'ordre quelconque, comme décrit
dans le brevet des E.U.A. no 4 633 464, délivré à C.D. 25 Anderson.
Un canal de réponse, décrit dans le brevet des E.U.A. n 4 586 186, également délivré à C.D. Anderson, est utilisé pour transmettre de l'information provenant d'un répéteur de fagon à la renvoyer vers le terminal qui a émis 30 l'ordre demandant l'information. Ce canal de réponse est mis en oeuvre par modulation de phase du signal de la ligne qui quitte le répéteur en direction du terminal ayant émis l'ordre. La fréquence de sous-porteuse de cette modulation de phase est déterminée par la période et donc par la fré35 quence des bits S. La fréquence des bits S est la même pour
le canal d'ordre et pour le canal de réponse.
Multiplexage des blocs de contrôle de parité On va maintenant considérer la figure 1 qui montre un système de transmission par fibres optiques, comportant deux multiplexeurs/démultiplexeurs immergés 69 et 70, qui est prévu pour être installé au fond d'un océan. Les terminaux 61, 63, 65 et 67 et le multiplexeur/démultiplexeur immergé 69 se trouvent sur la côte ouest de l'océan. Les terminaux 62, 64, 66 et 68 et le multiplexeur/démultiplexeur 10 immergé 70 se trouvent sur la côte est. Le système est conçu de façon à émettre des signaux en modulation par impulsions et codage du terminal de la côte ouest, 61, vers le terminal de la côte est, 62, par l'intermédiaire des deux multiplexeurs/démultiplexeurs immergés 69 et 70 et des trois lignes 15 équipées de répéteurs, qui comportent les répéteurs 71, 72, , 76, 77, 78 et 79. Simultanément, un autre train d'impulsions est émis par le terminal de la côte est 62 vers le terminal de la côte ouest, par l'intermédiaire des deux multiplexeurs/démultiplexeurs immergés 70 et 69 et des trois 20 lignes équipées de répéteurs, comportant les répéteurs 79, 78, 77, 76, 75, 72 et 71. De façon similaire, des signaux en modulation par impulsions et codage sont transmis entre des
paires de terminaux 63 et 64, 65 et 66, et 67 et 68.
Les répéteurs qui se trouvent dans la ligne prin25 cipale rapide, comprenant les répéteurs 75, 76 et 77, et dans chacune des huit lignes tributaires lentes, réagissent de la même manière à des ordres de supervision, comme décrit ci-dessus pour la configuration de la figure 2. Comme dans cette configuration, chaque terminal sur la figure 1 donne au train de ligne tributaire sortant un format correspondant à des blocs de contrôle de parité à 25 bits. Chaque terminal contrôle les erreurs de parité du train entrant. Chaque répéteur peut recevoir des ordres de supervision et répondre
à ces ordres.
Chaque multiplexeur/démultiplexeur de blocs de contrôle de parité 69 et 70 contient un multiplexeur de blocs de contrôle de parité et un démultiplexeur de blocs de contrôle de parité. Le multiplexeur de blocs de contrôle de parité combine les quatre signaux tributaires lents entrants, qui sont des signaux synchrones, en un seul signal sortant sur la ligne principale rapide. Le démultiplexeur de blocs de contrôle de parité sépare un signal entrant de la ligne principale rapide en quatre signaux tributaires lents sortants. La combinaison de trains tributaires en un train de ligne principale et la séparation du train de ligne principale en quatre trains tributaires sont effectuées de façon à transmettre le canal de parité, le canal d'ordre et le canal de réponse. Dans les multiplexeurs/démultiplexeurs 69 et 70, les blocs de contrôle de parité à 25 bits provenant 15 des quatre tributaires sont placés séquentiellement, bloc par bloc, sur la ligne principale rapide. Chaque bloc de contrôle de parité comprend vingt-quatre bits de données plus un bit de parité. Aucun bit de service d'une sorte quelconque n'est ajouté par le multiplexeur pour produire le 20 train multiplexé de la ligne principale. A l'extrémité réceptrice de la ligne principale rapide, une séparation bloc par bloc est effectuée, et l'identification des-trains tributaires dans un but d'acheminement est effectuée par
l'intermédiaire de mots d'alignement de trame spécifiques, 25 à 12 bits, dans chaque train tributaire.
On notera les propriétés suivantes du train multiplexé de la ligne principale. Chaque erreur de parité dans un signal tributaire entrant dirigé vers le multiplexeur de blocs de parité, se prolonge sous la forme d'une erreur de 30 parité dans le train multiplexé sortant de la ligne principale. Chaque erreur de parité qui est transmise par le train multiplexé de la ligne principale est démultiplexée sous la
forme d'une erreur de parité dans l'un des huit signaux tributaires lents sortants. On peut donc contrôler continuelle35 ment la présence d'erreurs de parité dans le système com-
plet. Des viols de parité intentionnels, insérés dans un signal tributaire lent à une cadence de P par seconde, font apparaître des viols de parité à une cadence de P par seconde dans le train multiplexé. En choisissant des valeurs -appropriées pour P, des canaux d'ordre et de réponse pour les répéteurs du signal multiplexé sont établis dans l'ensemble du système. La transmission d'un canal de réponse par un multiplexeur/démultiplexeur immergé, d'une ligne tributaire vers la ligne principale ou de la ligne principale vers les lignes tributaires, s'effectue en plaçant une modulation de phase sur le ou les signaux sortants, sur la base de la modulation de phase d'un signal entrant. Dans le multiplexeur de blocs de contrôle de parité, la modulation de phase 15 est placée sur le train sortant de la ligne principale avec une horloge obtenue par multiplication du rythme d'horloge de la ligne tributaire entrante comportant le signal de réponse. La sélection de l'horloge tributaire s'effectue par l'intermédiaire d'un ordre qui est dirigé du terminal 20 vers le multiplexeur de blocs de contrôle de parité. Dans le démultiplexeur de blocs de contrôle de parité, la modulation de phase du train entrant de la ligne principale est placée sur tous les signaux tributaires sortants, avec des
horloges obtenues par division du rythme d'horloge du train 25 de la ligne principale.
On notera que dans un multiplexeur/démultiplexeur immergé, des blocs de contrôle de parité sont entrelacés et séparés sans ajout ou suppression de bits quelconques. On effectue ceci en utilisant une seule horloge, 82 sur la 30 figure 1, pour établir les fréquences de signal pour les quatre signaux tributaires qui doivent être entrelacés en un signal multiplexé. La fréquence de ce signal multiplexé est elle-même obtenue à partir de la fréquence de l'un des
signaux tributaires. En résumé, le système utilise une syn35 chronisation en boucle.
Description générale du multiplexeur de blocs de contrâle de
parité La figure 4 montre les entrées et les sorties d'un multiplexeur de blocs de contrôle de parité 84. Le train de bits multiplexé de la ligne principale a un débit binaire de 591,2 Mbit/s, et le débit binaire des tributaires lents est de 147,8 Mbit/s. On atteint une fiabilité appropriée pour l'utilisation sous-marine en prévoyant des équipements de réserve et une commutation de protection, sous la commande 10 de la supervision. En cas de défaillance de l'une des lignes tributaires, le multiplexeur immergé insérera sur la ligne principale des blocs de contrôle de parité fictifs à
la place correspondant à la ligne tributaire défaillante.
Le format du train multiplexé est indiqué par le 15 Tableau B de la figure 5. L'axe horizontal représente le temps. Comme il est indiqué à la ligne supérieure et à la ligne inférieure, un bloc de contrôle de parité complet, provenant de chaque ligne tributaire, est multiplexé séquentiellement sur la ligne principale. Par exemple, la 20 colonne de gauche représente la trame 1, bloc 56, provenant de la ligne tributaire A. Le bloc suivant multiplexé sur la ligne principale est la trame 3, bloc 30, provenant de la ligne tributaire B. Ces blocs sont suivis par des blocs provenant des lignes tributaires C et D. Ensuite, le bloc insé25 ré est le bloc immédiatement suivant provenant de la ligne tributaire A. Ce bloc est le bloc 1 de la trame 2 de la ligne tributaire A. Entre deux blocs de contrôle de parité séquentiels à 25 bits provenant de la ligne tributaire A se trouvent un bloc de contrôle de parité à 25 bits provenant 30 de la ligne tributaire B, un bloc de contrôle de parité à bits provenant de la ligne tributaire C et un bloc de contrôle de parité à 25 bits provenant de la ligne tributaire D. Il existe des relations similaires pour des blocs de contrôle de parité séquentiels à 25 bits provenant des 35 lignes tributaires B, C et D. Le canal de signalisation sur la ligne principale est activé par le placement d'un bit de signalisation S dans le bloc 56 de trames périodiques d'une ligne tributaire sélectionnée quelconque. La fréquence des bits S dépend du système. Dans cet exemple, avec quatre lignes tributaires pour la signalisation dirigée vers des répéteurs dans la ligne principale, le bit S est inséré dans chaque trame dela ligne tributaire sélectionnée, au lieu d'être inséré dans
une trame sur quatre, comme représenté sur la figure 3.
Comme le montre la figure 5, ceci conduit-à un bit de signalisation tous les 224 blocs de contrôle de parité, comme c'est le cas pour la figure 3. Cependant, dans l'exemple présent, pour la signalisation dirigée vers des répéteurs dans une ligne tributaire, le canal de signalisation sur la 15 ligne tributaire est activé par le placement d'un bit de signalisation S dans le bloc 56 d'une trame sur deux, ce qui correspond à la moitié de la fréquence correspondant au
canal de signalisation de la ligne principale.
L'horloge pour le train multiplexé de la ligne 20 principale est élaborée à partir de l'horloge entrante de l'une des lignes tributaires. Si cette ligne tributaire achemine une réponse de supervision dans son canal de réponse, une réponse correspondante sera placée dans le canal de
réponse du train multiplexé de la ligne principale.
On utilise la signalisation de supervision vers le multiplexeur de blocs de contrôle de parité pour sélectionner l'horloge tributaire qu'on utilise-pour générer l'horloge pour le train multiplexé de la ligne principale. La sélection de l'horloge appropriée d'une ligne tributaire, à 30 des instants désirés, permet de transmettre des réponses de supervision par le multiplexeur de blocs de contrôle de parité.
Description générale du démultiplexeur de blocs de contrôle
de parité La figure 6 montre les entrées et les sorties d'un démultiplexeur de blocs de contrôle de parité 86. Le signal entrant sur la ligne principale, dont le format de multiplex est représenté sur la figure 5, est séparé successivement, bloc par bloc, en quatre signaux sortants de lignes tribu5 taires, avec tous les blocs de contrôle de parité de la ligne tributaire A dans un signal de ligne tributaire, tous les blocs de contrôle de parité de la ligne tributaire B dans un second signal de ligne tributaire, tous les blocs de contrôle de parité de la ligne tributaire C dans un troisiè10 me signal de ligne tributaire, et tous les blocs de contrôle de parité de la ligne tributaire D dans un quatrième signal de ligne tributaire. Toutes les horloges de ligne tributaire sont élaborées à partir de l'horloge du train multiplexé de la ligne principale. Si le canal de réponse du train multi15 plexé achemine une réponse de supervision, cette réponse
apparaît dans le canal de réponse de chaque ligne tributaire.
Les identités des lignes tributaires sont déterminées par l'observation des mots d'alignement de trame à 12 bits qui apparaissent une fois dans chaque trame. Chaque ligne tributaire possède un mot d'alignement de trame à
12 bits qui lui est propre.
Supervision avec des multiplexeurs/démultiplexeurs immergés En considérant la figure 1, on note que la super25 vision de la ligne principale rapide,-des multiplexeurs/ démultiplexeurs immergés 69 et 70 et des lignes tributaires lentes connectées aux terminaux 67 et 68, est effectuée à partir du terminal 67. On émet des ordres vers les répéteurs rapides 75, 76 et 77 en insérant un bit de signalisation S 30 dans chaque trame du signal de ligne tributaire émis par le
terminal 67. On émet des ordres dirigés vers les répéteurs lents 73, 74, 80 et 81 en insérant un bit de signalisation dans une trame sur deux du signal émis par le terminal 67.
La supervision des six autres lignes tributaires lentes est 35 effectuée par des ordres de supervision appropriés qui sont
émis par l'un des terminaux se trouvant à l'extrémité de l'une de ces lignes tributaires qui correspond à la côte.
Une réponse de supervision à des ordres émis par le terminal 67 vers l'un quelconque des répéteurs rapides, 5 75, 76 ou 77 revient par l'intermédiaire du multiplexeur/ démultiplexeur immergé 69 et des lignes tributaires de la côte ouest, en direction de tous les terminaux 61, 63, 65 et 67. De façon similaire, une réponse à un ordre provenant du terminal 67 et dirigée vers l'un quelconque des répéteurs lents 80 ou 81 revient vers tous les terminaux 61, 63, 65 et 67, par l'intermédiaire des deux multiplexeurs/démultiplexeurs 69 et des lignes tributaires de la côte ouest. Une réponse à un ordre provenant du terminal 67 et dirigé vers l'un ou l'autre des répéteurs 73 ou 74 est renvoyée vers le terminal 67. De façon similaire, une réponse à un ordre dirigé vers un répéteur dans l'une quelconque des autres lignes tributaires lentes, est renvoyée vers le terminal qui a émis l'ordre et qui se trouve à l'extrémité de cette même ligne lente. On contrôle au niveau du terminal 68 les performances d'erreur d'une extrémité à l'autre, du terminal 67 - vers le terminal 68, en observant les erreurs de parité dans
- le canal de parité. Des considérations similaires s'appliquent au contrôle des erreurs dans la transmission entre des 25 paires de terminaux 61 et 62, 63 et 64, et 65 et 66.
On contrôle des erreurs générées dans la ligne rapide en observant les erreurs de parité qui sont détectées
dans les répéteurs rapides 75, 76 et 77.
La figure 7 est un schéma synoptique du circuit multiplexeur de blocs de contrôle de parité 84 de la figure 4. Les données et l'horloge sont récupérées par des récepteurs 87, 88 et 89 à partir de signaux reçus sur chacun des quatre lignes tributaires qui portent les désignations TRIB A, TRIB B, TRIB C, et TRIB D. On choisit l'une des hor35 loges de ligne tributaire, par l'intermédiaire d'un circuit de commande de sélection d'horloge 90 et de la signalisation de supervision qui est appliquée, de façon qu'elle soit la source de synchronisation du multiplexeur. L'horloge de ligne tributaire sélectionnée est distribuée par un conduc5 teur 91 à tous les circuits de traitement de signal, tels que des mémoires élastiques 95, 96 et 97 et un commutateur
d'intervalles de temps 99, et elle est multipliée par quatre dans un multiplicateur de fréquence 100, pour donner l'horloge de la ligne principale.
A chaque ligne tributaire sont affectés un circuit de reconnaissance de trame de parité 101, 102, 103 et un circuit d'alignement 105, 106, 107, et il existe également un circuit de commande d'alignement de multiplexeur 108, qui aligne les blocs de contrôle de parité des lignes tributai15 res, de façon que l'intervalle de temps de parité dans chaque bloc provenant de chaque ligne tributaire apparaisse en même temps à l'entrée du commutateur d'intervalles de temps 90. Le commutateur d'intervalles de temps 90 change le format des blocs de contrôle de parité des lignes tributaires, 20 de façon qu'un circuit d'entrelacement 110, qui travaille
sur les quatre sorties du commutateur d'intervalles de temps 99, produise des blocs de contrôle de parité entrelacés sur la ligne principale 115, avec un débit binaire qui est quatre fois supérieur à celui des lignes tributaires.
Pour chaque ligne tributaire, le circuit d'alignement 105, 106 et 107 compense des longueurs physiques et électriques variables des lignes tributaires. Pour aligner les trains des lignes tributaires, il est nécessaire de localiser les intervalles de temps de parité, et on utilise 30 dans ce but un circuit de reconnaissance de trame de parité 101, 102 et 103 sur chaque ligne tributaire. Le circuit de reconnaissance de trame de parité est connecté en dérivation
sur la ligne de données 121, 122 et 123 de la ligne tributaire. Il a pour fonction de rechercher des blocs de contrô35 le de parité paire qui ont une longueur de vingt-cinq inter-
valles de temps. Le circuit de reconnaissance de trame de
parité 101, 102 et 103 marque ensuite la position de l'intervalle de temps de parité au moyen d'une impulsion de sortie sur un conducteur de commande 125.
Des opérations d'écriture dans les mémoires élastiques 95, 96 et 97 de chaque structure de circuit-de ligne tributaire s'effectuent en utilisant l'horloge de ligne tributaire associée, qui est appliquée par un circuit compteur d'écriture 116 à une mémoire 117, et les opérations de lec10 ture s'effectuent à partir de la mémoire 117 en utilisant l'horloge de ligne tributaire particulière que le circuit de commande de sélection d'horloge 90 a sélectionnée comme étant l'horloge maîtresse. L'horloge sélectionnée est appliquée par l'intermédiaire d'un circuit compteur de lecture 15 118. Un circuit de commande de décalage 130 dans chaque mémoire élastique, telle que la mémoire 95, évite la perte de données dans les opérations de lecture/écriture de la mémoire élastique. Aux sorties de toutes les mémoires élastiques, les données de ligne tributaire provenant de toutes 20 les lignes tributaires ont des intervalles de temps qui coïncident, du fait qu'on utilise l'horloge sélectionnée sur le conducteur 91 pour lire le contenu de toutes les mémoires élastiques. Une fois que la condition définie par le circuit de reconnaissance de parité 101, 102 et 103 sur 25 chaque ligne tributaire 121, 122 et 123 est satisfaite, le circuit de commande d'alignement de multiplexeur 108 peut calculer le réglage de ligne à retard désiré pour chaque circuit d'alignement de ligne tributaire 105, 106 et 107, de
façon que des blocs de contrôle de parité coincident aux 30 sorties des circuits d'alignement 105, 106 et 107.
Si l1e circuit de reconnaissance de trame de parité sur une ligne tributaire donnée ne peut pas effectuer la reconnaissance de trame, le circuit de commande de sélection
d'horloge indique que cette ligne tributaire est défectueu35 se, et il fait en sorte que le générateur de blocs de con-
trôle de parité fictifs 140 remplace les données provenant de la ligne tributaire défectueuse, au niveau d'une entrée du commutateur d'intervalles de temps 99. Ceci fait en sorte que le signal de sortie dumultiplexeur sur la ligne princi5 pale 115 contienne suffisamment de transitions pour permettre l'extraction du rythme d'horloge dans les répéteurs
rapides 75, 76 et 77 représentés sur la figure 1.
Le commutateur d'intervalles de temps de multiplexeur 99 change le format des différents signaux de ligne tributaire reçus, en préparation à leur entrelacement dans le signal de la ligne principale. Le format du signal de la ligne principale est un format de blocs de contrôle de parité entrelacés provenant des différentes lignes tributaires, comme le montre la figure 5. Le commutateur d'intervalles de 15 temps 99 comprend des circuits logiques affectés en propre à chaque ligne tributaire et des circuits logiques communs, en plus d'une structure de commutation qui permet de substituer le signal de sortie du générateur de blocs de contrôle de
parité fictifs à l'un quelconque des signaux de ligne tribu20 taire, sous l'effet d'un signal provenant du circuit de commande de sélection d'horloge 90.
Les circuits logiques affectés en propre à chaque ligne tributaire dans le commutateur d'intervalles de temps 99 sont constitués par deux groupes de registres à décalage 25 de mémoire pour chaque entrée de ligne tributaire. Chaque groupe de registres contient un bloc de contrôle de parité à vingt-cinq bits. Des données sont écrites dans les groupes de registres d'une manière alternée. Lorsqu'une opération
d'écriture est effectuée dans un groupe de registres donné, 30 une opération de lecture est effectuée dans l'autre.
La lecture dans les groupes de registres est effectuée séquentiellement sous la commande des circuits logiques communs dans le commutateur d'intervalles de temps 99. Quatre bits sont lus simultanément au cours de chaque 35 intervalle de temps. Le signal de sortie du commutateur d'intervalles de temps 99 apparaît sur un bus parallèle à quatre lignes, 132, qui attaque le circuit d'entrelacement 110.
Le circuit de contrôle d'alignement de multiple5 xeur 108 reçoit une information de définition de trame à partir de chaque circuit de reconnaissance de trame de ligne tributaire 101, 102 et 103, et il utilise cette information de définition de trame pour calculer les valeurs de retardexigées pour les circuits d'alignement 105, 106 et 107 asso10 ciés, qui sont des lignes à retard programmables, constituées par des registres à décalage de longueur réglable.
Le réglage de la ligne à retard variable dans le circuit d'alignement 105 pour la ligne tributaire TRIB A s'effectue de la manière suivante. L'horloge de rythme de 15 ligne tributaire sélectionnée attaque un compteur à vingtcinq états dans le circuit de commande d'alignement 108, et ce compteur passe continuellement par tous ses états, de façon cyclique. Le circuit de reconnaissance de trame de parité 101 identifie la position des intervalles de temps de 20 parité dans le train de bits de la ligne tributaire TRIB A. Le circuit de commande d'alignement de multiplexeur 108 compare la position de ces intervalles de temps de parité avec l'état du compteur à vingt-cinq états, et il détermine le retard relatif qui est nécessaire pour aligner la ligne tri25 butaire. Cette information de retard nécessaire est transmise au circuit d'alignement de ligne tributaire 105, pour
commander la durée du retard du circuit d'alignement.
Le signal de sortie du bus parallèle à quatre lignes 132 du commutateur d'intervalles de temps 99 est con30 verti pour donner le signal de rythme de ligne principale dans le circuit d'entrelacement 110. Ce circuit d'entrelacement 110 émet simplement vers l'émetteur les données provenant du bus parallèle à quatre lignes, pour les placer sur
la ligne d'une manière séquentielle. Le circuit d'entrelace35 ment 110 est commandé par l'horloge au rythme de ligne prin-
cipale sur un conducteur 133. Cette horloge au rythme- de ligne principale est obtenue à partir de l'horloge de la ligne tributaire sélectionnée, sur le conducteur 91, dans le
circuit multiplicateur de fréquence par quatre, 100.
Le multiplicateur de fréquence 100, qui est le seul circuit analogique dans le multiplexeur, est utilisé pour produire l'horloge au rythme de ligne principale, à partir de l'horloge d'entrée sélectionnée au rythme de ligne tributaire. On réalise cette fonction au moyen d'un disposi10 tif non linéaire suivi par un filtre et une ligne à retard de longueur variable, pour assurer des marges appropriées pour les signaux d'horloge dans le circuit d'entrelacement 110. Si des réponses de supervision modulées en phase sont présentes sur l'horloge de ligne tributaire qui est sélec15 tionnée en tant que source pour l'horloge au rythme de ligne principale, ces réponses de supervision modulées en phase
sont préservées au cours du passage par le circuit multiplicateur par quatre 100.
Schéma synoptique du démultiplexeur de blocs de contrôle de 20 parité
La figure 8 montre un schéma synoptique du démultiplexeur de blocs de contrôle de parité 86 de la figure 6.
Le signal de la ligne principale, constitué par des blocs de contrôle de parité entrelacés provenant des différentes 25 lignes tributaires, est reçu sur le conducteur de ligne principale 115. Ce signal de ligne principale est appliqué à un récepteur 135 qui reproduit le train de données sur un conducteur 137, et qui récupère un signal d'horloge sur un conducteur 138. Le signal de ligne principale est réduit dans le démultiplexeur de blocs de contr8le de parité 86 à ses quatre signaux constitutifs au rythme de ligne tributaire. L'examen par le circuit de reconnaissance de mot d'alignement 180 du mot d'identification spécifique dans chaque bloc de ligne tributaire, fait en sorte que les données de 35 sortie de ligne tributaire soient dirigées vers la ligne
tributaire réceptrice appropriée.
Après séparation des blocs, les données de ligne tributaire sont écrites dans des mémoires élastiques à vingt-cinq cellules 141, 142 et 143, chacune d'elles étant affectée en propre à une ligne tributaire, et elles sont lues et appliquées sur des conducteurs de ligne tributaire 146,4147 et 148 de manière à fournir des données continues. L'opération de lecture/écriture est effectuée d'une manière
adaptative, de fagon à garantir l'obtention de blocs de con10 trôle de parité complets sur chaque conducteur de ligne tributaire 146, 147 et 148.
Le circuit séparateur 140 reçoit des données au rythme de ligne principale. On obtient une horloge au rythme de ligne tributaire en divisant par quatre le rythme d'hor15 loge de la ligne principale. Le circuit séparateur 140 place séquentiellement les données au rythme de la ligne principale sur un bus de données de sortie 150, d'une largeur de
quatre bits, au rythme de ligne tributaire.
On peut considérer que l'information de sortie du 20 circuit séparateur 140 est constituée par des salves de vingt-quatre bits de données, plus un bit de parité pour chaque ligne tributaire. Ces salves sont placées en séquence, bit à bit, sur le bus à quatre lignes. Les circuits décrits ciaprès ont pour fonction de convertir le format de ces données en quatre trains continus séparés de données de ligne tributaire, sur des lignes séparées, au rythme de ligne tributaire. Les données sur quatre lignes sont chargées séquentiellement, quatre bits à la fois, dans une
mémoire élastique 141 parmi les mémoires élastiques à vingt30 cinq cellules qui sont affectées à chaque ligne tributaire.
Lorsque la mémoire 141 est pleine, la mémoire suivante 142
est chargée, et ainsi de suite. Après que la dernière mémoire 143 a été chargée, la première mémoire 141 est chargée à nouveau. Ce processus pour toutes les lignes tributaires se 35 déroule sous la commande du compteur d'écriture de démulti-
plexeur commun, à vingt-cinq états, 160. La lecture des mémoires élastiques 141, 142 et 143 s'effectue sous la commande des compteurs de lecture 161, 162 et 163 sur chaque ligne tributaire. La "phase" des compteurs d'écriture et de lecture est maintenue aussi longtemps que des données ne sont pas perdues dans le processus de lecture/écriture dans les mémoires élastiques. Les données qui sont lues dans chaque mémoire élastique, telle que la mémoire 141, consistent en un train continu au rythme de ligne tributaire sur le 10 conducteur 146. Un circuit de reconnaissance de trame de parité 166, 167 et 168, qui est identique au type utilisé dans le multiplexeur, est également connecté à chaque conducteur de ligne tributaire 146, 147 et 148, aux sorties des mémoires. Le circuit de commande d'écriture de démultiple15 xeur 170 observe l'information de sortie des circuits de reconnaissance de trame de parité 166, 167 et 168 et il utilise cette information provenant des circuits de reconnaissance de trame de parité pour commander la "phase" du compteur d'écriture de démultiplexeur à vingt-cinq états, 160, par rapport à la phase des données entrantes au rythme de la ligne principale. On fait varier la "phase" en supprimant un cycle du signal d'entrée d'horloge au rythme
de ligne tributaire dans le circuit de suppression de cycle d'horloge 175, avant que l'horloge de ligne tributaire soit 25 appliquée au compteur d'écriture de démultiplexeur 160.
Lorsque le compteur d'écriture de démultiplexeur 160 est correctement réglé, la mémoire élastique à vingt-cinq cellules 141, 142 et 143 dans chaque circuit de ligne tributaire ne chargera que des données provenant de la ligne tributaire 30 considérée, et la condition définie par le circuit de reconnaissance de trame de parité 166, 167 et 168 pour chaque ligne tributaire est satisfaite au moment de la lecture des mémoires. On notera que la combinaison de la mémoire élastique affectée en propre à chaque ligne tributaire et 35 des compteurs et circuits de commande associés, remplit la fonction inverse du commutateur d'intervalles de temps dans
le multiplexeur de la figure 7.
Du fait que la lecture des mémoires élastiques 141, 142 et 143 est effectuée avec une horloge obtenue en divisant par quatre l'horloge au rythme de la ligne principale, dans un circuit compteur 178, et du fait que des réponses de supervision sont acheminées par modulation de
phase des signaux de ligne, des réponses de supervision sur la ligne principale entrante apparaissent sur tous les con10 ducteurs de ligne tributaire 146, 147 et 148.
L'opération finale accomplie dans le démultiplexeur 86 a pour but de faire en sorte que les blocs de contrôle de parité complets qui sont lus dans les mémoires élastiques 141, 142 et 143 apparaissent sur les lignes de sortie correctes 186, 187 et 188. On utilise pour cette opération une structure commune comprenant le circuit de reconnaissance de mot d'alignement 180 et le circuit de décalage circulaire 182. Le circuit de reconnaissance de mot d'alignement 180 détecte la configuration de mot d' identi20 fication spécifique dans chaque signal de ligne tributaire et il applique des ordres au circuit de décalage circulaire pour commuter en conséquence les signaux de conducteur de ligne tributaire vers la ligne de sortie appropriée 186, 187 et 188. Le circuit de décalage circulaire 182 est un simple 25 réseau de commutation qui peut connecter séquentiellement l'un quelconque des quatre conducteurs de ligne tributaire 146, 147 et 148-à l'une quelconque des lignes de sortie 186, 187 et 188. Il suffit de faire en sorte qu'une seule ligne tributaire soit correctement positionnée. Le circuit de décalage circulaire 182 est conçu d'une manière telle que lorsqu'une ligne tributaire est correctement positionnée,
les autres le sont aussi.
Les lignes de sortie 186, 187 et 188 du circuit de décalage circulaire 182 sont connectées par l'intermédiaire 35 de circuits émetteurs séparés 191, 192 et 193 aux lignes tributaires lentes individuelles TRIB A, TRIB B, et TRIB D.
Il va de soi que de nombreuses modifications peuvent être apportées au mode de réalisation qui vient d'être décrit, sans sortir du cadre de l'invention.
Claims (6)
1. Multiplexeur de blocs numériques destiné à entrelacer des blocs de bits provenant de chaque ligne parmi un ensemble de lignes tributaires d'entrée, caractérisé en ce qu'il comprend: des moyens destinés à recevoir des séquences de blocs de trains de bits numériques dans des trames, provenant respectivement d'une première ligne tributaire et d'une seconde ligne tributaire, chaque trame comprenant une information d'identification de ligne tributaire 10 et plusieurs blocs de bits, chaque bloc de bits comprenant plusieurs bits de données et un bit de parité, et la séquence de blocs provenant de la seconde ligne tributaire comprenant un bit qui contient une information de commande, dans une position périodique parmi les positions de bit de 15 parité; et des moyens destinés à entreIacer dans un train de bits multiplexé les blocs de trains de bits provenant
des première et seconde lignes tributaires.
2. Multiplexeur de blocs numériques selon la revendication 1, caractérisé en ce qu'il comprend en outre 20 des moyens qui réagissent à un signal de ligne modulé en
phase provenant de la première ligne tributaire, en appliquant une modulation de phase au train de bits multiplexé.
3. Multiplexeur de blocs numériques selon la revendication 1, caractérisé en ce qu'il comprend en outre 25 des moyens qui réagissent à un signal de ligne modulé en phase provenant de la seconde ligne tributaire en appliquant
une modulation de phase au train de bits multiplexé.
4. Système de transmission numérique destiné à entrelacer des blocs de bits provenant de chaque ligne parmi 30 un ensemble de lignes tributaires d'entrée, caractérisé en ce qu'il comprend: des première et seconde lignes tributaires émettrices, chacune d'elles produisant une séquence de blocs de trains de bits numériques dans des trames, chaque trame comprenant une information d'identification de ligne tributaire et plusieurs blocs de bits, chaque bloc de bits comprenant plusieurs bits de données et un bit de parité, le train de blocs detrains de bits numériques provenant de la seconde ligne tributaire comprenant un bit périodique parmi 5 les bits de parité qui contient une information de commande; des moyens destinés à entrelacer en un train de bits multiplexé les blocs de trains de bits numériques provenant des première et seconde lignes tributaires; et des moyens qui réagissent aux bits de parité et à l'information d'identifi10 cation de ligne tributaire dans le train de bits multiplexé, de façon à démultiplexer les blocs des trains de bits numériques pour donner des séquences identifiées de blocs de trains de bits numériques dans des trames, pour des première
et seconde lignes tributaires réceptrices.
5. Démultiplexeur de blocs numériques destiné à séparer des blocs de bits à partir d'un train de bits multiplexé, caractérisé en ce qu'il comprend: des moyens destinés à recevoir le train de bits multiplexé comprenant des blocs entrelacés de trains de bits numériques dans des tra20 mes, provenant d'une première et d'une seconde lignes tributaires, chaque trame contenant une information d'identification de ligne tributaire et plusieurs blocs de bits, chaque bloc de bits comprenant plusieurs bits de données et un bit de parité, la séquence de blocs provenant de la seconde ligne tributaire comprenant, dans une position périodique parmi les positions de bit de parité, un bit qui contient une information de commande; et des moyens destinés à séparer les blocs de trains de bits numériques provenant des première et seconde lignes tributaires pour donner des signaux de ligne tributaire séparés, contenant des bits de
parité et une information de commande.
6. Démultiplexeur de blocs numériques selon la revendication 5, caractérisé en ce-qu'il comprend en outre des moyens qui réagissent à un signal modulé en phase sur le 35 train de bits multiplexé en appliquant une modulation de
phase aux séquences de blocs de trains de bits numériques dans des trames, pour les première et seconde lignes tributaires réceptrices.
l
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2559411B2 (ja) | 1996-12-04 |
| GB2191913B (en) | 1990-08-22 |
| GB2191913A (en) | 1987-12-23 |
| US4914655A (en) | 1990-04-03 |
| JPS6326045A (ja) | 1988-02-03 |
| KR910001744B1 (ko) | 1991-03-22 |
| CA1273133A (fr) | 1990-08-21 |
| FR2600473B1 (fr) | 1992-08-07 |
| KR880001130A (ko) | 1988-03-31 |
| GB8713937D0 (en) | 1987-07-22 |
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