JPS6326045A - デジタル ブロツク マルチプレクサ - Google Patents
デジタル ブロツク マルチプレクサInfo
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- JPS6326045A JPS6326045A JP62151544A JP15154487A JPS6326045A JP S6326045 A JPS6326045 A JP S6326045A JP 62151544 A JP62151544 A JP 62151544A JP 15154487 A JP15154487 A JP 15154487A JP S6326045 A JPS6326045 A JP S6326045A
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- JLKIGFTWXXRPMT-UHFFFAOYSA-N sulphamethoxazole Chemical compound O1C(C)=CC(NS(=O)(=O)C=2C=CC(N)=CC=2)=N1 JLKIGFTWXXRPMT-UHFFFAOYSA-N 0.000 description 6
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパリティ ブロック マルチブレキシング装置
、より詳細には、複数の端局回線からのデジタル信号を
１つの中継回線に多重化すると同時に端局回線と中継回
線の両方を制御するための監視信号法をマルチブレキシ
ング装置に伝送する装置に関する。
、より詳細には、複数の端局回線からのデジタル信号を
１つの中継回線に多重化すると同時に端局回線と中継回
線の両方を制御するための監視信号法をマルチブレキシ
ング装置に伝送する装置に関する。
海底中継器の監視が海底光ガイド伝送システム内に特別
のターミナルを提供するための基本的な理由である。し
かし、中継器の監視はこのシステムに対する海底マルチ
プレックスを設計する上での大きなハードルともなる。
のターミナルを提供するための基本的な理由である。し
かし、中継器の監視はこのシステムに対する海底マルチ
プレックスを設計する上での大きなハードルともなる。
海底中継器の監視はターミナルの１つによって提供され
る専用の信号フォーマットに基づく。このフォーマット
は２４個のデータ ビットの個々のブロックに対するブ
ロック パリティ ビットを含む。これらブロック パ
リティビットは２つの機能を持つ。第１に、パリティ
エラーは中継器の所で回線のブロック エラー性能を監
視することによって決定される。
る専用の信号フォーマットに基づく。このフォーマット
は２４個のデータ ビットの個々のブロックに対するブ
ロック パリティ ビットを含む。これらブロック パ
リティビットは２つの機能を持つ。第１に、パリティ
エラーは中継器の所で回線のブロック エラー性能を監
視することによって決定される。
第２に、パリティ ビットの１つを意図的に周期的に反
転することによって、ターミナルは中継器に命令信号を
送り、中継器は応答を命令を発したターミナルに返信す
るためにサブキャリヤを生成する。これら２つの機能は
、海底システムに従来のデジタル マルチプレックス装
置を使用しては達成できない。
転することによって、ターミナルは中継器に命令信号を
送り、中継器は応答を命令を発したターミナルに返信す
るためにサブキャリヤを生成する。これら２つの機能は
、海底システムに従来のデジタル マルチプレックス装
置を使用しては達成できない。
あるターミナルのところのステーションから別のターミ
ナルの所のステーションへのワイヤ−命令動作はターミ
ナルによって提供される専用の信号フォーマットに基づ
く。このフォーマットは定期的に・あるターミナルの所
に位置するステーションから発信され第２のターミナル
の所に位置するステーションに終端する通信のための特
別に指定されたビットを与える。このワイヤー命令信号
も従来のマルチプレックス装置では問題となる。
ナルの所のステーションへのワイヤ−命令動作はターミ
ナルによって提供される専用の信号フォーマットに基づ
く。このフォーマットは定期的に・あるターミナルの所
に位置するステーションから発信され第２のターミナル
の所に位置するステーションに終端する通信のための特
別に指定されたビットを与える。このワイヤー命令信号
も従来のマルチプレックス装置では問題となる。
これら及びその他の問題は複数の端局回線からのビット
のブロックをインタリーブするためのマルチプレックス
装置によって解決される。デジタル ビット流のブロッ
クのシーケンスが個々の端局回線からフレームにて受信
される。個々のフレームは端局回線同定情報及び複数の
ビットのブロックを含む。デジタル ビットの個々のブ
ロックは複数のデータ ビット及び１つのブロック パ
リティ ビットを含む。
のブロックをインタリーブするためのマルチプレックス
装置によって解決される。デジタル ビット流のブロッ
クのシーケンスが個々の端局回線からフレームにて受信
される。個々のフレームは端局回線同定情報及び複数の
ビットのブロックを含む。デジタル ビットの個々のブ
ロックは複数のデータ ビット及び１つのブロック パ
リティ ビットを含む。
１つの端局回線からのブロックのシーケンスはさらに周
期的にブロック パリティ ピット位置の１つの位置に
制御情報を含むビットを含む。デジタル ヒツト流のブ
ロックは１つの多重化ビット流に多重化される。
期的にブロック パリティ ピット位置の１つの位置に
制御情報を含むビットを含む。デジタル ヒツト流のブ
ロックは１つの多重化ビット流に多重化される。
同一の装置をこのシステムに対するターミナル伝送装置
内に使用することがてきる。
内に使用することがてきる。
本発明は図面を参照しなから以下の詳細な説明を読むこ
とによって一層明白となる。
とによって一層明白となる。
回線内の化０法 びエラーの監視
第２図には海底に展開されるマルチプレキシングを持た
ない光フアイバ伝送システム３０が示される。このシス
テムは西側終端端末３１から数千キロメートルの長さの
中継回線３２を通じて東側終端端末３４にパルス符号変
調信号を伝送するように設計されている。同時に、もう
１つのパルス流か東側終端端末３４から西側終端端末３
１に伝送される。この光パルス流はこの回線に沿ってフ
ァイバ内で減衰される。回線に沿って規則正しく位置す
る中継器３５．３６．３７、及び３８の所でこのパルス
流は高品質の伝送を保証するために再生される。第２図
には４つの中継器のみか示されるが、この回線内には数
百あるいはそれ以上の中継器が使用される。従って、回
線が中継器３６．３７及び３８の間で追加、の中継局が
挿入されることを示すため点線にて表わされる。
ない光フアイバ伝送システム３０が示される。このシス
テムは西側終端端末３１から数千キロメートルの長さの
中継回線３２を通じて東側終端端末３４にパルス符号変
調信号を伝送するように設計されている。同時に、もう
１つのパルス流か東側終端端末３４から西側終端端末３
１に伝送される。この光パルス流はこの回線に沿ってフ
ァイバ内で減衰される。回線に沿って規則正しく位置す
る中継器３５．３６．３７、及び３８の所でこのパルス
流は高品質の伝送を保証するために再生される。第２図
には４つの中継器のみか示されるが、この回線内には数
百あるいはそれ以上の中継器が使用される。従って、回
線が中継器３６．３７及び３８の間で追加、の中継局が
挿入されることを示すため点線にて表わされる。
このシステムではこの回線に沿フて両方向の信号伝送の
品質を継続して監視するためにブロック パリティ エ
ラー検出スキームが使用される。
品質を継続して監視するためにブロック パリティ エ
ラー検出スキームが使用される。
第３図のテーブルＡに示されるごとく、このパルス符号
変調回線信号は４フレームの反復グループにフォーマッ
ト化され、個々のフレームは５６ブロツクの符号化デー
タを含む。個々のブロック内にはフレーム４の最後のプ
ロ・ツク５６を除いて２４個のデータ ビット及び１つ
の偶数ブロック パリティ ビットＰが存在する。この
ブロック パリティ ビットはブロックの最後のビット
位置に存在する。これらデータのブロックは端末間を両
方向に同時に伝送される。従って、個々のフレーム内の
ブロックパリティ ビットはシステムの全長を通じて端
末間の両方向の伝送内のブロック パリティチャネルを
提供する。
変調回線信号は４フレームの反復グループにフォーマッ
ト化され、個々のフレームは５６ブロツクの符号化デー
タを含む。個々のブロック内にはフレーム４の最後のプ
ロ・ツク５６を除いて２４個のデータ ビット及び１つ
の偶数ブロック パリティ ビットＰが存在する。この
ブロック パリティ ビットはブロックの最後のビット
位置に存在する。これらデータのブロックは端末間を両
方向に同時に伝送される。従って、個々のフレーム内の
ブロックパリティ ビットはシステムの全長を通じて端
末間の両方向の伝送内のブロック パリティチャネルを
提供する。
終端間ビット エラー率の測定に加えて、このブロック
パリティ チャネルとに、中継器セクションのインー
サーヒス性能の監視を制御するため、海底に位置する中
継器内の予備デバイスあるいは装置の交替を制御するた
め、及び他の機能、例えば、あるファイバと別のファイ
バとの交替を制御するために保守信号システムが多重化
される。
パリティ チャネルとに、中継器セクションのインー
サーヒス性能の監視を制御するため、海底に位置する中
継器内の予備デバイスあるいは装置の交替を制御するた
め、及び他の機能、例えば、あるファイバと別のファイ
バとの交替を制御するために保守信号システムが多重化
される。
このブロック パリティ チャネル内においては、４つ
おきのフレームの１つのパリティピット位置が保守信号
法に割り当てられる。この第３図のフレーム４内のブロ
ック５６の最後のヒツト位置内に存在する反復、つまり
、周期的ピット位置Ｓはいずれかの終端端末から中継回
線に沿って他方の終端端末に向けて命令を伝送するため
に使用される。結果としてのブロック パリティ ビッ
ト チャネル内の２２４ヒツトの中のこの１つのビット
流は終端においてシステムのどット エラー率を計算す
るとき無視される。以降、この信号法ビット流は保守信
号法に対する命、令チャネルと呼ばわる。この命令チャ
ネルはシステムの両方向に存在し１、従って、この保守
信号法はいずわの終端端末からも開始てきる。
おきのフレームの１つのパリティピット位置が保守信号
法に割り当てられる。この第３図のフレーム４内のブロ
ック５６の最後のヒツト位置内に存在する反復、つまり
、周期的ピット位置Ｓはいずれかの終端端末から中継回
線に沿って他方の終端端末に向けて命令を伝送するため
に使用される。結果としてのブロック パリティ ビッ
ト チャネル内の２２４ヒツトの中のこの１つのビット
流は終端においてシステムのどット エラー率を計算す
るとき無視される。以降、この信号法ビット流は保守信
号法に対する命、令チャネルと呼ばわる。この命令チャ
ネルはシステムの両方向に存在し１、従って、この保守
信号法はいずわの終端端末からも開始てきる。
この保守信号法はこの伝送システム内で各種の機能を遂
行するために使用される。例えば、ビット エラー率を
イン−サービス ベースにてシステム内の個々の回線セ
クションの所で選択的に測定するため、個々の再生器の
自動利得制御電圧及びレーザー バイアス電流を選択的
に監視するため、あるいは遠隔制御により、予備設備、
例えば、レーザー トランスミッタ、再生器及びファイ
バをシステム内のこれら故障中のあるいは故障した設備
と交替するために使用される。
行するために使用される。例えば、ビット エラー率を
イン−サービス ベースにてシステム内の個々の回線セ
クションの所で選択的に測定するため、個々の再生器の
自動利得制御電圧及びレーザー バイアス電流を選択的
に監視するため、あるいは遠隔制御により、予備設備、
例えば、レーザー トランスミッタ、再生器及びファイ
バをシステム内のこれら故障中のあるいは故障した設備
と交替するために使用される。
この保守信号法は、Ｃ，Ｄ、アンダーソン（Ｃ，Ｄ、Ａ
ｎｄｅｒｓｏｎ）に公布の合衆国特許第４．６３３．４
６４号に開示されるように中継回線に沿っていすねかの
命令チャネルに符号化された命令を送り出すことによっ
て達成される。
ｎｄｅｒｓｏｎ）に公布の合衆国特許第４．６３３．４
６４号に開示されるように中継回線に沿っていすねかの
命令チャネルに符号化された命令を送り出すことによっ
て達成される。
これもＣ，Ｄ、アンターソ：／ （Ａ、Ｄ、Ａｎｄｅｒ
ｓｏｎ）に公布の合衆国特許第４，５８６，１６８号に
開示の応答チャネルか中継器から情報をその情報に対す
る命令を開始した端末に送信するために使用される。こ
の応答チャネルは命令を発した端末に向かって中継器を
出る回線信号を位相変調することによって達成される。
ｓｏｎ）に公布の合衆国特許第４，５８６，１６８号に
開示の応答チャネルか中継器から情報をその情報に対す
る命令を開始した端末に送信するために使用される。こ
の応答チャネルは命令を発した端末に向かって中継器を
出る回線信号を位相変調することによって達成される。
この位相変調のサブキャリヤ周波数はその周期、従って
Ｓビットの周波数によって決定される。Ｓヒツトの周波
数は命令チャネル及び応答チャネルの両方に対して同一
である。
Ｓビットの周波数によって決定される。Ｓヒツトの周波
数は命令チャネル及び応答チャネルの両方に対して同一
である。
パリティ ブロック マルチプレキシンク第１図には海
底に展開されるように設計さｉた２つの海底マルチプレ
ックス６９及び７０を持つ光フアイバ伝送システムが示
される。海の西側岸の所には端末６１．６３．６５及び
６７並びに海底マルチプレックス６９か存在する。
底に展開されるように設計さｉた２つの海底マルチプレ
ックス６９及び７０を持つ光フアイバ伝送システムが示
される。海の西側岸の所には端末６１．６３．６５及び
６７並びに海底マルチプレックス６９か存在する。
東岸の所には端末６２．６４．６６及び６８並びに海底
マルチプレックス７０が存在する。このシステムはパル
ス符号変調信号を西岸端末６１から東岸端、末６２に２
つの海底マルチプレックス６９及び７０並びに中継器７
１．７２．７５．７６．７７．７８及び７９を含む３つ
の中継回線を介して伝送するように設計されている。同
時に、別のパルス流が東岸端末６２から西岸端末に２つ
の海底マルチプレックス７０及び６９並びに中継器７９
．７８．７７．７６．７５．７２及び７１を含む３つの
中継回線を介して伝送される。同様に、パルス符号変調
信号かペアの端末６３と６４．６５と６６．６７と６８
の間でも伝送される。
マルチプレックス７０が存在する。このシステムはパル
ス符号変調信号を西岸端末６１から東岸端、末６２に２
つの海底マルチプレックス６９及び７０並びに中継器７
１．７２．７５．７６．７７．７８及び７９を含む３つ
の中継回線を介して伝送するように設計されている。同
時に、別のパルス流が東岸端末６２から西岸端末に２つ
の海底マルチプレックス７０及び６９並びに中継器７９
．７８．７７．７６．７５．７２及び７１を含む３つの
中継回線を介して伝送される。同様に、パルス符号変調
信号かペアの端末６３と６４．６５と６６．６７と６８
の間でも伝送される。
高速主回線内の中継器７５．７６及び７７を含む中継器
、及び８個の個々の低速端局内の中継器は第２図の構成
との関連での説明と同じように監視命令に応答する。第
２図の構成と同様に、第１図内の個々の端末は出端局流
を２５ビツト パリティ ブロックにフォーマット化す
る。個々の端末は入り流のパリティ エラーを監視する
。個々の中継器は監視命令を受信しこれに応答すること
ができる。
、及び８個の個々の低速端局内の中継器は第２図の構成
との関連での説明と同じように監視命令に応答する。第
２図の構成と同様に、第１図内の個々の端末は出端局流
を２５ビツト パリティ ブロックにフォーマット化す
る。個々の端末は入り流のパリティ エラーを監視する
。個々の中継器は監視命令を受信しこれに応答すること
ができる。
個々のパリティ ブロック マルチプレックス６９及び
７０は１つのパリティ ブロックマルチプレクサ及びパ
リティ ブロック デマルチプレクサを含む。パリティ
ブロック マルチプレクサは４つの同期入り低速端局
信号を１つの出高速主回線信号に結合する。パリティブ
ロック デマルチプレクサは１つの入り高速主回線信号
を４つの出低速端局信号に分離する。この端局信号の主
回線流への結合及び主回線流の４つの端局流への分離は
、パリティ チャネル、命令チャネル及び応答チャネル
を伝送するような方法で行なわれる。マルチプレックス
６９及び７０内において、４つの端局からの２５ビツト
パリティ ブロックか高速主回線上に順番にブロック
ごとに置かわる。個々のパリティ ブロックは２４個の
テーク ビットと１つのパリティ ヒツトから構成され
る。多重化された主回線流を生成するためにマルチブレ
フサによっていかなるタイプのサービス ビットも追加
されない。高速主回線の受信端の所で、ブロックご、ど
の分離か遂行され、経路指定の目的て個々の端局流内の
一意の１２−ビット整合語を介して端局流が同定される
。
７０は１つのパリティ ブロックマルチプレクサ及びパ
リティ ブロック デマルチプレクサを含む。パリティ
ブロック マルチプレクサは４つの同期入り低速端局
信号を１つの出高速主回線信号に結合する。パリティブ
ロック デマルチプレクサは１つの入り高速主回線信号
を４つの出低速端局信号に分離する。この端局信号の主
回線流への結合及び主回線流の４つの端局流への分離は
、パリティ チャネル、命令チャネル及び応答チャネル
を伝送するような方法で行なわれる。マルチプレックス
６９及び７０内において、４つの端局からの２５ビツト
パリティ ブロックか高速主回線上に順番にブロック
ごとに置かわる。個々のパリティ ブロックは２４個の
テーク ビットと１つのパリティ ヒツトから構成され
る。多重化された主回線流を生成するためにマルチブレ
フサによっていかなるタイプのサービス ビットも追加
されない。高速主回線の受信端の所で、ブロックご、ど
の分離か遂行され、経路指定の目的て個々の端局流内の
一意の１２−ビット整合語を介して端局流が同定される
。
多重化された主回線流の以下の特性に注意する。パリテ
ィ ブロック マルチプレクサに対する入り端局信号内
の個々のパリティ エラーは出多重化主回線流内のパリ
ティ エラーとして継承される。多重主回線流とともに
伝送される個々のパリティ エラーは出低速端局信号の
１つの中のパリティ エラーとしてデマルチブレックス
される。従って、これらパリティ エラーは全システム
内で継続的に監視できる。１秒間にＰ個の速度にて低速
端局信号に意図的に挿入されたパリティ違反は多重流で
の秒当たりＰ個の速度のパリティ違反を起こす。Ｐに対
して適当な値を選択することによって、システムを通じ
て多重化信号の中継器に対する命令及び応答チャネルが
確立される。
ィ ブロック マルチプレクサに対する入り端局信号内
の個々のパリティ エラーは出多重化主回線流内のパリ
ティ エラーとして継承される。多重主回線流とともに
伝送される個々のパリティ エラーは出低速端局信号の
１つの中のパリティ エラーとしてデマルチブレックス
される。従って、これらパリティ エラーは全システム
内で継続的に監視できる。１秒間にＰ個の速度にて低速
端局信号に意図的に挿入されたパリティ違反は多重流で
の秒当たりＰ個の速度のパリティ違反を起こす。Ｐに対
して適当な値を選択することによって、システムを通じ
て多重化信号の中継器に対する命令及び応答チャネルが
確立される。
応答チャネルの海底マルチプレックスを通じての端局回
線から主回線へのあるいは主回線から端局回線への伝送
は入り信号の位相変調に基づいて比信号上に位相変調を
置くことによって達成される。パリティ ブロック マ
ルチプレクサ内において、この位相変調がその応答信号
を持つ入り端局のクロック速度を掛けることによフて得
られるクロック速度にて出主回線流に置かれる。この端
局クロックの選択は端末からのそのパリティ ブロック
マルチプレクサへの命令を介して遂行される。パリテ
ィ ブロック デマルチプレクサ内において、入り主回
線流上のこの位相変調が主回線流のクロック速度を割っ
て得られたクロック速度にて全ての出端局信号上に置か
れる。
線から主回線へのあるいは主回線から端局回線への伝送
は入り信号の位相変調に基づいて比信号上に位相変調を
置くことによって達成される。パリティ ブロック マ
ルチプレクサ内において、この位相変調がその応答信号
を持つ入り端局のクロック速度を掛けることによフて得
られるクロック速度にて出主回線流に置かれる。この端
局クロックの選択は端末からのそのパリティ ブロック
マルチプレクサへの命令を介して遂行される。パリテ
ィ ブロック デマルチプレクサ内において、入り主回
線流上のこの位相変調が主回線流のクロック速度を割っ
て得られたクロック速度にて全ての出端局信号上に置か
れる。
海底マルチプレクサ内において、パリティブロックはビ
ットを追加あるいは削除することなく挿入あるいは分離
されることに注意する。
ットを追加あるいは削除することなく挿入あるいは分離
されることに注意する。
これは第１図に示されるシステム クロック８２を使用
して、多重化信号に挿入されるべき４つの端局に対する
信号周波数を提供することによって達成される。一方、
この多重化信号の信号周波数はこれら複数の端局の１つ
の周波数から派生される。要するに、このシステムはル
ープ タイミングを使用する。
して、多重化信号に挿入されるべき４つの端局に対する
信号周波数を提供することによって達成される。一方、
この多重化信号の信号周波数はこれら複数の端局の１つ
の周波数から派生される。要するに、このシステムはル
ープ タイミングを使用する。
パリティ ブロック マルチプレクサ−全第４図はパリ
ティ ブロック マルチプレクサ８４の入力及び出力を
示す。多重化主回線ビット流は５９１．２Ｍビット／秒
のビット速度にて動作し、低速端局のビット速度は１４
７゜８Ｍビット／秒である。海底用途に十分な信頼性が
監視制御下での予備及び保護スイッチングによって達成
される。端局の１つが故障すると、海底マルチプレクサ
は主回線上の故障した端局位置にダミーのパリティ ブ
ロックを挿入する。
ティ ブロック マルチプレクサ８４の入力及び出力を
示す。多重化主回線ビット流は５９１．２Ｍビット／秒
のビット速度にて動作し、低速端局のビット速度は１４
７゜８Ｍビット／秒である。海底用途に十分な信頼性が
監視制御下での予備及び保護スイッチングによって達成
される。端局の１つが故障すると、海底マルチプレクサ
は主回線上の故障した端局位置にダミーのパリティ ブ
ロックを挿入する。
多重化流のフォーマットが第５図のテーブルＢに示され
る。横軸は時間である。上側及び下側列内に示されるよ
うに、個々の端局からの全パリティ ブロックが順番に
主回線上に多重化される。例えば、左側の行は端局Ａか
らのフレーム１、ブロック５６を表わす。主回線に多重
化される次のブロックは端局Ｂからのフレーム３、ブロ
ック３０である。これらに続いて端局Ｃ及びＤからのブ
ロックが多重化される。次に端局Ａからの次のブロック
が挿入される。このブロックは端局Ａからのフレーム２
のブロック１である。端局Ａからの２つの順番の２５ビ
ツト パリティ ブロック間には、端局Ｂからの１つの
２５ビツト パリティ ブロック、端局Ｃからの１つの
２５ビツト パリティ ブロック、及び端局りからの１
つの２５ビツト パリティ ブロックが挿入される。端
局Ｂ、Ｃ及びＤからの順番のパリティ ブロックについ
ても類似の関係が保たれる。
る。横軸は時間である。上側及び下側列内に示されるよ
うに、個々の端局からの全パリティ ブロックが順番に
主回線上に多重化される。例えば、左側の行は端局Ａか
らのフレーム１、ブロック５６を表わす。主回線に多重
化される次のブロックは端局Ｂからのフレーム３、ブロ
ック３０である。これらに続いて端局Ｃ及びＤからのブ
ロックが多重化される。次に端局Ａからの次のブロック
が挿入される。このブロックは端局Ａからのフレーム２
のブロック１である。端局Ａからの２つの順番の２５ビ
ツト パリティ ブロック間には、端局Ｂからの１つの
２５ビツト パリティ ブロック、端局Ｃからの１つの
２５ビツト パリティ ブロック、及び端局りからの１
つの２５ビツト パリティ ブロックが挿入される。端
局Ｂ、Ｃ及びＤからの順番のパリティ ブロックについ
ても類似の関係が保たれる。
主回線上の信号法チャネルは任意の１つの選択された端
局の周期フレームのブロック５６内に信号法ビットＳの
挿入することによって起動される。Ｓビットの周波数は
システムに依存する。４つの端局の信号を主回線内の中
！Ｉ器に多重化するこの例においては、第３図に示され
るように４つのフレームに１つ挿入するのではなく選択
された端４局の個々のフレーム内に挿入される。第５図
に示されるように、この結果、第３図の場合のように２
２４パリテイ ブロックに１つの割合で信号法ビットが
発生する。ただし、この例においては、端局回線内の中
継器に信号を送るため、その端局上の信号法チャネルは
２個に１つのフレームのブロック５６内に信号法ビット
Ｓを挿入することによって起動される。これは主回線信
号法の周波数の半分の周波数である。
局の周期フレームのブロック５６内に信号法ビットＳの
挿入することによって起動される。Ｓビットの周波数は
システムに依存する。４つの端局の信号を主回線内の中
！Ｉ器に多重化するこの例においては、第３図に示され
るように４つのフレームに１つ挿入するのではなく選択
された端４局の個々のフレーム内に挿入される。第５図
に示されるように、この結果、第３図の場合のように２
２４パリテイ ブロックに１つの割合で信号法ビットが
発生する。ただし、この例においては、端局回線内の中
継器に信号を送るため、その端局上の信号法チャネルは
２個に１つのフレームのブロック５６内に信号法ビット
Ｓを挿入することによって起動される。これは主回線信
号法の周波数の半分の周波数である。
多重化主回線流に対するクロックは複数の端局の１つ、
の入すクロックから派生される。この端局がその応答チ
ャネル内に監視応答を運ぶときは、対応する応答がその
多重化主回線流の応答チャネルの上に置かれる。
の入すクロックから派生される。この端局がその応答チ
ャネル内に監視応答を運ぶときは、対応する応答がその
多重化主回線流の応答チャネルの上に置かれる。
パリティ ブロック マルチプレクサに対する監視信号
法がどの端局クロックがその多重化主回線流に対するク
ロックを生成するために使用されるかを選択するために
使用される。所望の時間に適当な端局クロックを選択す
ることによって、監視応答がパリティ ブロック マル
チプレクサに送られる。
法がどの端局クロックがその多重化主回線流に対するク
ロックを生成するために使用されるかを選択するために
使用される。所望の時間に適当な端局クロックを選択す
ることによって、監視応答がパリティ ブロック マル
チプレクサに送られる。
パリティ ブロック デマルチプレクサ−概」第６図に
はパリティ ブロック デマルチプレクサ８６の入力及
び出力が示される。第５図に示されるマルチプレックス
フォーマットを持つ入り主回線信号は順番にブロック
ごとに４つの出端局回線信号に分離される。端局Ａのパ
リティ ブロックの全てが第１の端局回線信号に分離さ
れ、端局Ｂのパリティ ブロックの全てが第２の端局信
号に分離され、端局Ｃのパリティ ブロックの全てが第
３の端局回線信号に分離され、そして端局りのパリティ
ブロックの全てが第４の端局回線信号に分離される。
はパリティ ブロック デマルチプレクサ８６の入力及
び出力が示される。第５図に示されるマルチプレックス
フォーマットを持つ入り主回線信号は順番にブロック
ごとに４つの出端局回線信号に分離される。端局Ａのパ
リティ ブロックの全てが第１の端局回線信号に分離さ
れ、端局Ｂのパリティ ブロックの全てが第２の端局信
号に分離され、端局Ｃのパリティ ブロックの全てが第
３の端局回線信号に分離され、そして端局りのパリティ
ブロックの全てが第４の端局回線信号に分離される。
全ての端局クロックはその多重化主回線流内のクロック
から派生される。多重化流の応答チャネルが監視応答を
運ぶときは、この応答は個々の端局回線の応答チャネル
内に現れる。
から派生される。多重化流の応答チャネルが監視応答を
運ぶときは、この応答は個々の端局回線の応答チャネル
内に現れる。
端局の同定は個々のフレームに一度発生する１２−ビッ
ト フレーム整合語を観察することによって決定さ、ね
る。個々の端局は一意の固有の１２ビツト フレーム整
合語を持つ。
ト フレーム整合語を観察することによって決定さ、ね
る。個々の端局は一意の固有の１２ビツト フレーム整
合語を持つ。
海底マルチプレックスによる監
第１図に示される海底マルチプレックス６９及び７０の
高速主回線及び端末６７及び６８に接続された低速端局
回線の監視は端末６７から遂行される。命令は高速中継
器７５．７６及び７７に端末６７から端局回線信号の個
々のフレーム内に信号法ビットＳを挿入することによフ
て送られる。低速中継器７３．７４．８０及び８１への
命令は端末６７から信号の１つおきのフレーム内に１つ
の信号法ビットを挿入することによって送られる。他の
６つの低速端局の監視はこれら端局の片端の所の端末の
１つからの該当する監視命令を介して遂行される。
高速主回線及び端末６７及び６８に接続された低速端局
回線の監視は端末６７から遂行される。命令は高速中継
器７５．７６及び７７に端末６７から端局回線信号の個
々のフレーム内に信号法ビットＳを挿入することによフ
て送られる。低速中継器７３．７４．８０及び８１への
命令は端末６７から信号の１つおきのフレーム内に１つ
の信号法ビットを挿入することによって送られる。他の
６つの低速端局の監視はこれら端局の片端の所の端末の
１つからの該当する監視命令を介して遂行される。
端末６７から任意の高速中継器７５．７６あるいは７７
に送られた命令に対する監視応答が海底マルチプレクサ
６９及び西岸端局回線を通じて端末６１．６３．６５及
び６７の全てに送り戻される。同様に、端末６７から低
速中継器８０あるいは８１に送られた命令に対する応答
はマルチプレックス７０及び６９並びに西岸端局を介し
て端末６１．６３．６５及び６７の全てに送り戻される
。端末６７から中継器７３あるいは７４に送られた命令
に対する応答は端末６７に送り戻される。同様に、任意
の他の低速端局回線に送られた命令に対する応答か同一
の低速端局回線の命令を発した端末に送り戻される。
に送られた命令に対する監視応答が海底マルチプレクサ
６９及び西岸端局回線を通じて端末６１．６３．６５及
び６７の全てに送り戻される。同様に、端末６７から低
速中継器８０あるいは８１に送られた命令に対する応答
はマルチプレックス７０及び６９並びに西岸端局を介し
て端末６１．６３．６５及び６７の全てに送り戻される
。端末６７から中継器７３あるいは７４に送られた命令
に対する応答は端末６７に送り戻される。同様に、任意
の他の低速端局回線に送られた命令に対する応答か同一
の低速端局回線の命令を発した端末に送り戻される。
端末６７から端末６８への終端間エラー性能は端末６８
の所でパリティ チャネル内のパリティ エラーを観察
することによって監視される。ベアの端末６１と６２．
６３と６４、及び６５と６６の間の伝送ケラ−も同様に
監視される。
の所でパリティ チャネル内のパリティ エラーを観察
することによって監視される。ベアの端末６１と６２．
６３と６４、及び６５と６６の間の伝送ケラ−も同様に
監視される。
高速回線内で発生するエラーは高速中継器７５．７６及
び７７内で検出されるパリティエラーを観察することに
よって監視される。
び７７内で検出されるパリティエラーを観察することに
よって監視される。
第７図は第４図のパリティ ブロック マルチプレクサ
回路８４のブロック図を示す。データ及びクロック、は
受信機８７．８８、及び８９によってＴＲＩＢ Ａ、
ＴＲＩＢ Ｂ、ＴＲＩＢＣｌ及びＴＲＩＢ Ｄにて
表わされる４つの端局回線の個々の上に受信される信号
から回復される。クロック選択制御回路９０及び加えら
れた監視信号法に基づいて端局クロックの１つがマルチ
プレクサ タイミングのソースとして選択される。選択
された端局クロックはり−ド９１を介して全ての信号処
理回路、例えば、弾性メモリ９５．９６、及び９７並び
にタイムスロット スイッチ９９に分配され、また周波
数種は算器１００内で４を掛けられ、主回線クロックが
得られる。
回路８４のブロック図を示す。データ及びクロック、は
受信機８７．８８、及び８９によってＴＲＩＢ Ａ、
ＴＲＩＢ Ｂ、ＴＲＩＢＣｌ及びＴＲＩＢ Ｄにて
表わされる４つの端局回線の個々の上に受信される信号
から回復される。クロック選択制御回路９０及び加えら
れた監視信号法に基づいて端局クロックの１つがマルチ
プレクサ タイミングのソースとして選択される。選択
された端局クロックはり−ド９１を介して全ての信号処
理回路、例えば、弾性メモリ９５．９６、及び９７並び
にタイムスロット スイッチ９９に分配され、また周波
数種は算器１００内で４を掛けられ、主回線クロックが
得られる。
個々の端局はパリティ フォーマット１０１．１０２．
１０３及び整合回路１０５．１０６．１０７及びマルチ
プレクサ整合コントローラ回路１０８を装備し、端局パ
リティ ブロックを個々の端局からの個々のブロック内
のパリティタイムスロットがタイムスロット スイッチ
９９の所で同時に発生するように並へる。タイムスロッ
ト スイッチ９９は端局パリティ ブロックのフォーマ
ットをタイムスロット スイッチ９９の４つの出力の所
で動作するインタリーバ１１０が端局ビット速度の４倍
のビット速度にて主回路１１５上にインタリーブされた
パリティ ブロックを生成するように変更する。
１０３及び整合回路１０５．１０６．１０７及びマルチ
プレクサ整合コントローラ回路１０８を装備し、端局パ
リティ ブロックを個々の端局からの個々のブロック内
のパリティタイムスロットがタイムスロット スイッチ
９９の所で同時に発生するように並へる。タイムスロッ
ト スイッチ９９は端局パリティ ブロックのフォーマ
ットをタイムスロット スイッチ９９の４つの出力の所
で動作するインタリーバ１１０が端局ビット速度の４倍
のビット速度にて主回路１１５上にインタリーブされた
パリティ ブロックを生成するように変更する。
個々の端局回線に対する整合回路ｉｏｓ、１０６、及び
１０７は端局回線の物理的及び電気的長さの差異を補正
する。端局流を整合するためには、パリティ タイムス
ロットを検出することが必要であり、この目的で個々の
端局でパリティ フレーマ１０１．１０２、及び１０３
が使用される。パリティ フレーマは端局データ回線１
２１．１２２、及び１２３上にブリッジされる。この機
能は２５タイムスロツト長の偶数パリティ ブロックを
捜すことにある。パリティ フレーマ１０１．１０２、
及び１０３はパリティ タイムスロットの位置を制御リ
ード１２５上の出力パルスにてマークする。
１０７は端局回線の物理的及び電気的長さの差異を補正
する。端局流を整合するためには、パリティ タイムス
ロットを検出することが必要であり、この目的で個々の
端局でパリティ フレーマ１０１．１０２、及び１０３
が使用される。パリティ フレーマは端局データ回線１
２１．１２２、及び１２３上にブリッジされる。この機
能は２５タイムスロツト長の偶数パリティ ブロックを
捜すことにある。パリティ フレーマ１０１．１０２、
及び１０３はパリティ タイムスロットの位置を制御リ
ード１２５上の出力パルスにてマークする。
個々の端局回路構成の弾性メモリ９５．９６及び９７は
関連する端局クロックを使用して書き込まれ、書込みカ
ウンタ回路１１６を通じてメモリ１１７に加えられる。
関連する端局クロックを使用して書き込まれ、書込みカ
ウンタ回路１１６を通じてメモリ１１７に加えられる。
そしてメモリ１１７からクロック選択制御回路９０がマ
スクとして選択した特定の端局クロックを使用して読み
出され、選択されたクロックは読出しカウンタ回路１１
８に加えられる。個々の弾性メモリ、例えば、メモリ９
５内のオフセット制御回路１３０は弾性メモリの読出し
／書込み動作の際にデータが損失さねないよう保証する
。全ての弾性メモリの出力の所で、リード９１上の選択
されたクロックが全ての弾性メモリを読むために（吏用
されるため、全ての端局からの端局データのタイムスロ
ットは一致する。個々の端局回線１２１．１２２、及び
１２３上のパリティフレーマ１０１．１０２、及び１０
３が満足されると、マルチプレクサ整合コントローラ回
路１０８は個々の端局整合回路１０５．１０６、及び１
０７に対して所望の回線遅延設定をパリティ ブロック
整合回路１０５．１０６、及び１０７の出力の所で一致
するように計算する。
スクとして選択した特定の端局クロックを使用して読み
出され、選択されたクロックは読出しカウンタ回路１１
８に加えられる。個々の弾性メモリ、例えば、メモリ９
５内のオフセット制御回路１３０は弾性メモリの読出し
／書込み動作の際にデータが損失さねないよう保証する
。全ての弾性メモリの出力の所で、リード９１上の選択
されたクロックが全ての弾性メモリを読むために（吏用
されるため、全ての端局からの端局データのタイムスロ
ットは一致する。個々の端局回線１２１．１２２、及び
１２３上のパリティフレーマ１０１．１０２、及び１０
３が満足されると、マルチプレクサ整合コントローラ回
路１０８は個々の端局整合回路１０５．１０６、及び１
０７に対して所望の回線遅延設定をパリティ ブロック
整合回路１０５．１０６、及び１０７の出力の所で一致
するように計算する。
任意の端局上のパリティ フレーマがフレーム化できな
い場合は、クロック選択コントロールはその端局を故障
したものと指定し、ダミーパリティ ブロック発生器１
４０の出力を故障端局からのデータの変わりに人力とし
てタイムスロット スイッチ９９に置く。これは主回線
１１５上のマルチプレクサ出力が第１図に示される高速
中継器７５．７６、及び７７内でタイミングを抽出する
のに十分な遷移を含むことを保証する。
い場合は、クロック選択コントロールはその端局を故障
したものと指定し、ダミーパリティ ブロック発生器１
４０の出力を故障端局からのデータの変わりに人力とし
てタイムスロット スイッチ９９に置く。これは主回線
１１５上のマルチプレクサ出力が第１図に示される高速
中継器７５．７６、及び７７内でタイミングを抽出する
のに十分な遷移を含むことを保証する。
マルチプレクサ タイムスロット スイッチ９９は複数
の受信された端局回線信号のフォーマットを主回線信号
にインタリーブするのに備えて変更する。主回線信号の
フォーマットは第５図に示されるように複数の端局から
のインタリーブされたパリティ ブロックから成る。タ
イムスロット 、スイッチ９９は端局毎論理回路及び共
通論理回路、並びにダミー パリティブロック発生器の
出力をクロック選択制御回路９０からの信号に応答して
任意の端局回線信号の変わりに挿入するためのスイッチ
ング装置を含む。
の受信された端局回線信号のフォーマットを主回線信号
にインタリーブするのに備えて変更する。主回線信号の
フォーマットは第５図に示されるように複数の端局から
のインタリーブされたパリティ ブロックから成る。タ
イムスロット 、スイッチ９９は端局毎論理回路及び共
通論理回路、並びにダミー パリティブロック発生器の
出力をクロック選択制御回路９０からの信号に応答して
任意の端局回線信号の変わりに挿入するためのスイッチ
ング装置を含む。
タイムスロット スイッチ９９内の端局毎論理は個々の
端局入力に対する２つのバンクの桁送りレジスタから成
る。個々のバンクのレジスタは２５ビツト パリティ
ブロックを保持する。データはこのレジスタのバンクに
交互に書き込まれる。片方のレジスタ バンクが書き込
まれている間に、他方のレジスタが読み出される。
端局入力に対する２つのバンクの桁送りレジスタから成
る。個々のバンクのレジスタは２５ビツト パリティ
ブロックを保持する。データはこのレジスタのバンクに
交互に書き込まれる。片方のレジスタ バンクが書き込
まれている間に、他方のレジスタが読み出される。
タイムスロット スイッチ９９の共通論理の制御下にお
いて、レジスタのバンクからの読み出しが順番に遂行さ
れる。個々のタイムスロットにおいて４ビツトが一度に
読み出される。タイムスロット スイッチ９９の出力は
４レ一ル並列バス１３２上に出現するか、これはインタ
リーバ１１０を駆動する。
いて、レジスタのバンクからの読み出しが順番に遂行さ
れる。個々のタイムスロットにおいて４ビツトが一度に
読み出される。タイムスロット スイッチ９９の出力は
４レ一ル並列バス１３２上に出現するか、これはインタ
リーバ１１０を駆動する。
マルチプレクサ整合コントローラ回路１０８は個々の端
局パリティ フレーマ回路＋０１．１０２、及び１０３
からフレーミング情報を受信し、このフレーミング情報
を使用して関連する整合回路１０５．１０６、及び１０
７に対する所望の遅延設定を計算するが、これらはプロ
グラマブル可調長桁送りレジスタ遅延回線である。
局パリティ フレーマ回路＋０１．１０２、及び１０３
からフレーミング情報を受信し、このフレーミング情報
を使用して関連する整合回路１０５．１０６、及び１０
７に対する所望の遅延設定を計算するが、これらはプロ
グラマブル可調長桁送りレジスタ遅延回線である。
端局回線ＴＲＩＢ Ａに対する整合回線１０５内の可
変遅延回線の調節は以下のように行なわれる。整合コン
トローラ１０Ｂ内の２５状態カウンタは選択された端局
速度クロックにて駆動され、これら全状態を回わるサイ
クルが継続される。パリティ フレーマ回路１０１は端
局ＴＲＩＢ Ａのビット流内のパリティ タイムスロ
ットの位置を同定する。マルチプレクサ整合コントロー
ラ１０８はこれらパリティタイムスロットの位置を２５
状態カウンタの状態と比較し、端局を整合するのに必要
とされる相対遅延を決定する。この必要とされる遅延に
関する情報が端１局整合回路１０５に送られ、整合回路
の遅延長が制御される。
変遅延回線の調節は以下のように行なわれる。整合コン
トローラ１０Ｂ内の２５状態カウンタは選択された端局
速度クロックにて駆動され、これら全状態を回わるサイ
クルが継続される。パリティ フレーマ回路１０１は端
局ＴＲＩＢ Ａのビット流内のパリティ タイムスロ
ットの位置を同定する。マルチプレクサ整合コントロー
ラ１０８はこれらパリティタイムスロットの位置を２５
状態カウンタの状態と比較し、端局を整合するのに必要
とされる相対遅延を決定する。この必要とされる遅延に
関する情報が端１局整合回路１０５に送られ、整合回路
の遅延長が制御される。
タイムスロット スイッチ９９の４レ一ル並列バス１３
２の出力はインタリーバ回路１１０内で回線速度信号に
変換される。このインタリーバ回路１１０は単に４レ一
ル並列バスからのデータを順番に回線上に置くために送
信機に送る。インタリーバ回路１１０はリード１３３上
の回線速度クロックにて制御される。この回線速度クロ
ックはｘ４周波数掛け算回路内でリード９１上の選択さ
れた端局クロックから得られる。
２の出力はインタリーバ回路１１０内で回線速度信号に
変換される。このインタリーバ回路１１０は単に４レ一
ル並列バスからのデータを順番に回線上に置くために送
信機に送る。インタリーバ回路１１０はリード１３３上
の回線速度クロックにて制御される。この回線速度クロ
ックはｘ４周波数掛け算回路内でリード９１上の選択さ
れた端局クロックから得られる。
マルチプレクサ内の唯一のアナログ回路である周波数種
は算器１００は選択された入力端局速度クロックから回
線速度クロックを生成するのに使用される。この機能は
非線形デバイス、フィルタ及びインタリーバ回路１１０
内の正しいクロッキング マージンを確保するための可
変長遅延回線を使用して達成される。回線速度クロック
に対するソースとして選択された端局クロック上に位相
変調監視応答が存在するときは、これら位相変調監視応
答もそのまま×４掛は算器回路１００に送られる。
は算器１００は選択された入力端局速度クロックから回
線速度クロックを生成するのに使用される。この機能は
非線形デバイス、フィルタ及びインタリーバ回路１１０
内の正しいクロッキング マージンを確保するための可
変長遅延回線を使用して達成される。回線速度クロック
に対するソースとして選択された端局クロック上に位相
変調監視応答が存在するときは、これら位相変調監視応
答もそのまま×４掛は算器回路１００に送られる。
パリティ ブロック デマルチプレクサ−ブロック゛
第８図は第６図のパリティ ブロックデマルチプレクサ
８６のブロック図を示す。複数の端局からのインタリー
ブされたパリティ ブロックから構成される主回線信号
は主回線リード１１５上に受信される。この主回線信号
は受信機１３５に加えられるが、受信機１３５はリード
２３７上にデータ流を再生し、リード１３８上にクロッ
ク信号を回復する。主回線信号はパリティ ブロック
デマルチプレクサ８６内でその４つの構成端局速度信号
に分離される。整合語フレーマ１８０による個々の端局
ブロック上の固有の同定語の検出によって出力端局デー
タか正しい受信端局回線に向けられる。
８６のブロック図を示す。複数の端局からのインタリー
ブされたパリティ ブロックから構成される主回線信号
は主回線リード１１５上に受信される。この主回線信号
は受信機１３５に加えられるが、受信機１３５はリード
２３７上にデータ流を再生し、リード１３８上にクロッ
ク信号を回復する。主回線信号はパリティ ブロック
デマルチプレクサ８６内でその４つの構成端局速度信号
に分離される。整合語フレーマ１８０による個々の端局
ブロック上の固有の同定語の検出によって出力端局デー
タか正しい受信端局回線に向けられる。
ブロックを分離した後、端局データか端局毎２５セル弾
姓メモリ１４１．１４２、及び１４３に書き込、まれ、
連続したデータが得られるような方法て端局リード１４
６．１４７、及び１４８上に読み出される。この読出し
／書込み動作は、個々の端局リード１４６．１４７、及
び１４８上に完全なパリティ ブロックが得られるよう
適応的に遂行される。分離器回路１４０は回線速度デー
タを受信する。端局速度クロックは主回線クロック速度
を４で割って得られる。分離器回路１４０は主回線速度
データを４ビツト幅出力データバス１５０上に端局速度
にて順に置く。
姓メモリ１４１．１４２、及び１４３に書き込、まれ、
連続したデータが得られるような方法て端局リード１４
６．１４７、及び１４８上に読み出される。この読出し
／書込み動作は、個々の端局リード１４６．１４７、及
び１４８上に完全なパリティ ブロックが得られるよう
適応的に遂行される。分離器回路１４０は回線速度デー
タを受信する。端局速度クロックは主回線クロック速度
を４で割って得られる。分離器回路１４０は主回線速度
データを４ビツト幅出力データバス１５０上に端局速度
にて順に置く。
分離器回路１４０の出力は個々の端局に対する２４個の
データ ピットと１つのパリティビットのバーストであ
るとみなすことができる。こ九らバーストは順番に１ビ
ツトづつ４レール バスの向う側に置かれる。以降の回
路の目的はこのデータのフォーマットを端局速度にて個
々の回線の４つの別個の連続した端局データ流に変換す
ることにある。４レール データか一度に４ヒツトづつ
順番に個々の端局上に存在する２５セル弾性メモリの１
つの弾性メモリ１４＋にロードされる。メモリ１４゛１
が一杯になると、次のメモリ１４２がロードされる。最
後のメモリ１４３がロードされると、最初にメモリ１４
１が再びロードされる。全ての端局に対してこのプロセ
スが共通２５状態デマルチプレクサ書込みカウンタ１６
０の制御下で遂行される。弾性メモリ１４１．１４２、
および１４３は個々の端局上の読出しカウンタ１６１．
１６２、及び１６３の制御下で読み出される。
データ ピットと１つのパリティビットのバーストであ
るとみなすことができる。こ九らバーストは順番に１ビ
ツトづつ４レール バスの向う側に置かれる。以降の回
路の目的はこのデータのフォーマットを端局速度にて個
々の回線の４つの別個の連続した端局データ流に変換す
ることにある。４レール データか一度に４ヒツトづつ
順番に個々の端局上に存在する２５セル弾性メモリの１
つの弾性メモリ１４＋にロードされる。メモリ１４゛１
が一杯になると、次のメモリ１４２がロードされる。最
後のメモリ１４３がロードされると、最初にメモリ１４
１が再びロードされる。全ての端局に対してこのプロセ
スが共通２５状態デマルチプレクサ書込みカウンタ１６
０の制御下で遂行される。弾性メモリ１４１．１４２、
および１４３は個々の端局上の読出しカウンタ１６１．
１６２、及び１６３の制御下で読み出される。
書込み及び読出しカウンタの“位相”は弾性メモリの読
出し／書込みプロセスにおいてデータが損失しないよう
維持される。個々の弾性メモリ、例えば、メモリ１４１
から読み出されたデータはリード１４６上の端局速度の
一連のストリングである。マルチプレクサ内で使用され
るのと同一のタイプのパリティ フレー７１６６．１６
７、及び１６８が個々の端局リード＋４６．１４７、及
び１４８上のメモリの出力の所に存在する。デマルチプ
レクサ書込みコントローラ１７０はバリテ、イ フレー
マ１６６．１６７及び１６８の出力を観察し、パリティ
フレーマからのこの情報を使用して２５状態デマルチ
プレクサ書込みカウンタ１６０の“位相“を入り回線速
度データの位相に対して制御する。この“°位相”は端
局クロックがデマルチプレクサ書込みカウンタ１６０に
加えられる前にクロックグリッパ回路１７５内で端局速
度クロック人力の１サイクルを除去することによって変
えられる。デマルチプレクサ書込みカウンタ１６０が正
しくセットされているときは、個々の端局回線回路内の
２５セル弾性メモリ１４１．１４２、及び１４３はその
端局回線からのデータのみをロードし、個々の端局上に
パリティフレーマ１６６．１６７、及び１６８はメモリ
が読み出されたとき満足される。端局毎弾性メそり及び
関連するカウンタ及びコントローラは第７図のマルチプ
レクサ内のタイムスロットスイッチの逆の機能を形成す
ることに注意する。
出し／書込みプロセスにおいてデータが損失しないよう
維持される。個々の弾性メモリ、例えば、メモリ１４１
から読み出されたデータはリード１４６上の端局速度の
一連のストリングである。マルチプレクサ内で使用され
るのと同一のタイプのパリティ フレー７１６６．１６
７、及び１６８が個々の端局リード＋４６．１４７、及
び１４８上のメモリの出力の所に存在する。デマルチプ
レクサ書込みコントローラ１７０はバリテ、イ フレー
マ１６６．１６７及び１６８の出力を観察し、パリティ
フレーマからのこの情報を使用して２５状態デマルチ
プレクサ書込みカウンタ１６０の“位相“を入り回線速
度データの位相に対して制御する。この“°位相”は端
局クロックがデマルチプレクサ書込みカウンタ１６０に
加えられる前にクロックグリッパ回路１７５内で端局速
度クロック人力の１サイクルを除去することによって変
えられる。デマルチプレクサ書込みカウンタ１６０が正
しくセットされているときは、個々の端局回線回路内の
２５セル弾性メモリ１４１．１４２、及び１４３はその
端局回線からのデータのみをロードし、個々の端局上に
パリティフレーマ１６６．１６７、及び１６８はメモリ
が読み出されたとき満足される。端局毎弾性メそり及び
関連するカウンタ及びコントローラは第７図のマルチプ
レクサ内のタイムスロットスイッチの逆の機能を形成す
ることに注意する。
弾性メモリ１４１．１４２及び１４３の読出しはカウン
タ回路１７８内で主回線速度クロックを４で割ることに
よって得られるクロックにて行なわれ、また監視応答は
回線信号の位相変調によって運ばれるため、入り主回線
上の監視応答は端局リード１４６．１４７、及び１４８
の全ての上に出現する。
タ回路１７８内で主回線速度クロックを４で割ることに
よって得られるクロックにて行なわれ、また監視応答は
回線信号の位相変調によって運ばれるため、入り主回線
上の監視応答は端局リード１４６．１４７、及び１４８
の全ての上に出現する。
デマルチプレクサ８６内の最後の動作は弾性メモリ１４
１．１４２、及び１４３から読み出される完全なパリテ
ィ ブロックを正しい出力回線１８６．１８７、及び１
８８上に置くことである。この動作のため、共有整合語
フレーマ１８０及びバレル シフト回路１８２が使用さ
れる。整合語フレー７１８０は個々の端局信号上の一意
の同定語パターンを検出し、これに従って、バレル シ
フタに端局リード信号を正しい出力回線１８６．１８７
、及び１８８にスイッチする命令を送る。バレル シフ
タ１８２は任意の４つの端局リード１４６．１４７、及
び１４８を任意の４つの出力回線１８６．１８７、及び
１８８に順番に接続する単純なスイッチング アレイ７
である。１つの端局のみを正しく位置することが要求さ
れる。バレル シフタ回路１８２は１つの端局が正しく
位置されると、他の端局も自動的に正しく位置されるよ
うに設計される。
１．１４２、及び１４３から読み出される完全なパリテ
ィ ブロックを正しい出力回線１８６．１８７、及び１
８８上に置くことである。この動作のため、共有整合語
フレーマ１８０及びバレル シフト回路１８２が使用さ
れる。整合語フレー７１８０は個々の端局信号上の一意
の同定語パターンを検出し、これに従って、バレル シ
フタに端局リード信号を正しい出力回線１８６．１８７
、及び１８８にスイッチする命令を送る。バレル シフ
タ１８２は任意の４つの端局リード１４６．１４７、及
び１４８を任意の４つの出力回線１８６．１８７、及び
１８８に順番に接続する単純なスイッチング アレイ７
である。１つの端局のみを正しく位置することが要求さ
れる。バレル シフタ回路１８２は１つの端局が正しく
位置されると、他の端局も自動的に正しく位置されるよ
うに設計される。
バレル シフタ回路１８２からの出力回線１８６．１８
７、及び１８８は別個の送信機回路１９１．１９２、及
び１９３を通じて個々の低速端局回線ＴＲＩＢ Ａ、
ＴＲＩＢ Ｂ、及びＴＲＴＢ Ｄに加えられる。
７、及び１８８は別個の送信機回路１９１．１９２、及
び１９３を通じて個々の低速端局回線ＴＲＩＢ Ａ、
ＴＲＩＢ Ｂ、及びＴＲＴＢ Ｄに加えられる。
上では本発明の１つの実施態様が説明された。この実施
態様及びこれから明らかとなるその他の実施態様は本発
明の特許請求の範囲に人いるものである。
態様及びこれから明らかとなるその他の実施態様は本発
明の特許請求の範囲に人いるものである。
第１図は本発明によるブロック マルチブレキシング用
に設計されたデジタル伝送システムのブロック図を示し
。 第２図はマルチブレキシングを持たないデジタル伝送シ
ステムのブロック図を示し；第３図は第２図のシステム
でしようされるビットのフレームのフォーマットを示し
；第４図はパリティ ブロック マルチプレクサのブロ
ック図を示し； 第５図は４つの端局回線からのパリティ ブロックを多
重化するためのフォーマットの一例を示し： 第６図はパリティ ブロック デマルチプレクサのブロ
ック図を示し； 第７図はパリティ ブロック マルチプレクサの詳細な
ブロック図を示し；そして 第８図パリティ ブロック デマルチプレクサの詳細な
ブロック図を示す。 ［主要部分の符号の説明］ 端末・・・６１−６８ マルチプレクサ／デマルチプレクサ・・・６９、中継器
・・・７１−８１ システム クロック・・・８２ システム監視・・・８３ 出願人・アメリカン テレフォン アント１テレグラフ
カムバニー 図面の浄書（内容に変更−１−） ＦＩＧ、２ ＦＩＯ，４ ＦＩＧ、６ 只ら 〈 工 ０手続
補正書 昭和６２年 ８月 ４日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年特許願第１５１５４４号 ２、発明の名称 デジタル ブロック マルチプレクサ ３、特許出願人 テレグラフ カムパニー ４、代理人 ５、補正の対象 「図 面」
に設計されたデジタル伝送システムのブロック図を示し
。 第２図はマルチブレキシングを持たないデジタル伝送シ
ステムのブロック図を示し；第３図は第２図のシステム
でしようされるビットのフレームのフォーマットを示し
；第４図はパリティ ブロック マルチプレクサのブロ
ック図を示し； 第５図は４つの端局回線からのパリティ ブロックを多
重化するためのフォーマットの一例を示し： 第６図はパリティ ブロック デマルチプレクサのブロ
ック図を示し； 第７図はパリティ ブロック マルチプレクサの詳細な
ブロック図を示し；そして 第８図パリティ ブロック デマルチプレクサの詳細な
ブロック図を示す。 ［主要部分の符号の説明］ 端末・・・６１−６８ マルチプレクサ／デマルチプレクサ・・・６９、中継器
・・・７１−８１ システム クロック・・・８２ システム監視・・・８３ 出願人・アメリカン テレフォン アント１テレグラフ
カムバニー 図面の浄書（内容に変更−１−） ＦＩＧ、２ ＦＩＯ，４ ＦＩＧ、６ 只ら 〈 工 ０手続
補正書 昭和６２年 ８月 ４日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年特許願第１５１５４４号 ２、発明の名称 デジタル ブロック マルチプレクサ ３、特許出願人 テレグラフ カムパニー ４、代理人 ５、補正の対象 「図 面」
Claims (1)
- 【特許請求の範囲】 １、複数の個々の入力端局回線からのビットのブロック
をインタリーブするためのデジタルブロックマルチプレ
クサにおいて、該マ ルチプレクサが 第１及び第２の端局回線からデジタルビ ット流のブロックのフレームを順番に受信するための手
段；及び 該第１及び第２の回線手段からの該デジタ ルビット流のブロックを１つの多重化ビッ ト流にインタリーブするための手段を含 み、 該個々のフレームが端局回線同定情報及び 複数のデジタルビットのブロックを含み、 個々のデジタルビットのブロックが複数の データビット及び１つのパリティビット を含み、該第２の端局回線手段からのブロックのシーケ
ンスがパリティビット位置の１ つの周期位置内に制御情報を含む１つのビットを含むこ
とを特徴とするデジタルブロッ クマルチプレクサ。 ２、特許請求の範囲第１項に記載のデジタルブロックマ
ルチプレクサにおいて、さらに 該第１の端局回線からの位相変調回線信号 に応答して該多重化ビット流に位相変調を印加するため
の手段が含まれることを特徴とするデジタルブロックマ
ルチプレクサ。 ３、特許請求の範囲第１項に記載のデジタルブロックマ
ルチプレクサにおいて、さら に 該第２の端局回線からの位相変調回線信号 に応答して該多重化ビット流に位相変調を印加するため
の手段が含まれることを特徴とするデジタルブロックマ
ルチプレクサ。 ４、複数の個々の入力端局回線からのビットのブロック
をインタリーブするためのデジタル伝送システムにおい
て、該システムが 個々がデジタルビット流のブロックのシ ーケンスのフレームを生成する第１及び第２の送信端局
回線手段、 該第１及び第２の端局回線からのデジタル ビット流の該ブロックを１つの多重化ビッ ト流にインタリーブするための手段、及び 該多重化ビット流内のパリティビット及 び端局回線同定に応答してデジタルビット 流の該ブロックを第１及び第２の受信端局回線に送られ
るデジタルビット流の同定され たシーケンスのフレームにデマルチプレキシングするた
めの手段を含み、 該第１及び第２の送信端局回線手段によっ て生成される個々のデジタルビット流のブ ロックのシーケンスのフレームが端局回線同定情報及び
複数のデジタルビットのブロッ クを含み、該第２の端局回線手段からのデジタルビット
流のブロックの流れが複数のパ リティビットの中に１つの制御情報を含む 周期パリティビットを含むことを特徴とす るデジタル伝送システム。 ５、１つの多重化ビット流からビットのブロックを分離
するためのデジタルブロックデ マルチプレクサにおいて、該デマルチプレクサが 第１及び第２の端局回線からのインタリー ブされたデジタルビット流のブロックのフ レームを含む多重化ビット流を受信するための手段、及
び 該第１および第２の端局回線手段からのデ ジタルビット流のブロックをパリティビ ット及び制御情報を含む別個の端局回線信号に分離する
ための手段を含み、 個々のフレームが端局回線同定情報及び複 数のデジタルビットのブロックを含み、個々のデジタル
ビットのブロックが複数のデー タビット及び１つのパリティビットを含 み、該第２の端局回線からのブロックのシーケンスが複
数のパリティビット位置の中の １つの周期ビット位置に制御情報を含むビットを含むこ
とを特徴とするデジタルブロッ クデマルチプレクサ。 ６、特許請求の範囲第５項に記載のデジタルブロックデ
マルチプレクサにおいて、さら に 該多重化ビット流上の位相変調信号に応答 して該第１及び第２の受信端局回線に向けられるデジタ
ルビット流のブロックのシーケ ンスのフレームに位相変調を印加するための手段が含ま
れることを特徴とするデジタル ブロックデマルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/876,720 US4914655A (en) | 1986-06-20 | 1986-06-20 | Multiplexing arrangement for a digital transmission system |
| US876720 | 1986-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326045A true JPS6326045A (ja) | 1988-02-03 |
| JP2559411B2 JP2559411B2 (ja) | 1996-12-04 |
Family
ID=25368426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151544A Expired - Lifetime JP2559411B2 (ja) | 1986-06-20 | 1987-06-19 | デジタル伝送システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4914655A (ja) |
| JP (1) | JP2559411B2 (ja) |
| KR (1) | KR910001744B1 (ja) |
| CA (1) | CA1273133A (ja) |
| FR (1) | FR2600473B1 (ja) |
| GB (1) | GB2191913B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5600672A (en) | 1991-03-27 | 1997-02-04 | Matsushita Electric Industrial Co., Ltd. | Communication system |
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| FR2600473A1 (fr) | 1987-12-24 |
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