JP2559411B2 - デジタル伝送システム - Google Patents

Description

【発明の詳細な説明】 本発明はパリティブロックマルチプレキシング装置、
より詳細には、複数の端局回線からのデジタル信号を１
つの中継回線に多重化すると同時に端局回線と中継回線
の両方を制御するための監視信号をマルチプレキシング
装置に伝送する装置に関する。

海底中継器の監視が海底光ガイド伝送システム内に特
別のターミナルを提供するための基本的な理由である。
しかし、中継器の監視はこのシステムに対する海底マル
チプレックスを設計する上での大きなハードルともな
る。

海底中継器の監視はターミナルの１つによって提供さ
れる専用の信号フォーマットに基づく。このフォーマッ
トは24個のデータビットの個々のブロックに対するブロ
ックパリティビットを含む。これらブロックパリティビ
ットは２つの機能を持つ。第１に、パリティエラーは中
継器の所で回線のブロックエラー性能を監視することに
よって決定される。第２に、パリティビットの１つを意
図的に周期的に反転することによって、ターミナルは中
継器に命令信号を送り、中継器は応答を命令を発したタ
ーミナルに返信するためにサブキャリヤを生成する。こ
れら２つの機能は、海底システムに従来のデジタルマル
チプレックス装置を使用しては達成できない。

あるターミナルのところのステーションから別のター
ミナルの所のステーションへのワイヤー命令動作はター
ミナルによって提供される専用の信号フォーマットに基
づく。このフォーマットは定期的にあるターミナルの所
に位置するステーションから発信され第２のターミナル
の所に位置するステーションに終端する通信のための特
別に指定されたビットを与える。このワイヤー命令信号
も従来のマルチプレックス装置では問題となる。

これら及びその他の問題は複数の端局回線からのビッ
トのブロックをインタリーブするためのマルチプレキシ
ング装置によって解決される。デジタルビット流のブロ
ックのシーケンスが個々の端局回線からフレームにて受
信される。個々のフレームは端局回線同定情報及び複数
のビットのブロックを含む。デジタルビットの個々のブ
ロックは複数のデータビット及び１つのブロックパリテ
ィビットを含む。１つの端局回線からのブロックのシー
ケンスはさらに周期的にブロックパリティビット位置の
１つの位置に制御情報を含むビットを含む。デジタルビ
ット流のブロックは１つの多重化ビット流に多重化され
る。

同一の装置をこのシステムに対するターミナル伝送装
置内に使用することができる。

本発明は図面を参照しながら以下の詳細な説明を読む
ことによって一層明白となる。

中継回線内の信号法及びエラーの監視 第２図には海底に展開されるマルチプレキシングを持
たない光ファイバ伝送システム30が示される。このシス
テムは西側終端端末31から数千キロメートルの長さの中
継回線32を通じて東側終端端末34にパルス符号変調信号
を伝送するように設計されている。同時に、もう１つの
パルス流が東側終端端末34から西側終端端末31に伝送さ
れる。この光パルス流はこの回線に沿ってファイバ内で
減衰される。回線に沿って規則正しく位置する中継器3
5、36、37、及び38の所でこのパルス流は高品質の伝送
を保証するために再生される。第２図には４つの中継器
のみが示されるが、この回線内には数百あるいはそれ以
上の中継器が使用される。従って、回線が中継器36、37
及び38の間で追加の中継局が挿入されることを示すため
点線にて表わされる。

このシステムではこの回線に沿って両方向の信号伝送
の品質を継続して監視するためにブロックパリティエラ
ー検出スキームが使用される。

第３図のテーブルＡに示されるごとく、このパルス符
号変調回線信号は４フレームの反復グループにフォーマ
ット化され、個々のフレームは56ブロックの符号化デー
タを含む。個々のブロック内にはフレーム４の最後のブ
ロック56を除いて24個のデータビット及び１つの偶数ブ
ロックパリティビットＰが存在する。このブロックパリ
ティビットはブロックの最後のビット位置に存在する。
これらデータのブロックは端末間を両方向に同時に伝送
される。従って、個々のフレーム内のブロックパリティ
ビットはシステムの全長を通じて端末間の両方向の伝送
内のブロックパリティチャネルを提供する。

終端間ビットエラー率の測定に加えて、このブロック
パリティチャネル上に、中継器セクションのイン−サー
ビス性能の監視を制御するため、海底に位置する中継器
内の予備デバイスあるいは装置の交替を制御するため、
及び他の機能、例えば、あるファイバと別のファイバと
の交替を制御するために保守信号システムが多重化され
る。

このブロックパリティチャネル内においては、４つお
きのフレームの１つのパリティビット位置が保守信号法
に割り当てられる。この第３図のフレーム４内のブロッ
ク56の最後のビット位置内に存在する反復、つまり、周
期的ビット位置Ｓはいずれかの終端端末から中継回線に
沿って他方の終端端末に向けて命令を伝送するために使
用される。結果としてのブロックパリティビットチャネ
ル内の224ビットの中のこの１つのビット流は終端にお
いてシステムのビットエラー率を計算するとき無視され
る。以降、この信号法ビット流は保守信号法に対する命
令チャネルと呼ばれる。この命令チャネルはシステムの
両方向に存在し、従って、この保守信号法はいずれの終
端端末からも開始できる。

この保守信号法はこの伝送システム内で各種の機能を
遂行するために使用される。例えば、ビットエラー率を
イン−サービスベースにてシステム内の個々の回線セク
ションの所で選択的に測定するため、個々の再生器の自
動利得制御電圧及びレーザーバイアス電流を選択的に監
視するため、あるいは遠隔制御により、予備設備、例え
ば、レーザートランスミッタ、再生器及びファイバをシ
ステム内のこれら故障中のあるいは故障した設備と交替
するために使用される。

この保守信号法は、C.D.アンダーソン（C.D.Anderso
n）に公布の合衆国特許第4,633,464号に開示されるよう
に中継回線に沿っていずれかの命令チャネルに符号化さ
れた命令を送り出すことによって達成される。

これもC.D.アンダーソン（A.D.Anderson）に公布の合
衆国特許第4,586,168号に開示の応答チャネルが中継器
から情報をその情報に対する命令を開始した端末に送信
するために使用される。この応答チャネルは命令を発し
た端末に向かって中継器を出る回線信号を位相変調する
ことによって達成される。この位相変調のサブキャリヤ
周波数はその周期、従ってＳビットの周波数によって決
定される。Ｓビットの周波数は命令チャネル及び応答チ
ャネルの両方に対して同一である。

バリティブロックマルチプレキシング 第１図には海底に展開されるように設計された２つの
海底マルチプレックス69及び70を持つ光ファイバ伝送シ
ステムが示される。海の西側岸の所には端末61、63、65
及び67並びに海底マルチプレックス69が存在する。東岸
の所には端末62、64、66及び68並びに海底マルチプレッ
クス70が存在する。このシステムはパルス符号変調信号
を西岸端末61から東岸端末62に２つの海底マルチプレッ
クス69及び70並びに中継器71、72、75、76、77、78及び
79を含む３つの中継回線を介して伝送するように設計さ
れている。同時に、別のパルス流が東岸端末62から西岸
端末に２つの海底マルチプレックス70及び69並びに中継
器79、78、77、76、75、72及び71を含む３つの中継回線
を介して伝送される。同様に、パルス符号変調信号がペ
アの端末63と64、65と66、67と68の間でも伝送される。

高速主回線内の中継器75、76及び77を含む中継器、及
び８個の個々の低速端局内の中継器は第２図の構成との
関連での説明と同じように監視命令に応答する。第２図
の構成と同様に、第１図内の個々の端末は出端局流を25
ビットパリティブロックにフォーマット化する。個々の
端末は入り流のパリティエラーを監視する。個々の中継
器は監視命令を受信しこれに応答することができる。

個々のパリティブロックマルチプレックス69及び70は
１つのパリティブロックマルチプレクサ及びパリティブ
ロックデマルチプレクサを含む。パリティブロックマル
チプレクサは４つの同期入り低速端局信号を１つの出高
速主回線信号に結合する。パリティブロックデマルチプ
レクサは１つの入り高速主回線信号を４つの出低速端局
信号に分離する。この端局信号の主回線流への結合及び
主回線流の４つの端局流への分離は、パリティチャネ
ル、命令チャネル及び応答チャネルを伝送するような方
法で行なわれる。マルチプレックス69及び70内におい
て、４つの端局からの25ビットパリティブロックが高速
主回線上に順番にブロックごとに置かれる。個々のパリ
ティブロックは24個のデータビットと１つのパリティビ
ットから構成される。多重化された主回線流を生成する
ためにマルチプレクサによっていかなるタイプのサービ
スビットも追加されない。高速主回線の受信端の所で、
ブロックごとの分離が遂行され、経路指定の目的で個々
の端局流内の一意の12−ビット整合語（Alignment Wor
d）を介して端局流が識別される。

多重化された主回線流の以下の特性に注意する。パリ
ティブロックマルチプレクサに対する入り端局信号内の
個々のパリティエラーは出多重化主回線流内のパリティ
エラーとして継承される。多重主回線流とともに伝送さ
れる個々のパリティエラーは出低速端局信号の１つの中
のパリティエラーとしてデマルチプレックスされる。従
って、これらパリティエラーは全システム内で継続的に
監視できる。１秒間にＰ個の速度にて低速端局信号に意
図的に挿入されたパリティ違反は多重流での秒当たりＰ
個の速度のパリティ違反を起こす。Ｐに対して適当な値
を選択することによって、システムを通じて多重化信号
の中継器に対する命令及び応答チャネルが確立される。

応答チャネルの海底マルチプレックスを通じての端局
回線から主回線へのあるいは主回線から端局回線への伝
送は入り信号の位相変調に基づいて出信号上に位相変調
を置くことによって達成される。パリティブロックマル
チプレクサ内において、この位相変調がその応答信号を
持つ入り端局のクロック速度を掛けることによって得ら
れるクロック速度にて出主回線流に置かれる。この端局
クロックの選択は端末からのそのパリティブロックマル
チプレクサへの命令を介して遂行される。パリティブロ
ックデマルチプレクサ内において、入り主回線流上のこ
の位相変調が主回線流のクロック速度を割って得られた
クロック速度にて全ての出端局信号上に置かれる。

海底マルチプレクサ内において、パリティブロックは
ビットを追加あるいは削除することなく挿入あるいは分
離されることに注意する。これは第１図に示されるシス
テムクロック82を使用して、多重化信号に挿入されるべ
き４つの端局に対する信号周波数を提供することによっ
て達成される。一方、この多重化信号の信号周波数はこ
れら複数の端局の１つの周波数から派生される。要する
に、このシステムはループタイミングを使用する。

パリティブロックマルチプレクサ−全般 第４図はパリティブロックマルチプレクサ84の入力及
び出力を示す。多重化主回線ビット流は591.2Mビット／
秒のビット速度にて動作し、低速端局のビット速度は14
7.8Mビット／秒である。海底用途に十分な信頼性が監視
制御下での予備及び保護スイッチングによって達成され
る。端局の１つが故障すると、海底マルチプレクサは主
回線上の故障した端局位置にダミーのパリティブロック
を挿入する。

多重化流のフォーマットが第５図のテーブルＢに示さ
れる。横軸は時間である。上側及び下側列内に示される
ように、個々の端局からの全パリティブロックが順番に
主回線に多重化される。例えば、左側の行は端局Ａから
のフレーム１、ブロック56を表わす。主回線に多重化さ
れる次のブロックは端局Ｂからのフレーム３、ブロック
30である。これらに続いて端局Ｃ及びＤからのブロック
が多重化される。次に端局Ａからの次のブロックが挿入
される。このブロックは端局Ａからのフレーム２のブロ
ック１である。端局Ａからの２つの順番の25ビットパリ
ティブロック間には、端局Ｂからの１つの25ビットパリ
ティブロック、端局Ｃからの１つの25ビットパリティブ
ロック、及び端局Ｄからの１つの25ビットパリティブロ
ックが挿入される。端局Ｂ、Ｃ及びＤからの順番のパリ
ティブロックについても類似の関係が保たれる。

主回線上の信号法チャネルは任意の１つの選択された
端局の周期フレームのブロック56内に信号法ビットＳを
挿入することによって起動される。Ｓビットの周波数は
システムに依存する。４つの端局の信号を主回線内の中
継器に多重化するこの例においては、第３図に示される
ように４つのフレームに１つづつ挿入するのではなく選
択された端局の個々のフレーム内に挿入される。第５図
に示されるように、この結果、第３図の場合のように22
4パリティブロックに１つの割合で信号法ビットが発生
する。ただし、この例においては、端局回線内の中継器
に信号を送るため、その端局上の信号法チャネルは２個
に１つのフレームのブロック56内に信号法ビットＳを挿
入することによって起動される。これは主回線信号法の
周波数の半分の周波数である。

多重化主回線流に対するクロックは複数の端局の１つ
の入りクロックから派生される。この端局がその応答チ
ャネル内に監視応答を運ぶときは、対応する応答がその
多重化主回線流の応答チャネルの上に置かれる。

パリティブロックマルチプレクサに対する監視信号法
がどの端局クロックがその多重化主回線流に対するクロ
ックを生成するために使用されるかを選択するために使
用される。所望の時間に適当な端局クロックを選択する
ことによって、監視応答がパリティブロックマルチプレ
クサに送られる。

パリティブロックデマルチプレクサ−概要 第６図にはパリティブロックデマルチプレクサ86の入
力及び出力が示される。第５図に示されるマルチプレッ
クスフォーマットを持つ入り主回線信号は順番にブロッ
クごとに４つの出端局回線信号に分離される。端局Ａの
パリティブロックの全てが第１の端局回線信号に分離さ
れ、端局Ｂのパリティブロックの全てが第２の端局信号
に分離され、端局Ｃのパリティブロックの全てが第３の
端局回線信号に分離され、そして端局Ｄのパリティブロ
ックの全てが第４の端局回線信号に分離される。全ての
端局クロックはその多重化主回線流内のクロックから派
生される。多重化流の応答チャネルが監視応答を運ぶと
きは、この応答は個々の端局回線の応答チャネル内に現
れる。

端局の同定は個々のフレームに一度発生する12−ビッ
トフレーム整合語を観察することによって決定される。
個々の端局は一意の固有の12ビットフレーム整合語を持
つ。

海底マルチプレックスによる監視 第１図に示される海底マルチプレックス69及び70の高
速主回線及び端末67及び68に接続された低速端局回線の
監視は端末67から遂行される。命令は高速中継器75、76
及び77に端末67から端局回線信号の個々のフレーム内に
信号法ビットＳを挿入することによって送られる。低速
中継器73、74、80及び81への命令は端末67から信号の１
つおきのフレーム内に１つの信号法ビットを挿入するこ
とによって送られる。他の６つの低速端局の監視はこれ
ら端局の岸端の所の端末の１つからの該当する監視命令
を介して遂行される。

端末67から任意の高速中継器75、76あるいは77に送ら
れた命令に対する監視応答が海底マルチプレクサ69及び
西岸端局回線を通じて端末61、63、65及び67の全てに送
り戻される。同様に、端末67から低速中継器80あるいは
81に送られた命令に対する応答はマルチプレックス70及
び69並びに西岸端局を介して端末61、63、65及び67の全
てに送り戻される。端末67から中継器73あるいは74に送
られた命令に対する応答は端末67に送り戻される。同様
に、任意の他の低速端局回線に送られた命令に対する応
答が同一の低速端局回線の命令を発した端末に送り戻さ
れる。

端末67から端末68への終端間エラー性能は端末68の所
でパリティチャネル内のパリティエラーを観察すること
によって監視される。ペアの端末61と62、63と64、及び
65と66の間の伝送ケラーも同様に監視される。

高速回線内で発生するエラーは高速中継器75、76及び
77内で検出されるパリティエラーを観察することによっ
て監視される。

第７図は第４図のパリティブロックマルチプレクサ回
路84のブロック図を示す。データ及びクロックは受信機
87、88、及び89によってTRIB Ａ、TRIB Ｂ、TRIB
Ｃ、及びTRIB Ｄにて表わされる４つの端局回線の個々
の上に受信される信号から回復される。クロック選択制
御回路90及び加えられた監視信号法に基づいて端局クロ
ックの１つがマルチプレクサタイミングのソースとして
選択される。選択された端局クロックはリード91を介し
て全ての信号処理回路、例えば、弾性メモリ95、96、及
び97並びにタイムスロットスイッチ99に分配され、また
周波数掛け算器100内で４を掛けられ、主回線クロック
が得られる。

個々の端局はパリティフレーマ回路101、102、103及
び整合回路105、106、107及びマルチプレクサ整合コン
トローラ回路108を装備し、端局パリティブロックを個
々の端局からの個々のブロック内のパリティタイムスロ
ットがタイムスロットスイッチ99の所で同時に発生する
ように並べる。タイムスロットスイッチ99は端局パリテ
ィブロックのフォーマットをタイムスロットスイッチ99
の４つの出力の所で動作するインタリーバ110が端局ビ
ット速度の４倍のビット速度にて主回路115上にインタ
リーブされたパリティブロックを生成するように変更す
る。

個々の端局回線に対する整合回路105、106、及び107
は端局回線の物理的及び電気的長さの差異を補正する。
端局流を整合するためには、パリティタイムスロットを
検出することが必要であり、この目的で個々の端局でパ
リティフレーマ101、102、及び103が使用される。パリ
ティフレーマは端局データ回線121、122、及び123上に
ブリッジされる。この機能は25タイムスロット長の偶数
パリティブロックを捜すことにある。パリティフレーマ
101、102、及び103はパリティタイムスロットの位置を
制御リード125上の出力パルスにてマークする。

個々の端局回路構成の弾性メモリ95、96及び97は関連
する端局クロックを使用して書き込まれ、書込みカウン
タ回路116を通じてメモリ117に加えられる。そしてメモ
リ117からクロック選択制御回路90がマスタとして選択
した特定の端局クロックを使用して読み出され、選択さ
れたクロックは読出しカウンタ回路118に加えられる。
個々の弾性メモリ、例えば、メモリ95内のオフセット制
御回路130は弾性メモリの読出し／書込み動作の際にデ
ータが損失されないよう保証する。全ての弾性メモリの
出力の所で、リード91上の選択されたクロックが全ての
弾性メモリを読むために使用されるため、全ての端局か
らの端局データのタイムスロットは一致する。個々の端
局回線121、122、及び123上のパリティフレーマ101、10
2、及び103が満足されると、マルチオプレクサ整合コン
トローラ回路108は個々の端局整合回路105、106、及び1
07に対して所望の回線遅延設定をパリティブロック整合
回路105、106、及び107の出力の所で一致するように計
算する。

任意の端局上のパリティフレーマがフレーマ化できな
い場合は、クロック選択コントロールはその端局を故障
したものと指定し、ダミーパリティブロック発生器140
の出力を故障端局からのデータの変わりに入力としてタ
イムスロットスイッチ99に置く。これは主回線115上の
マルチプレクサ出力が第１図に示される高速中継器75、
76、及び77内でタイミングを抽出するのに十分な遷移を
含むことを保証する。

マルチプレクサタイムスロットスイッチ99は複数の受
信された端局回線信号のフォーマットを主回線信号にイ
ンタリーブするのに備えて変更する。主回線信号のフォ
ーマットは第５図に示されるように複数の端局からのイ
ンタリーブされたパリティブロックから成る。タイムス
ロットスイッチ99は端局毎論理回路及び共通論理回路、
並びにダミーパリティブロック発生器の出力をクロック
選択制御回路90からの信号に応答して任意の端局回線信
号の変わりに挿入するためのスイッチング装置を含む。

タイムスロットスイッチ99内の端局毎論理は個々の端
局入力に対する２つのバンクの桁送りレジスタから成
る。個々のバンクのレジスタは25ビットパリティブロッ
クを保持する。データはこのレジスタのバンクに交互に
書き込まれる。片方のレジスタバンクが書き込まれてい
る間に、他方のレジスタが読み出される。

タイムスロットスイッチ99の共通論理の制御下におい
て、レジスタのバンクからの読み出しが順番に遂行され
る。個々のタイムスロットにおいて４ビットが一度に読
み出される。タイムスロットスイッチ99の出力は４レー
ル並列バス132上に出現するが、これはインタリーバ110
を駆動する。

マルチプレクサ整合コントローラ回路108は個々の端
局パリティフレーマ回路101、102、及び103からフレー
ミング情報を受信し、このフレーミング情報を使用して
関連する整合回路105、106、及び107に対する所望の遅
延設定を計算するが、これらはプログラマブル可調長桁
送りレジスタ遅延回線である。

端局回線TRIB Ａに対する整合回線105内の可変遅延
回線の調節は以下のように行なわれる。整合コントロー
ラ108内の25状態カウンタは選択された端局速度クロッ
クにて駆動され、これら全状態を回わるサイクルが継続
される。パリティフレーマ回路101は端局TRIB Ａのビ
ット流内のパリティタイムスロットの位置を同定する。
マルチプレクサ整合コントローラ108はこれらパリティ
タイムスロットの位置を25状態カウンタの状態と比較
し、端局を整合するのに必要とされる相対遅延を決定す
る。この必要とされる遅延に関する情報が端局整合回路
105に送られ、整合回路の遅延長が制御される。

タイムスロットスイッチ99の４レール並列バス132の
出力はインタリーバ回路110内で回線速度信号に変換さ
れる。このインタリーバ回路110は単に４レール並列バ
スからのデータを順番に回線上に置くために送信機に送
る。インタリーバ回路110はリード133上の回線速度クロ
ックにて制御される。この回線速度クロックはx4周波数
掛け算回路内でリード91上の選択された端局クロックか
ら得られる。

マルチプレクサ内の唯一のアナログ回路である周波数
掛け算器100は選択された入力端局速度クロックから回
線速度クロックを生成するのに使用される。この機能は
非線形デバイス、フィルタ及びインタリーバ回路110内
の正しいクロッキングマージンを確保するための可変長
遅延回線を使用して達成される。回線速度クロックに対
するソースとして選択された端局クロック上に位相変調
監視応答が存在するときは、これら位相変調監視応答も
そのままx4掛け算器回路100に送られる。

パリティブロックデマルチプレクサ−ブロック図 第８図は第６図のパリティブロックデマルチプレクサ
86のブロック図を示す。複数の端局からのインタリーブ
されたパリティブロックから構成される主回線信号は主
回線リード115上に受信される。この主回線信号は受信
機135に加えられるが、受信機135はリード237上にデー
タ流を再生し、リード138上にクロック信号を回復す
る。主回線信号はパリティブロックデマルチプレクサ86
内でその４つの構成端局速度信号に分離される。整合語
フレーマ180による個々の端局ブロック上の固有の同定
語の検出によって出力端局データが正しい受信端局回線
に向けられる。

ブロックを分離した後、端局データが端局毎25セル弾
性メモリ141、142、及び143に書き込まれ、連続したデ
ータが得られるような方法で端局リード146、147、及び
148上に読み出される。この読出し／書込み動作は、個
々の端局リード146、147、及び148上に完全なパリティ
ブロックが得られるよう適応的に遂行される。分離器回
路140は回線速度データを受信する。端局速度クロック
は主回線クロック速度を４で割って得られる。分離器回
路140は主回線速度データを４ビット幅出力データバス1
50上に端局速度にて順に置く。

分離器回路140の出力は個々の端局に対する24個のデ
ータビットと１つのパリティビットのバーストであると
みなすことができる。これらバーストは順番に１ビット
づつ４レールバスの向う側に置かれる。以降の回路の目
的はこのデータのフォーマットを端局速度にて個々の回
線の４つの別個の連続した端局データ流に変換すること
にある。４レールデータが一度に４ビットづつ順番に個
々の端局上に依存する25セル弾性メモリの１つの弾性メ
モリ141にロードされる。メモリ141が一杯になると、次
のメモリ142がロードされる。最後のメモリ143がロード
されると、最初にメモリ141が再びロードされる。全て
の端局に対してこのプロセスが共通25状態デマルチプレ
クサ書込みカウンタ160の制御下で遂行される。弾性メ
モリ141、142、および143は個々の端局上の読出しカウ
ンタ161、162、及び163の制御下で読み出される。書込
み及び読出しカウンタの“位相”は弾性メモリの読出し
／書込みプロセスにおいてデータが損失しないよう維持
される。個々の弾性メモリ、例えば、メモリ141から読
み出されたデータはリード146上の端局速度の一連のス
トリングである。マルチプレクサ内で使用されるのと同
一のタイプのパリティフレーマ166、167、及び168が個
々の端局リード146、147、及び148上のメモリの出力の
所に存在する。デマルチプレクサ書込みコントローラ17
0はパリティフレーマ166、167及び168の出力を観察し、
パリティフレーマからこの情報を使用して25状態デマル
チプレクサ書込みカウンタ160の“位相”を入り回線速
度データの位相に対して制御する。この“位相”は端局
クロックがデマルチプレクサ書込みカウンタ160に加え
られる前にクロックグリッパ回路175内で端局速度クロ
ック入力の１サイクルを除去することによって変えられ
る。デマルチプレクサ書込みカウンタ160が正しくセッ
トされているときは、個々の端局回線回路内の25セル弾
性メモリ141、142、及び143はその端局回線からのデー
タのみをロードし、個々の端局上にパリティフレーマ16
6、167、及び168はメモリが読み出されたとき満足され
る。端局毎弾性メモリ及び関連するカウンタ及びコント
ローラは第７図のマルチプレクサ内のタイムスロットス
イッチの逆の機能を形成することに注意する。

弾性メモリ141、142及び143の読出しはカウンタ回路1
78内で主回線速度クロックを４で割ることによって得ら
れるクロックにて行なわれ、また監視応答は回線信号の
位相変調によって運ばれるため、入り主回線上の監視応
答は端局リード146、147、及び148の全ての上に出現す
る。

デマルチプレクサ86内の最後の動作は弾性メモリ14
1、142、及び143から読み出される完全なパリティブロ
ックを正しく出力回線186、187、及び188上に置くこと
である。この動作のため、共有整合語フレーマ180及び
バレルシフト回路182が使用される。整合語フレーマ180
は個々の端局信号上の一意の同定語パターンを検出し、
これに従って、バレルシフタに端局リード信号を正しい
出力回線186、187、及び188にスイッチする命令を送
る。バレルシフタ182は任意の４つの端局リード146、14
7、及び148を任意の４つの出力回線186、187、及び188
に順番に接続する単純なスイッチングアレイである。１
つの端局のみを正しく位置することが要求される。バレ
ルシフタ回路182は１つの端局が正しく位置されると、
他の端局も自動的に正しく位置されるように設計され
る。

バレルシフタ回路182からの出力回線186、187、及び1
88は別個の送信機回路191、192、及び193を通じて個々
の低速端局回線TRIB Ａ、TRIB Ｂ、及びTRIB Ｄに加
えられる。

上では本発明の１つの実施態様が説明された。この実
施態様及びこれから明らかとなるその他の実施態様は本
発明の特許請求の範囲に入いるものである。

【図面の簡単な説明】

第１図は本発明によるブロックマルチプレキシング用に
設計されたデジタル伝送システムのブロック図を示し； 第２図はマルチプレキシングを持たないデジタル伝送シ
ステムのブロック図を示し； 第３図は第２図のシステムでしようされるビットのフレ
ームのフォーマットを示し； 第４図はパリティブロックマルチプレクサのブロック図
を示し； 第５図は４つの端局回線からのパリティブロックを多重
化するためのフォーマットの一例を示し； 第６図はパリティブロックデマルチプレクサのブロック
図を示し； 第７図はパリティブロックマルチプレクサの詳細なブロ
ック図を示し；そして 第８図はパリティブロックデマルチプレクサの詳細なブ
ロック図を示す。 ［主要部分の符号の説明］ 端末……61−68 マルチプレクサ／デマルチプレクサ……69、70 中継器……71−81 システムクロック……82 システム監視……83

フロントページの続き (72)発明者 フランク ジョセフ ペラジン アメリカ合衆国 07701 ニュージャー シイ，フェア ハヴン，レキシントン アヴェニュー 146 (72)発明者 ローウェル ディアン ホワイト アメリカ合衆国 07733 ニュージャー シイ，ホルムデル，エッジウッド ドラ イヴ 12 (56)参考文献 特開 昭61−73442（ＪＰ，Ａ) 特公 昭61−13660（ＪＰ，Ｂ２)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】第１と第２の入力端局回線手段の各々から
   のビットのブロックをインタリーブするためのデジタル
   ブロックマルチプレクサを用いたデジタル伝送システム
   において、該デジタルブロックマルチプレクサは、 各フレームが入力端局回線手段識別情報およびデジタル
   ビットの複数の連続的なブロックを含み、該第１の入力
   端局回線手段からの該デジタルビットのブロックの各々
   が複数のデータビットおよび１つのブロックパリティビ
   ットを含み、該第２の入力端局回線手段からのブロック
   系列が該ブロックパリティビット位置の中の１つの周期
   的位置において制御情報を含む１つのビットを含むよう
   に構成された複数のフレームにて該第１と第２の入力端
   局回線手段からデジタルビット流のブロック系列を受信
   するための手段と、 該第１および第２の入力端局回線手段からの該デジタル
   ビット流のブロックを１つの多重化ビット流にインタリ
   ーブするための手段とを含むことを特徴とする、デジタ
   ル伝送システム。
2. 【請求項２】特許請求の範囲第１項に記載のデジタル伝
   送システムにおいて、さらに 該第１の入力端局回線手段からの位相変調された回線信
   号に応答して該多重化ビット流に位相変調を印加するた
   めの手段が含まれることを特徴とするデジタル伝送シス
   テム。
3. 【請求項３】特許請求の範囲第１項に記載のデジタル伝
   送システムにおいて、さらに 該第２の入力端局回線手段からの位相変調された回線信
   号に応答して該多重化ビット流に位相変調を印加するた
   めの手段が含まれることを特徴とするデジタル伝送シス
   テム。
4. 【請求項４】第１と第２の入力端局回線手段の各々から
   のビットのブロックをインタリーブするための送・受信
   するデジタル伝送システムであって、 各フレームが入力端局回線手段識別情報およびデジタル
   ビットの複数の連続的なブロックを含み、該第１の入力
   端局回線手段上の各々のデータビットのブロックが複数
   のデータビットおよび１つのブロックパリティビットを
   含み、該第２の入力端局回線手段上のデジタルビット流
   のブロックの系列が該ブロックパリティビットの位置の
   中の１つの周期的位置において制御情報を含む１つのビ
   ットを含むように構成された複数のフレームにて該第１
   と第２の入力端局回線手段上へデジタルビット流のブロ
   ックの系列を生成するための第１および第２の送信端局
   回線手段と、 該第１と第２の入力端局回線手段からの該ビット流のブ
   ロックをブロック間のサービスビットなしに１つの多重
   化ビット流にインタリーブするための手段と、 受信された該多重化ビット流中の該パリティビットおよ
   び該入力端局回線手段識別情報に応答してデジタルビッ
   ト流のブロックを第１と第２の受信端局回線手段につい
   ての連続的な流れのフレームの形でデジタルビット流の
   ブロックの識別された系列にデマルチプレクサするため
   の手段を含むことを特徴とするデジタル伝送システム。