JPH07110004B2 - 信号路切り換え方法とその装置およびその装置を複数備えたシステム - Google Patents
信号路切り換え方法とその装置およびその装置を複数備えたシステムInfo
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- JPH07110004B2 JPH07110004B2 JP3180499A JP18049991A JPH07110004B2 JP H07110004 B2 JPH07110004 B2 JP H07110004B2 JP 3180499 A JP3180499 A JP 3180499A JP 18049991 A JP18049991 A JP 18049991A JP H07110004 B2 JPH07110004 B2 JP H07110004B2
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- 238000000034 method Methods 0.000 title claims description 24
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 10
- 238000005457 optimization Methods 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000003252 repetitive effect Effects 0.000 claims 4
- 238000007689 inspection Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 10
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 239000003550 marker Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- XOFYZVNMUHMLCC-ZPOLXVRWSA-N prednisone Chemical compound O=C1C=C[C@]2(C)[C@H]3C(=O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 XOFYZVNMUHMLCC-ZPOLXVRWSA-N 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0057—Operations, administration and maintenance [OAM]
- H04J2203/006—Fault tolerance and recovery
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- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
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- Detection And Prevention Of Errors In Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、交換システムに関し、
さらに詳細には、異なる経路で伝送される代替チャネル
への交換に関する。
さらに詳細には、異なる経路で伝送される代替チャネル
への交換に関する。
【０００２】
【従来の技術】例えばデジタル無線などに対して、誤り
のない保護交換システムが知られている。これらのシス
テムにおいては、受信側で所定のしきい数の誤りが検出
されると、サービス・チャネルで伝送されている信号
は、代替チャネルで伝送されるように切り替えられる。
このような切り替えを行うために、これら従来の交換シ
ステムでは、サービス・チャネルと代替チャネルとの間
の異なる伝送遅延を補償しなければならない。このよう
な無線システムにおいては、サービス・チャネルおよび
代替チャネルが同一の物理的伝送経路を通るので、伝送
遅延は最小となる。従って、差分遅延、即ちサービス・
チャネルと代替チャネルとの間の伝送遅延の差は極めて
小さい。差分遅延に対する補償は、各サービス・チャネ
ルで最大の差分遅延Δに等しく外的に設定された遅延を
各チャネルで用いることによって得られる。外的に設定
された遅延と結合したサービス・チャネルの遅延は、代
替チャネル固有の遅延より常に大きい。さらに、可変遅
延、即ちゼロから最大差分遅延の２倍の範囲の長さを調
節して代替チャネルに加えることができる。結果とし
て、代替チャネルの全体的な遅延がサービス・チャネル
の全体的な遅延に等しくなるように、代替チャネルに常
に遅延を加えることが可能である。従って、外的に設定
された遅延のない代替チャネルは、外的に設定された遅
延のない所与のサービス・チャネルより長かったり短か
ったりするが、外的に設定された遅延をそれぞれ有する
各チャネルの全体的な遅延は、等しくすることができ
る。チャネルの遅延の等価性が達成されると、サービス
・チャネルから代替チャネルへとデータを誤りなく切り
替えることができるようになる。前記のような誤りのな
い交換システムは、代替チャネルで伝送されるビット・
ストリームがサービス・チャネルで伝送されるビット・
ストリームと同一の場合に限って利用される。しかし、
ペイロード（課金対象となる直接的なフレーム負荷）即
ち所定の単位のデータの開始位置が各フレーム内で浮動
し得るＳＯＮＥＴフォーマットのような信号フォーマッ
トを用いると、サービス・チャネルおよび代替チャネル
から受信側に到達するビット・ストリームは同一でない
場合もある。さらに、対応するフレームにおけるペイロ
ードの開始位置が仮に同じでも、代替チャネルで伝達さ
れる信号のオーバーヘッド・バイト（課金対象とならな
い間接的なバイト）が、サービス・チャネルで伝達され
る信号のオーバーヘッド・バイトと異なる場合もある。
例えば、ＳＯＮＥＴ網に端を発する信号をサービス・チ
ャネルから中間の中央オフィスを経由する代替チャネル
へと経路を設定し直す必要があることもある。ＳＯＮＥ
Ｔ網とのペイロードの同期を維持するために、フレーム
内でペイロードの位置を移動する場合がある。さらに、
オーバーヘッド・バイトの一部は、例えば発端要素と経
路の再設定の結果通る追加された中間の要素との間のよ
うに、２つの網要素の間で補助的な機能のために利用さ
れることがあるので、オーバーヘッド・バイト自体も異
なる可能性がある。こうなると、受信端に到達するサー
ビス・チャネルおよび代替チャネルの信号からなるビッ
ト・ストリームが異なることになる。このような状況下
では、従来の誤りなく交換するシステムおよび方法で
は、誤りのない交換を達成することはできない。
のない保護交換システムが知られている。これらのシス
テムにおいては、受信側で所定のしきい数の誤りが検出
されると、サービス・チャネルで伝送されている信号
は、代替チャネルで伝送されるように切り替えられる。
このような切り替えを行うために、これら従来の交換シ
ステムでは、サービス・チャネルと代替チャネルとの間
の異なる伝送遅延を補償しなければならない。このよう
な無線システムにおいては、サービス・チャネルおよび
代替チャネルが同一の物理的伝送経路を通るので、伝送
遅延は最小となる。従って、差分遅延、即ちサービス・
チャネルと代替チャネルとの間の伝送遅延の差は極めて
小さい。差分遅延に対する補償は、各サービス・チャネ
ルで最大の差分遅延Δに等しく外的に設定された遅延を
各チャネルで用いることによって得られる。外的に設定
された遅延と結合したサービス・チャネルの遅延は、代
替チャネル固有の遅延より常に大きい。さらに、可変遅
延、即ちゼロから最大差分遅延の２倍の範囲の長さを調
節して代替チャネルに加えることができる。結果とし
て、代替チャネルの全体的な遅延がサービス・チャネル
の全体的な遅延に等しくなるように、代替チャネルに常
に遅延を加えることが可能である。従って、外的に設定
された遅延のない代替チャネルは、外的に設定された遅
延のない所与のサービス・チャネルより長かったり短か
ったりするが、外的に設定された遅延をそれぞれ有する
各チャネルの全体的な遅延は、等しくすることができ
る。チャネルの遅延の等価性が達成されると、サービス
・チャネルから代替チャネルへとデータを誤りなく切り
替えることができるようになる。前記のような誤りのな
い交換システムは、代替チャネルで伝送されるビット・
ストリームがサービス・チャネルで伝送されるビット・
ストリームと同一の場合に限って利用される。しかし、
ペイロード（課金対象となる直接的なフレーム負荷）即
ち所定の単位のデータの開始位置が各フレーム内で浮動
し得るＳＯＮＥＴフォーマットのような信号フォーマッ
トを用いると、サービス・チャネルおよび代替チャネル
から受信側に到達するビット・ストリームは同一でない
場合もある。さらに、対応するフレームにおけるペイロ
ードの開始位置が仮に同じでも、代替チャネルで伝達さ
れる信号のオーバーヘッド・バイト（課金対象とならな
い間接的なバイト）が、サービス・チャネルで伝達され
る信号のオーバーヘッド・バイトと異なる場合もある。
例えば、ＳＯＮＥＴ網に端を発する信号をサービス・チ
ャネルから中間の中央オフィスを経由する代替チャネル
へと経路を設定し直す必要があることもある。ＳＯＮＥ
Ｔ網とのペイロードの同期を維持するために、フレーム
内でペイロードの位置を移動する場合がある。さらに、
オーバーヘッド・バイトの一部は、例えば発端要素と経
路の再設定の結果通る追加された中間の要素との間のよ
うに、２つの網要素の間で補助的な機能のために利用さ
れることがあるので、オーバーヘッド・バイト自体も異
なる可能性がある。こうなると、受信端に到達するサー
ビス・チャネルおよび代替チャネルの信号からなるビッ
ト・ストリームが異なることになる。このような状況下
では、従来の誤りなく交換するシステムおよび方法で
は、誤りのない交換を達成することはできない。
【０００３】
【発明が解決しようとする課題】発明が解決しようとす
る課題は、ペイロードがフレーム内で浮動できるか、ま
たは代替チャネルからのオーバーヘッド・バイトがサー
ビス・チャネルからのものと異なるようなフォーマット
を信号が持っている場合にサービス・チャネルから代替
チャネルへと信号を誤りなしに切り替えることに関す
る。この課題は、本発明に従って、サービス・チャネル
において遅延を予め与え、サービス・チャネルおよび代
替チャネルの対応するフレームを揃え、さらに対応する
フレーム内に含まれるペイロードを揃えることにより、
克服される。
る課題は、ペイロードがフレーム内で浮動できるか、ま
たは代替チャネルからのオーバーヘッド・バイトがサー
ビス・チャネルからのものと異なるようなフォーマット
を信号が持っている場合にサービス・チャネルから代替
チャネルへと信号を誤りなしに切り替えることに関す
る。この課題は、本発明に従って、サービス・チャネル
において遅延を予め与え、サービス・チャネルおよび代
替チャネルの対応するフレームを揃え、さらに対応する
フレーム内に含まれるペイロードを揃えることにより、
克服される。
【０００４】
【課題を解決するための手段】ペイロードを揃える第１
のステップとして、同じペイロードを含む対応するフレ
ームどうしの遅れを測定する。遅延の測定量を代替チャ
ネル上で追加する。サービス・チャネル上の予め与えら
れた遅れのために、代替チャネルに加えられた遅れによ
り、２つのチャネルのそれぞれにある対応するフレーム
が揃うようになる。その後、サービス・チャネルにおけ
るペイロードの開始を示すいわゆるポインタ値を代替チ
ャネルに渡し、その渡されたポインタ値に従って代替チ
ャネルのペイロードを位置転換することによって、各チ
ャネル上の対応するフレーム内のペイロードを揃える。
一度、２つの信号のフレームおよびペイロードが揃えら
れると、サービス・チャネルで伝送される信号から代替
チャネルで伝送される信号へと切り替えが行われる。例
えばＳＯＮＥＴの場合のようにオーバーヘッド・バイト
が同じでない場合、新たなフレームの開始時に切り替え
が行われる。それ以外の場合は、何れの時点で切り替え
を行っても良い。
のステップとして、同じペイロードを含む対応するフレ
ームどうしの遅れを測定する。遅延の測定量を代替チャ
ネル上で追加する。サービス・チャネル上の予め与えら
れた遅れのために、代替チャネルに加えられた遅れによ
り、２つのチャネルのそれぞれにある対応するフレーム
が揃うようになる。その後、サービス・チャネルにおけ
るペイロードの開始を示すいわゆるポインタ値を代替チ
ャネルに渡し、その渡されたポインタ値に従って代替チ
ャネルのペイロードを位置転換することによって、各チ
ャネル上の対応するフレーム内のペイロードを揃える。
一度、２つの信号のフレームおよびペイロードが揃えら
れると、サービス・チャネルで伝送される信号から代替
チャネルで伝送される信号へと切り替えが行われる。例
えばＳＯＮＥＴの場合のようにオーバーヘッド・バイト
が同じでない場合、新たなフレームの開始時に切り替え
が行われる。それ以外の場合は、何れの時点で切り替え
を行っても良い。
【０００５】
【実施例】サービス・チャネルおよび代替チャネルで伝
送される信号が、受信端（末尾端）に到達したときに異
なるような通信網の例を図１に示す。そのような差の有
無にかかわらず、サービス・チャネルから代替チャネル
への誤りのない信号切り替えを行うことができる。Ａ局
１０３の経路終端要素（ＰＴＥ）１０１に端を発する信
号は、交差接続（ＸＣ）システム１０５に供給される。
一般的な動作状態では、交差接続システム１０５は、信
号を回線終端装置（ＬＴＥ）１０７に交差接続して、そ
の信号がＢ局１１１の回線終端装置（ＬＴＥ）１０９に
伝達されるようにする。信号は、回線終端装置１０９か
ら、エラーレス交換回路群１１５を装備した交差接続シ
ステム１１３を通る。エラーレス交換回路群１１５の出
力は、経路終端要素（ＰＴＥ）１１７に供給され、そこ
で終端される。交差接続システム１０５から交差接続シ
ステム１１３まで信号が進む線で示した経路は、サービ
ス・チャネルからなる。前記の信号に対する代替チャネ
ルへ誤りなく切り替えることが必要であると判断される
場合、交差接続システム１０５を通る（点線で示した）
補足的な経路が、回線終端装置（ＬＴＥ）１１９へと設
定される。この補足的な経路により、経路終端要素（Ｐ
ＴＥ）１０１から回線終端装置（ＬＴＥ）１１９へと信
号が橋渡しされる、即ち、代替チャネルのために先頭端
ブリッジが確立される。回線終端装置（ＬＴＥ）１１９
からＣ局１２３の回線終端装置（ＬＴＥ）１２１へと信
号が送られる。この信号は、交差接続システム１２５を
通して回線終端装置（ＬＴＥ）１２７に交差接続され、
それからＢ局１１１の回線終端装置（ＬＴＥ）１２９へ
と送られる。この代替チャネルの信号は、回線終端装置
（ＬＴＥ）１２９から交差接続システム１１３へと進
む。代替チャネルは、サービス・チャネルの物理経路と
完全に異なる図に示した前記の経路で伝送される。Ｂ局
１１１において、エラーレス交換回路群１１５によって
所望の誤りのない交換が行われる。誤りのない交換が完
了すると、代替チャネルから結果的に得られる信号は、
その後、経路終端要素（ＰＴＥ）１１７に供給される
が、この経路終端要素では、何らかの交換動作があった
かどうかは分からないままである。Ａ局からＢ局まで利
用できる代替経路ならば如何なる経路も代替チャネルと
して許容できる。誤りのない交換が必要であると判断さ
れるまでは、代替チャネルの経路を固定する必要はな
い。この例では、Ａ局から間接的な経路を介して目的の
Ｂ局まで代替チャネルを経路設定するところを示した
が、チャネル１３１のようなＡ局１０３とＢ局１１１を
直接接続する利用可能なチャネルによって代替チャネル
が経路設定される場合も、この方法の使用は妨げられな
い。この例ではエラーレス交換回路群１１５を交差接続
システム１１３の一部として示したが、エラーレス交換
回路群は他の通信網要素に含めても良い。
送される信号が、受信端（末尾端）に到達したときに異
なるような通信網の例を図１に示す。そのような差の有
無にかかわらず、サービス・チャネルから代替チャネル
への誤りのない信号切り替えを行うことができる。Ａ局
１０３の経路終端要素（ＰＴＥ）１０１に端を発する信
号は、交差接続（ＸＣ）システム１０５に供給される。
一般的な動作状態では、交差接続システム１０５は、信
号を回線終端装置（ＬＴＥ）１０７に交差接続して、そ
の信号がＢ局１１１の回線終端装置（ＬＴＥ）１０９に
伝達されるようにする。信号は、回線終端装置１０９か
ら、エラーレス交換回路群１１５を装備した交差接続シ
ステム１１３を通る。エラーレス交換回路群１１５の出
力は、経路終端要素（ＰＴＥ）１１７に供給され、そこ
で終端される。交差接続システム１０５から交差接続シ
ステム１１３まで信号が進む線で示した経路は、サービ
ス・チャネルからなる。前記の信号に対する代替チャネ
ルへ誤りなく切り替えることが必要であると判断される
場合、交差接続システム１０５を通る（点線で示した）
補足的な経路が、回線終端装置（ＬＴＥ）１１９へと設
定される。この補足的な経路により、経路終端要素（Ｐ
ＴＥ）１０１から回線終端装置（ＬＴＥ）１１９へと信
号が橋渡しされる、即ち、代替チャネルのために先頭端
ブリッジが確立される。回線終端装置（ＬＴＥ）１１９
からＣ局１２３の回線終端装置（ＬＴＥ）１２１へと信
号が送られる。この信号は、交差接続システム１２５を
通して回線終端装置（ＬＴＥ）１２７に交差接続され、
それからＢ局１１１の回線終端装置（ＬＴＥ）１２９へ
と送られる。この代替チャネルの信号は、回線終端装置
（ＬＴＥ）１２９から交差接続システム１１３へと進
む。代替チャネルは、サービス・チャネルの物理経路と
完全に異なる図に示した前記の経路で伝送される。Ｂ局
１１１において、エラーレス交換回路群１１５によって
所望の誤りのない交換が行われる。誤りのない交換が完
了すると、代替チャネルから結果的に得られる信号は、
その後、経路終端要素（ＰＴＥ）１１７に供給される
が、この経路終端要素では、何らかの交換動作があった
かどうかは分からないままである。Ａ局からＢ局まで利
用できる代替経路ならば如何なる経路も代替チャネルと
して許容できる。誤りのない交換が必要であると判断さ
れるまでは、代替チャネルの経路を固定する必要はな
い。この例では、Ａ局から間接的な経路を介して目的の
Ｂ局まで代替チャネルを経路設定するところを示した
が、チャネル１３１のようなＡ局１０３とＢ局１１１を
直接接続する利用可能なチャネルによって代替チャネル
が経路設定される場合も、この方法の使用は妨げられな
い。この例ではエラーレス交換回路群１１５を交差接続
システム１１３の一部として示したが、エラーレス交換
回路群は他の通信網要素に含めても良い。
【０００６】図１に示した通信網の概略を別途に図２に
示す。この代替図は、エラーレス交換ノードであるＢ局
１１１において予め与える必要のある遅延に注目したも
のである。現在の高速通信システムの性質のために、ま
た代替チャネルのために異なる経路が使用される場合に
起こり得る大きな差分遅延のためにも、サービス・チャ
ネル上で予め遅延を与えることが一般に必要である。サ
ービス・チャネル２０１上で用いられる遅延は、サービ
ス・チャネルと代替チャネルとの間の最大差分遅延Δに
等しく設定される。従来のシステムの場合のように、予
め与えられる遅延と合わせたサービス・チャネルの遅延
は、代替チャネルに本来存在する遅延より常に大きい。
サービス・チャネルと代替チャネルとの間の経路の遅れ
の大きな差異を調節しようとするならば、予め遅延を与
えなければならない。これは、サービス・チャネル上で
遅れが大きく変化すると、そのサービス・チャネルによ
って伝送される信号が、劣化したり、データを消失した
りする結果となることがあるからである。しかし、サー
ビス・チャネルを働かせることによって、一般に、最大
差分遅延Δの２倍まで追加することができるが、実際に
は、最大差分遅延の１倍だけしか与えない。何れのチャ
ネルもサービス・チャネルまたは代替チャネルの何れに
も使用できるように、余分な遅延を与える能力が与えら
れる。さらに、ゼロから最大差分遅延の２倍、即ち２Δ
の範囲の持続時間の可変遅延２０３を制御可能な状態で
代替チャネルに与えることができる。結果として、代替
チャネルの総体的な遅れがサービス・チャネルの総体的
な遅れに等しくなるように、代替チャネルに常に遅延を
加えることができる。従って、外的に設定された遅延の
ない代替チャネルの遅延が、外的に設定された遅延のな
い所与のサービス・チャネルの遅延より長かったり短か
ったりすることがあっても、それぞれ外的に設定された
遅延を使用することによって、それらのチャネルの総体
的な遅延を等しくすることができる。
示す。この代替図は、エラーレス交換ノードであるＢ局
１１１において予め与える必要のある遅延に注目したも
のである。現在の高速通信システムの性質のために、ま
た代替チャネルのために異なる経路が使用される場合に
起こり得る大きな差分遅延のためにも、サービス・チャ
ネル上で予め遅延を与えることが一般に必要である。サ
ービス・チャネル２０１上で用いられる遅延は、サービ
ス・チャネルと代替チャネルとの間の最大差分遅延Δに
等しく設定される。従来のシステムの場合のように、予
め与えられる遅延と合わせたサービス・チャネルの遅延
は、代替チャネルに本来存在する遅延より常に大きい。
サービス・チャネルと代替チャネルとの間の経路の遅れ
の大きな差異を調節しようとするならば、予め遅延を与
えなければならない。これは、サービス・チャネル上で
遅れが大きく変化すると、そのサービス・チャネルによ
って伝送される信号が、劣化したり、データを消失した
りする結果となることがあるからである。しかし、サー
ビス・チャネルを働かせることによって、一般に、最大
差分遅延Δの２倍まで追加することができるが、実際に
は、最大差分遅延の１倍だけしか与えない。何れのチャ
ネルもサービス・チャネルまたは代替チャネルの何れに
も使用できるように、余分な遅延を与える能力が与えら
れる。さらに、ゼロから最大差分遅延の２倍、即ち２Δ
の範囲の持続時間の可変遅延２０３を制御可能な状態で
代替チャネルに与えることができる。結果として、代替
チャネルの総体的な遅れがサービス・チャネルの総体的
な遅れに等しくなるように、代替チャネルに常に遅延を
加えることができる。従って、外的に設定された遅延の
ない代替チャネルの遅延が、外的に設定された遅延のな
い所与のサービス・チャネルの遅延より長かったり短か
ったりすることがあっても、それぞれ外的に設定された
遅延を使用することによって、それらのチャネルの総体
的な遅延を等しくすることができる。
【０００７】エラーレス交換回路群１１５（図１）の例
としての概略的な概念構造を図３に示す。チャネルは、
エラーレス交換回路群１１５の入力ポート１、２、・・
・、Ｎに供給される。チャネルは、すべて対にグループ
化され、各対が、エラーレス交換素子３０３−１〜３０
３−Ｍの１つに供給される。ただし、Ｍ＝１／２であ
る。各チャネルは、データ信号とクロック信号からなる
信号を伝える。エラーレス交換素子３０３のそれぞれの
動作を次にさらに詳細に説明する。各エラーレス交換素
子３０３は、３つのモードの中の１つで動作する。第１
のモードでは、エラーレス交換素子３０３の各々が、交
差接続システム１１３（図１）に対する独立したエラー
レス交換器兼出力インタフェースとして動作する。同様
に、第２のモードでは、交差接続システム１１３に対す
る同期したエラーレス交換器兼出力インタフェースとし
て動作する。第３のモードでは、各々が交差接続システ
ム１１３に対する双対チャネル出力インタフェースとし
て動作する。第２および第３のモードのほか、ロッキン
グ制御信号の機能も、以下においてさらに詳細に説明す
る。各エラーレス交換素子３０３のモードは、制御機構
（図示せず）を通して利用者が個々に決定することがで
きる。エラーレス交換素子３０３の出力ポート３０５−
１〜３０５−Ｎは、システムの編成によって経路終端要
素または回線終端装置の何れかに供給される。また、ク
ロックＣＳが、外部の供給源であるエラーレス交換素子
３０３、即ち交差接続システム１１３によって供給され
る。エラーレス交換素子３０３の出力ポート１〜Ｎのそ
れぞれから出力として供給される信号は、クロックＣＳ
に同期されている。
としての概略的な概念構造を図３に示す。チャネルは、
エラーレス交換回路群１１５の入力ポート１、２、・・
・、Ｎに供給される。チャネルは、すべて対にグループ
化され、各対が、エラーレス交換素子３０３−１〜３０
３−Ｍの１つに供給される。ただし、Ｍ＝１／２であ
る。各チャネルは、データ信号とクロック信号からなる
信号を伝える。エラーレス交換素子３０３のそれぞれの
動作を次にさらに詳細に説明する。各エラーレス交換素
子３０３は、３つのモードの中の１つで動作する。第１
のモードでは、エラーレス交換素子３０３の各々が、交
差接続システム１１３（図１）に対する独立したエラー
レス交換器兼出力インタフェースとして動作する。同様
に、第２のモードでは、交差接続システム１１３に対す
る同期したエラーレス交換器兼出力インタフェースとし
て動作する。第３のモードでは、各々が交差接続システ
ム１１３に対する双対チャネル出力インタフェースとし
て動作する。第２および第３のモードのほか、ロッキン
グ制御信号の機能も、以下においてさらに詳細に説明す
る。各エラーレス交換素子３０３のモードは、制御機構
（図示せず）を通して利用者が個々に決定することがで
きる。エラーレス交換素子３０３の出力ポート３０５−
１〜３０５−Ｎは、システムの編成によって経路終端要
素または回線終端装置の何れかに供給される。また、ク
ロックＣＳが、外部の供給源であるエラーレス交換素子
３０３、即ち交差接続システム１１３によって供給され
る。エラーレス交換素子３０３の出力ポート１〜Ｎのそ
れぞれから出力として供給される信号は、クロックＣＳ
に同期されている。
【０００８】エラーレス交換素子３０３（図３）の１つ
の実施例を簡略化したブロック図の形式で図４に示す。
データ・ストリームＤ１０およびクロックＣ１から成る
サービス・チャネルで伝送される信号が、入力ポート１
を介して可変遅延器４０５に供給される。交差接続シス
テム１１３（図１）がクロックＣ１を与えない場合、周
知のタイミング復元方法によってデータＤ１０からクロ
ックＣ１を得る。タイミングの復元を行う場合には、エ
ラーレス交換素子３０３に補足的なクロック復元回路
（図示せず）をそれぞれ組み込み、これによって行う。
データＤ１０は、可変遅延器４０５にクロックＣ１によ
って決められる速度で書き込まれる。また、データ２０
およびクロックＣ２から成る代替チャネルで伝送される
信号は、入力ポート２を介して可変遅延器４０９に供給
される。データＤ２０は、可変遅延器４０９にクロック
Ｃ２によって決められる速度で書き込まれる。可変遅延
４０５および４０９は、本発明に従って与えられ、弾力
的な記憶装置の使用によって実現される。可変遅延器４
０５からのデータは、回路４１１上の間隔制御可能なク
ロックＣ1Gによって決定される速度で取り出されて、デ
ィスクランブラ（descrambler）／フレーマ（フレーム
化器）／オーバーヘッド読み出しユニット４１３に供給
される。データを取り出すための間隔制御可能なクロッ
クは、そのデータを書き込むクロックに等しいか、それ
以下に制御可能な状態で周波数を設定できるようなクロ
ックである。間隔制御可能なクロックは、当分野におい
て周知である。同様に、可変遅延器４０９からのデータ
は、間隔制御可能なクロックＣ2G４１５によって決定さ
れる速度で取り出されて、ディスクランブラ／フレーマ
／オーバーヘッド読み出しユニット４１７に供給され
る。間隔制御可能なクロックＣ1GおよびＣ2Gは、フレー
ム揃えユニット４１９に供給される。ディスクランブラ
／フレーマ／オーバーヘッド（ＯＨ）読み出しユニット
４１３および４１７の機能は、必要とされるディスクラ
ンブル（攪乱状態の復元）を行い、フレーム・マーカ
ー、即ち各フレームの開始の位置を突き止めて識別し、
さらに以降の処理に必要なオーバーヘッド情報を読みか
つ抽出することである。ディスクランブラ／フレーマ／
オーバーヘッド（ＯＨ）読み出しユニット４１３によ
り、攪乱状態が復元されたデータ・ストリームＤ１１お
よびフレーム信号Ｆ１の開始がフレーム揃えユニット４
１９に供給される。同様に、ディスクランブラ／フレー
マ／オーバーヘッド（ＯＨ）読み出しユニット４１７に
より、攪乱状態が復元されたデータ・ストリームＤ２１
およびフレーム信号Ｆ２の開始がフレーム揃えユニット
４１９に供給される。ファイル揃えユニット４１９は、
サービス・チャネルと代替チャネルとの間の差分遅延を
決定するために、サービス・チャネルで伝送される信号
から得たデータ信号Ｄ１１における所定のフレームに対
応するフレームに対する代替チャネルで伝送される信号
から得たデータ信号Ｄ２１を比較する。そして、この差
分遅延情報を用いて、サービス・チャネルと代替チャネ
ルが揃えられる。揃える処理は、フレーム揃えユニット
４１９によってクロックＣ２から得た間隔制御可能なク
ロックＣ2Gによって代替チャネルから可変遅延器を制御
することによって、行われる。信号Ｄ１１、Ｃ１、Ｆ
１、Ｄ２１、Ｃ２およびＦ２は、フレーム揃えユニット
４１９を通してポインタ・プロセッサ兼ペイロード揃え
器に渡される。ポインタ・プロセッサ兼ペイロード揃え
器４１２により、データ信号Ｄ１１およびＤ２１がクロ
ックＣＳに同期化される。さらに、データ信号Ｄ１１お
よびＤ２１のそれぞれのペイロードが揃えられ、適切な
ポインタ値が新たなデータ・ストリームＤ１２およびＤ
２２に書き込まれる。ポインタ・プロセッサ兼ペイロー
ド揃え器４１２は、図５との関連においてさらに詳細に
後述する。さらに、ポインタ・プロセッサ兼ペイロード
揃え器４１２から揃い表示チャネルが交換器制御ユニッ
ト４２３に供給される。エラーレス交換素子３０３（図
３）の中の１つが、既に言及しさらに詳細に後述する同
期化されたエラーレス交換器として第２のモードで動作
している場合、ロッキング制御入力信号およびロッキン
グ制御出力信号は無視される。揃い信号を受信すると、
交換器制御ユニットは、他の如何なる入力（図示せず）
とも連携して、可制御交換器４２５に出力として指示を
送り、その出力Ｄとしてのデータ・ストリームＤ１２の
供給からその出力としてのデータ・ストリームＤ２２の
供給へと切り替えさせる。さらに、可制御交換器４２５
は、その出力クロックＣとしてクロックＣＳを供給す
る。
の実施例を簡略化したブロック図の形式で図４に示す。
データ・ストリームＤ１０およびクロックＣ１から成る
サービス・チャネルで伝送される信号が、入力ポート１
を介して可変遅延器４０５に供給される。交差接続シス
テム１１３（図１）がクロックＣ１を与えない場合、周
知のタイミング復元方法によってデータＤ１０からクロ
ックＣ１を得る。タイミングの復元を行う場合には、エ
ラーレス交換素子３０３に補足的なクロック復元回路
（図示せず）をそれぞれ組み込み、これによって行う。
データＤ１０は、可変遅延器４０５にクロックＣ１によ
って決められる速度で書き込まれる。また、データ２０
およびクロックＣ２から成る代替チャネルで伝送される
信号は、入力ポート２を介して可変遅延器４０９に供給
される。データＤ２０は、可変遅延器４０９にクロック
Ｃ２によって決められる速度で書き込まれる。可変遅延
４０５および４０９は、本発明に従って与えられ、弾力
的な記憶装置の使用によって実現される。可変遅延器４
０５からのデータは、回路４１１上の間隔制御可能なク
ロックＣ1Gによって決定される速度で取り出されて、デ
ィスクランブラ（descrambler）／フレーマ（フレーム
化器）／オーバーヘッド読み出しユニット４１３に供給
される。データを取り出すための間隔制御可能なクロッ
クは、そのデータを書き込むクロックに等しいか、それ
以下に制御可能な状態で周波数を設定できるようなクロ
ックである。間隔制御可能なクロックは、当分野におい
て周知である。同様に、可変遅延器４０９からのデータ
は、間隔制御可能なクロックＣ2G４１５によって決定さ
れる速度で取り出されて、ディスクランブラ／フレーマ
／オーバーヘッド読み出しユニット４１７に供給され
る。間隔制御可能なクロックＣ1GおよびＣ2Gは、フレー
ム揃えユニット４１９に供給される。ディスクランブラ
／フレーマ／オーバーヘッド（ＯＨ）読み出しユニット
４１３および４１７の機能は、必要とされるディスクラ
ンブル（攪乱状態の復元）を行い、フレーム・マーカ
ー、即ち各フレームの開始の位置を突き止めて識別し、
さらに以降の処理に必要なオーバーヘッド情報を読みか
つ抽出することである。ディスクランブラ／フレーマ／
オーバーヘッド（ＯＨ）読み出しユニット４１３によ
り、攪乱状態が復元されたデータ・ストリームＤ１１お
よびフレーム信号Ｆ１の開始がフレーム揃えユニット４
１９に供給される。同様に、ディスクランブラ／フレー
マ／オーバーヘッド（ＯＨ）読み出しユニット４１７に
より、攪乱状態が復元されたデータ・ストリームＤ２１
およびフレーム信号Ｆ２の開始がフレーム揃えユニット
４１９に供給される。ファイル揃えユニット４１９は、
サービス・チャネルと代替チャネルとの間の差分遅延を
決定するために、サービス・チャネルで伝送される信号
から得たデータ信号Ｄ１１における所定のフレームに対
応するフレームに対する代替チャネルで伝送される信号
から得たデータ信号Ｄ２１を比較する。そして、この差
分遅延情報を用いて、サービス・チャネルと代替チャネ
ルが揃えられる。揃える処理は、フレーム揃えユニット
４１９によってクロックＣ２から得た間隔制御可能なク
ロックＣ2Gによって代替チャネルから可変遅延器を制御
することによって、行われる。信号Ｄ１１、Ｃ１、Ｆ
１、Ｄ２１、Ｃ２およびＦ２は、フレーム揃えユニット
４１９を通してポインタ・プロセッサ兼ペイロード揃え
器に渡される。ポインタ・プロセッサ兼ペイロード揃え
器４１２により、データ信号Ｄ１１およびＤ２１がクロ
ックＣＳに同期化される。さらに、データ信号Ｄ１１お
よびＤ２１のそれぞれのペイロードが揃えられ、適切な
ポインタ値が新たなデータ・ストリームＤ１２およびＤ
２２に書き込まれる。ポインタ・プロセッサ兼ペイロー
ド揃え器４１２は、図５との関連においてさらに詳細に
後述する。さらに、ポインタ・プロセッサ兼ペイロード
揃え器４１２から揃い表示チャネルが交換器制御ユニッ
ト４２３に供給される。エラーレス交換素子３０３（図
３）の中の１つが、既に言及しさらに詳細に後述する同
期化されたエラーレス交換器として第２のモードで動作
している場合、ロッキング制御入力信号およびロッキン
グ制御出力信号は無視される。揃い信号を受信すると、
交換器制御ユニットは、他の如何なる入力（図示せず）
とも連携して、可制御交換器４２５に出力として指示を
送り、その出力Ｄとしてのデータ・ストリームＤ１２の
供給からその出力としてのデータ・ストリームＤ２２の
供給へと切り替えさせる。さらに、可制御交換器４２５
は、その出力クロックＣとしてクロックＣＳを供給す
る。
【０００９】ポインタ・プロセッサ兼ペイロード揃え器
４２１（図４）の説明のための実施例を図５に示す。デ
ータ信号Ｄ１１、クロックＣ１、フレーム信号Ｆ１の開
始、およびクロックＣＳが同期化器５０１に供給され
る。同期化器５０１は、信号Ｄ１１から抽出されクロッ
クＣＳに同期化されたペイロード・データを含む新たな
フレームを生成する。同期処理中に、ペイロード・デー
タの開始を指し示すポインタＰ１の値が変更される場合
がある。ポインタＰ１の新たな値は、ポインタ適正化制
御ユニット５０３に供給される。同様に、同期化器５０
５にデータ信号Ｄ２１、クロックＣ２、フレーム信号Ｆ
２の開始、およびクロックＣＳが供給される。また、同
期化器５０５には、ポインタＰ１の値およびポインタ適
正化制御ユニット５０３からの適正化制御信号も供給さ
れる。同期化器５０５は、信号Ｄ２１から抽出されたデ
ータを含む新たなフレームを生成し、新たなフレームを
ＣＳと同期させる。この場合も、同期処理中に、ペイロ
ード・データの開始を指し示すポインタＰ２の値が変更
される場合がある。本発明によれば、ポインタ適正化制
御ユニット５０３に供給されるのはポインタＰ２の新た
な値である。さらに重要なことは、やはり本発明によれ
ば、信号Ｄ２１から抽出されたペイロード信号がデータ
Ｄ２１に対して生成されたフレームにおいてポインタ値
Ｐ１によって示される位置に挿入されることである。ポ
インタ適正化制御ユニット５０３は、Ｐ１およびＰ２の
相対的な値によって必要な正または負の適正化制御信号
を同期化器５０５に与える。適正化の処理が完了する
と、Ｐ１およびＰ２の値は等しく、従って、ペイロード
は揃えられている。揃える処理が終了すると、ポインタ
適正化制御ユニット５０３は、出力として揃い信号を交
換器制御ユニット４２３（図４）に供給する。
４２１（図４）の説明のための実施例を図５に示す。デ
ータ信号Ｄ１１、クロックＣ１、フレーム信号Ｆ１の開
始、およびクロックＣＳが同期化器５０１に供給され
る。同期化器５０１は、信号Ｄ１１から抽出されクロッ
クＣＳに同期化されたペイロード・データを含む新たな
フレームを生成する。同期処理中に、ペイロード・デー
タの開始を指し示すポインタＰ１の値が変更される場合
がある。ポインタＰ１の新たな値は、ポインタ適正化制
御ユニット５０３に供給される。同様に、同期化器５０
５にデータ信号Ｄ２１、クロックＣ２、フレーム信号Ｆ
２の開始、およびクロックＣＳが供給される。また、同
期化器５０５には、ポインタＰ１の値およびポインタ適
正化制御ユニット５０３からの適正化制御信号も供給さ
れる。同期化器５０５は、信号Ｄ２１から抽出されたデ
ータを含む新たなフレームを生成し、新たなフレームを
ＣＳと同期させる。この場合も、同期処理中に、ペイロ
ード・データの開始を指し示すポインタＰ２の値が変更
される場合がある。本発明によれば、ポインタ適正化制
御ユニット５０３に供給されるのはポインタＰ２の新た
な値である。さらに重要なことは、やはり本発明によれ
ば、信号Ｄ２１から抽出されたペイロード信号がデータ
Ｄ２１に対して生成されたフレームにおいてポインタ値
Ｐ１によって示される位置に挿入されることである。ポ
インタ適正化制御ユニット５０３は、Ｐ１およびＰ２の
相対的な値によって必要な正または負の適正化制御信号
を同期化器５０５に与える。適正化の処理が完了する
と、Ｐ１およびＰ２の値は等しく、従って、ペイロード
は揃えられている。揃える処理が終了すると、ポインタ
適正化制御ユニット５０３は、出力として揃い信号を交
換器制御ユニット４２３（図４）に供給する。
【００１０】データＤ１、フレーム信号Ｆの開始および
クロックＣＳが、フレーム・フォーマッタ５０７に供給
され、そこで必要なオーバーヘッド・バイトがフレーム
に書き込まれる。これらのオーバーヘッド・バイトに
は、フレーム化パタン、パリティ、および保守情報が含
まれるが、これらに限られるわけではない。さらに、フ
レーム・フォーマッタ５０７は、必要とされる完成され
たフレームの如何なる部分の必要な攪乱（スクランブリ
ング）も行う。フレームの最終的な形式が、出力Ｄ１２
として可制御交換器４２５に供給される。同じように、
データＤ２、フレーム信号Ｆの開始およびクロックＣＳ
が、フレーム・フォーマッタ５０９に供給され、そこで
必要なオーバーヘッド・バイトがフレームに書き込まれ
る。さらに、フレーム・フォーマッタ５０９は、攪乱が
必要とされる完成されたフレームの如何なる部分も攪乱
（スクランブリング）する。最終的なフレームは、出力
Ｄ２２として誤りのない交換器４２５に供給される。交
換器制御ユニット４２３（図４）から交換指示を受信す
ると、可制御交換器４２５は、直ちに、出力ＤをＤ１２
からＤ２２に切り替えることにより交換処理を完了す
る。
クロックＣＳが、フレーム・フォーマッタ５０７に供給
され、そこで必要なオーバーヘッド・バイトがフレーム
に書き込まれる。これらのオーバーヘッド・バイトに
は、フレーム化パタン、パリティ、および保守情報が含
まれるが、これらに限られるわけではない。さらに、フ
レーム・フォーマッタ５０７は、必要とされる完成され
たフレームの如何なる部分の必要な攪乱（スクランブリ
ング）も行う。フレームの最終的な形式が、出力Ｄ１２
として可制御交換器４２５に供給される。同じように、
データＤ２、フレーム信号Ｆの開始およびクロックＣＳ
が、フレーム・フォーマッタ５０９に供給され、そこで
必要なオーバーヘッド・バイトがフレームに書き込まれ
る。さらに、フレーム・フォーマッタ５０９は、攪乱が
必要とされる完成されたフレームの如何なる部分も攪乱
（スクランブリング）する。最終的なフレームは、出力
Ｄ２２として誤りのない交換器４２５に供給される。交
換器制御ユニット４２３（図４）から交換指示を受信す
ると、可制御交換器４２５は、直ちに、出力ＤをＤ１２
からＤ２２に切り替えることにより交換処理を完了す
る。
【００１１】図６、７、８は、図９に示したように接続
した場合、誤りのない交換を行うのに必要な動作の流れ
図を形成する。１つの設備から他の設備へ誤りなく交換
する必要があると判断される場合、ステップ９０１を介
してルーチンを開始する。ステップ９０３において、代
替チャネルを選択し、さらに信号の先端において橋渡し
することにより、代替チャネルを確立する。このような
代替チャネルの一例は、前記のようにＣ局１２３（図
１）を通るチャネルである。これは、受信ノードにおい
て交差接続することによって達成されるが、さらに中間
ノードにおいても交差接続することも必要である。代替
チャネルには、最大の差分経路遅延の２倍の容量を有す
る可変遅延４０９が与えられる。ステップ９０５におい
て、各チャネルで伝送される信号に対し、フレーム・マ
ーカを識別して、その位置を確認し、必要なディスクラ
ンブルを行い、かつオーバーヘッド・バイトを読む。こ
のステップの機能は、ディスクランブラ／フレーマ／オ
ーバーヘッド読み出しユニット４１３および４１７（図
４）によって実行される。次に、ステップ９０７におい
て、代替チャネルによって伝送される信号のフレーム・
マーカとサービス・チャネルによって伝送される信号の
次のフレーム・マーカとの間のビット数Ｍを数えて記録
する。ステップ９０９において、代替チャネルのペイロ
ードから所定数のデータ・バイトからなるデータ・パタ
ンを読む。選択されるデータ・バイトは、経路オーバー
ヘッド・バイトや充填バイトのようにフレーム列におい
て特徴的に繰り返すことが分かっているバイトであって
はならない。誤った照合を避けるためには、このように
選択することが必要である。サービス・チャネルにおい
て予め遅延を与えるため、サービス・チャネルの方が代
替チャネルより長いことが分かる。従って、代替チャネ
ルのペイロードを含むフレームの方が、サービス・チャ
ネルの対応するフレームより進んでいる。次に、条件分
岐点９１１に制御が移り、ステップ９０９において代替
チャネルから既に読んだデータ・パタンに対し、サービ
ス・チャネル上でペイロードの開始マークに関して同じ
相対位置に同じデータ・パタンがあるかどうかを調べ
る。所定数のフレームの中に同じパタンが見つからない
場合、制御はステップ９０９に戻り、代替チャネルから
供給される新たなフレームからデータを標本化する。ス
テップ９１１において同じパタンが見つかった場合、制
御はステップ９１３に移り、その一致が真の一致である
所定の確率を達成するために、その一致を再確認する。
ステップ９１３における再確認が不成功の場合、制御を
ステップ９０９に戻して、新たな探査を開始する。不正
な照合の確率を初期化し直す。ステップ９１３における
再確認が成功の場合、制御がステップ９１５に移り、サ
ービス・チャネルが代替チャネルより遅れている分のフ
レームの数を得る。この対応するデータ・パタンを捜す
という方法により、必要な比較の数が最小となるので、
不正な照合の確率が最小となる。このフレームの数を対
応するビット数Ｎに変換する。ステップ９１７におい
て、２つのチャネルの間の差分遅延におけるビット時間
単位の総数Ｄを得るために、ＭとＮとを加算する。ステ
ップ９１９において、Ｄビットの分だけ代替チャネルに
遅延を追加するために間隔をとったクロックを生成す
る。ステップ９０９から９１９は、フレーム揃えユニッ
ト４１９（図４）によって実行される。
した場合、誤りのない交換を行うのに必要な動作の流れ
図を形成する。１つの設備から他の設備へ誤りなく交換
する必要があると判断される場合、ステップ９０１を介
してルーチンを開始する。ステップ９０３において、代
替チャネルを選択し、さらに信号の先端において橋渡し
することにより、代替チャネルを確立する。このような
代替チャネルの一例は、前記のようにＣ局１２３（図
１）を通るチャネルである。これは、受信ノードにおい
て交差接続することによって達成されるが、さらに中間
ノードにおいても交差接続することも必要である。代替
チャネルには、最大の差分経路遅延の２倍の容量を有す
る可変遅延４０９が与えられる。ステップ９０５におい
て、各チャネルで伝送される信号に対し、フレーム・マ
ーカを識別して、その位置を確認し、必要なディスクラ
ンブルを行い、かつオーバーヘッド・バイトを読む。こ
のステップの機能は、ディスクランブラ／フレーマ／オ
ーバーヘッド読み出しユニット４１３および４１７（図
４）によって実行される。次に、ステップ９０７におい
て、代替チャネルによって伝送される信号のフレーム・
マーカとサービス・チャネルによって伝送される信号の
次のフレーム・マーカとの間のビット数Ｍを数えて記録
する。ステップ９０９において、代替チャネルのペイロ
ードから所定数のデータ・バイトからなるデータ・パタ
ンを読む。選択されるデータ・バイトは、経路オーバー
ヘッド・バイトや充填バイトのようにフレーム列におい
て特徴的に繰り返すことが分かっているバイトであって
はならない。誤った照合を避けるためには、このように
選択することが必要である。サービス・チャネルにおい
て予め遅延を与えるため、サービス・チャネルの方が代
替チャネルより長いことが分かる。従って、代替チャネ
ルのペイロードを含むフレームの方が、サービス・チャ
ネルの対応するフレームより進んでいる。次に、条件分
岐点９１１に制御が移り、ステップ９０９において代替
チャネルから既に読んだデータ・パタンに対し、サービ
ス・チャネル上でペイロードの開始マークに関して同じ
相対位置に同じデータ・パタンがあるかどうかを調べ
る。所定数のフレームの中に同じパタンが見つからない
場合、制御はステップ９０９に戻り、代替チャネルから
供給される新たなフレームからデータを標本化する。ス
テップ９１１において同じパタンが見つかった場合、制
御はステップ９１３に移り、その一致が真の一致である
所定の確率を達成するために、その一致を再確認する。
ステップ９１３における再確認が不成功の場合、制御を
ステップ９０９に戻して、新たな探査を開始する。不正
な照合の確率を初期化し直す。ステップ９１３における
再確認が成功の場合、制御がステップ９１５に移り、サ
ービス・チャネルが代替チャネルより遅れている分のフ
レームの数を得る。この対応するデータ・パタンを捜す
という方法により、必要な比較の数が最小となるので、
不正な照合の確率が最小となる。このフレームの数を対
応するビット数Ｎに変換する。ステップ９１７におい
て、２つのチャネルの間の差分遅延におけるビット時間
単位の総数Ｄを得るために、ＭとＮとを加算する。ステ
ップ９１９において、Ｄビットの分だけ代替チャネルに
遅延を追加するために間隔をとったクロックを生成す
る。ステップ９０９から９１９は、フレーム揃えユニッ
ト４１９（図４）によって実行される。
【００１２】ステップ９２１において、両チャネルをク
ロックＣＳと同期させることによって両チャネルに対し
新たなフレームを生成する。次に、ステップ９２３にお
いて、２つのチャネルのそれぞれのポインタ値を読む。
サービス・チャネルのポインタはＰ１であり、代替チャ
ネルのポインタはＰ２である。これらのポインタは、そ
の２つのデータ信号が時間的に同期された後の対応する
フレームの各々におけるペイロードの開始を示す。次
に、制御を条件分岐点９２５に移し、Ｐ１およびＰ２の
相対値を検査する。ステップ９２５における検査の結
果、Ｐ１がＰ２を下回る場合、制御をステップ９２７に
渡し、代替チャネルから供給される信号についてポイン
タの負の適正化を行う。例えばＳＯＮＥＴにおいては、
負の適正化は、ペイロードを後方に位置転換し、充填バ
イト位置に付加的なデータ・バイトを置くことによって
行われる。ポインタの負の適正化において位置転換され
るバイト数は、Ｐ２の値からＰ１の値を引いたものに等
しい。次に、制御はステップ９２９に移る。ステップ９
２５における検査の結果、Ｐ１がＰ２を上回る場合、制
御をステップ９３１に移し、代替チャネルから供給され
る信号についてポインタの正の適正化を行う。この場合
も、例えばＳＯＮＥＴにおいては、ペイロードを前方に
位置転換し、その結果できる空のバイトを充填値で埋め
ることによって、正の適正化が行われる。ポインタの正
の適正化において位置転換されるバイト数は、Ｐ１の値
からＰ２の値を引いたものに等しい。次に、制御はステ
ップ９２９に移る。ステップ９２５における検査の結
果、Ｐ１がＰ２に等しい場合、制御は直にステップ９２
９に移る。条件分岐点９２９において、ペイロード揃え
処理の期間中、到来するポインタＰ１およびＰ２が不変
のままであったかどうかを検査する。ステップ９２９に
おける検査結果がＮＯの場合、制御はステップ９２５に
渡される。これは、既に行われたペイロードの揃えがＰ
１またはＰ２の何れかの変化によって無効となるので、
必要となる。ステップ９２９における検査結果がＹＥＳ
の場合、制御はステップ９３３に渡され、代替チャネル
から供給される信号の適切なオーバーヘッド・バイトに
Ｐ１の新たな値が書き込まれる。ステップ９２１から９
３３は、ポインタ・プロセッサ兼ペイロード揃え器４２
１（図４）によって実行される。
ロックＣＳと同期させることによって両チャネルに対し
新たなフレームを生成する。次に、ステップ９２３にお
いて、２つのチャネルのそれぞれのポインタ値を読む。
サービス・チャネルのポインタはＰ１であり、代替チャ
ネルのポインタはＰ２である。これらのポインタは、そ
の２つのデータ信号が時間的に同期された後の対応する
フレームの各々におけるペイロードの開始を示す。次
に、制御を条件分岐点９２５に移し、Ｐ１およびＰ２の
相対値を検査する。ステップ９２５における検査の結
果、Ｐ１がＰ２を下回る場合、制御をステップ９２７に
渡し、代替チャネルから供給される信号についてポイン
タの負の適正化を行う。例えばＳＯＮＥＴにおいては、
負の適正化は、ペイロードを後方に位置転換し、充填バ
イト位置に付加的なデータ・バイトを置くことによって
行われる。ポインタの負の適正化において位置転換され
るバイト数は、Ｐ２の値からＰ１の値を引いたものに等
しい。次に、制御はステップ９２９に移る。ステップ９
２５における検査の結果、Ｐ１がＰ２を上回る場合、制
御をステップ９３１に移し、代替チャネルから供給され
る信号についてポインタの正の適正化を行う。この場合
も、例えばＳＯＮＥＴにおいては、ペイロードを前方に
位置転換し、その結果できる空のバイトを充填値で埋め
ることによって、正の適正化が行われる。ポインタの正
の適正化において位置転換されるバイト数は、Ｐ１の値
からＰ２の値を引いたものに等しい。次に、制御はステ
ップ９２９に移る。ステップ９２５における検査の結
果、Ｐ１がＰ２に等しい場合、制御は直にステップ９２
９に移る。条件分岐点９２９において、ペイロード揃え
処理の期間中、到来するポインタＰ１およびＰ２が不変
のままであったかどうかを検査する。ステップ９２９に
おける検査結果がＮＯの場合、制御はステップ９２５に
渡される。これは、既に行われたペイロードの揃えがＰ
１またはＰ２の何れかの変化によって無効となるので、
必要となる。ステップ９２９における検査結果がＹＥＳ
の場合、制御はステップ９３３に渡され、代替チャネル
から供給される信号の適切なオーバーヘッド・バイトに
Ｐ１の新たな値が書き込まれる。ステップ９２１から９
３３は、ポインタ・プロセッサ兼ペイロード揃え器４２
１（図４）によって実行される。
【００１３】ステップ９３５において、再計算が必要な
残りのオーバーヘッド・バイトの値を再計算する。次
に、すべてのオーバーヘッド・バイトを両チャネルの適
切な位置に書き込む。必要ならば、新たな信号の両方の
組をスクランブルする。この動作は、フレーム・フォー
マッタ５０７（図５）によって行われる。ステップ９３
７において、既にフレームとペイロードが共に揃えらた
結果としての信号が可制御交換器４２５（図４）に供給
される。最後に、ステップ９３９において、ビット・エ
ラーが少しも起こらないように僅かなビット期間に新た
なフレームの開始においてサービス・チャネルから代替
チャネルへの切り替えを行うことによって、誤りのない
交換処理を完了する。例えばＳＯＮＥＴの場合のように
オーバーヘッド・バイトが同じでない場合、新たなフレ
ームの開始時に交換を行わなければならない。これは、
切り替えられた先の代替チャネルのフレームが切り替え
られた元のサービス・チャネルのフレームと同一でない
ためである。このように、各フレーム自体は有効で、誤
りのない受信のために終端で必要とされるすべての情報
を持っていても、中間における切り替えのために誤りが
起こることがある。例えば、受信されたチェックサムが
代替チャネル信号の単一フレームに対するものであるの
に、終端において計算されるチェックサムが、一部は代
替チャネル信号を基にし、一部はサービス・チャネル信
号を基にするために、エラー・チェック・システムが働
かなくなることがある。２つのチェックサムが異なるデ
ータに基づいて計算されるので、それらが誤りのない動
作に必要とされるようには一致せず、誤り状態が生じる
ことになる。オーバーヘッド・バイトが同じであれば、
信号どうしが同じになるので、常に誤りのない交換が行
われる。
残りのオーバーヘッド・バイトの値を再計算する。次
に、すべてのオーバーヘッド・バイトを両チャネルの適
切な位置に書き込む。必要ならば、新たな信号の両方の
組をスクランブルする。この動作は、フレーム・フォー
マッタ５０７（図５）によって行われる。ステップ９３
７において、既にフレームとペイロードが共に揃えらた
結果としての信号が可制御交換器４２５（図４）に供給
される。最後に、ステップ９３９において、ビット・エ
ラーが少しも起こらないように僅かなビット期間に新た
なフレームの開始においてサービス・チャネルから代替
チャネルへの切り替えを行うことによって、誤りのない
交換処理を完了する。例えばＳＯＮＥＴの場合のように
オーバーヘッド・バイトが同じでない場合、新たなフレ
ームの開始時に交換を行わなければならない。これは、
切り替えられた先の代替チャネルのフレームが切り替え
られた元のサービス・チャネルのフレームと同一でない
ためである。このように、各フレーム自体は有効で、誤
りのない受信のために終端で必要とされるすべての情報
を持っていても、中間における切り替えのために誤りが
起こることがある。例えば、受信されたチェックサムが
代替チャネル信号の単一フレームに対するものであるの
に、終端において計算されるチェックサムが、一部は代
替チャネル信号を基にし、一部はサービス・チャネル信
号を基にするために、エラー・チェック・システムが働
かなくなることがある。２つのチェックサムが異なるデ
ータに基づいて計算されるので、それらが誤りのない動
作に必要とされるようには一致せず、誤り状態が生じる
ことになる。オーバーヘッド・バイトが同じであれば、
信号どうしが同じになるので、常に誤りのない交換が行
われる。
【００１４】図３に戻って説明する。この概念構造に統
合された本発明のもう１つの特徴は、各エラーレス交換
素子が個々に扱うことができる信号より高速の信号を誤
りなく交換できることである。この例においては、エラ
ーレス交換素子３０３−１、３０３−２および３０３−
３を一組にまとめて、本来単一のサービス・チャネルで
伝送される１つの高速の信号を共に構成する代替チャネ
ルの３つのさらに低い速度の信号へと交換する。例えば
ＳＯＮＥＴの場合、個々の信号は５１．８４Ｍｂ／ｓの
速度である。しかし、ＳＯＮＥＴの信号階層における次
に高い速度の信号は、１５５．５２Ｍｂ／ｓである。１
５５．５２Ｍｂ／ｓは、周知のバイト・ディスインタリ
ーブ方式を利用するデマルチプレクサ（図示せず）を用
いて支流である５１．８４Ｍｂ／ｓの３つの信号に分離
することができる。１５５。５２Ｍｂ／ｓのサービス・
チャネルの各支流は、エラーレス交換素子３０３の１つ
の奇数番号の入力に供給される。１５５．５２ｍｂ／ｓ
の代替チャネルの対応する支流は、エラーレス交換素子
３０３のうちの対応する素子の偶数番号の入力に供給さ
れる。３つのエラーレス交換素子が互いに同期し、それ
ぞれが各支流信号のために同期した誤りのない交換を行
うように、３つのエラーレス交換素子は第２のモードで
動作する。同期化は、エラーレス交換素子３０３−１か
らエラーレス交換素子３０３−２および３０３−３に渡
されるロッキング制御信号によって実現される。エラー
レス交換素子３０３−２および３０３−３は、エラーレ
ス交換素子３０３−１に同期されることになる。ロッキ
ング制御信号は、図４においてさらに明確に知ることが
できる。ロッキング制御出力信号は、ポインタ・プロセ
ッサ兼ペイロード揃え器４２１およびフレーム揃えユニ
ット４１９から供給される。これらのロッキング制御出
力信号は、ロッキング制御入力という信号導線を介して
フレーム揃えユニット４１９およびポインタ・プロセッ
サ兼ペイロード揃え器４２１に供給される。ポインタ・
プロセッサ兼ペイロード揃え器４２１の１つの実施例で
は、ロッキング制御信号が、ポインタ適正化制御ユニッ
ト５０３（図５）に供給され、それによって生成され
る。３つの支流信号をそれぞれ誤りなく交換した後、使
用されたバイト・ディスインタリーブ方式の逆の方式を
利用するマルチプレクサ（図示せず）によって、支流信
号を１５５．５２Ｍｂ／ｓの単一の信号へと再構成す
る。
合された本発明のもう１つの特徴は、各エラーレス交換
素子が個々に扱うことができる信号より高速の信号を誤
りなく交換できることである。この例においては、エラ
ーレス交換素子３０３−１、３０３−２および３０３−
３を一組にまとめて、本来単一のサービス・チャネルで
伝送される１つの高速の信号を共に構成する代替チャネ
ルの３つのさらに低い速度の信号へと交換する。例えば
ＳＯＮＥＴの場合、個々の信号は５１．８４Ｍｂ／ｓの
速度である。しかし、ＳＯＮＥＴの信号階層における次
に高い速度の信号は、１５５．５２Ｍｂ／ｓである。１
５５．５２Ｍｂ／ｓは、周知のバイト・ディスインタリ
ーブ方式を利用するデマルチプレクサ（図示せず）を用
いて支流である５１．８４Ｍｂ／ｓの３つの信号に分離
することができる。１５５。５２Ｍｂ／ｓのサービス・
チャネルの各支流は、エラーレス交換素子３０３の１つ
の奇数番号の入力に供給される。１５５．５２ｍｂ／ｓ
の代替チャネルの対応する支流は、エラーレス交換素子
３０３のうちの対応する素子の偶数番号の入力に供給さ
れる。３つのエラーレス交換素子が互いに同期し、それ
ぞれが各支流信号のために同期した誤りのない交換を行
うように、３つのエラーレス交換素子は第２のモードで
動作する。同期化は、エラーレス交換素子３０３−１か
らエラーレス交換素子３０３−２および３０３−３に渡
されるロッキング制御信号によって実現される。エラー
レス交換素子３０３−２および３０３−３は、エラーレ
ス交換素子３０３−１に同期されることになる。ロッキ
ング制御信号は、図４においてさらに明確に知ることが
できる。ロッキング制御出力信号は、ポインタ・プロセ
ッサ兼ペイロード揃え器４２１およびフレーム揃えユニ
ット４１９から供給される。これらのロッキング制御出
力信号は、ロッキング制御入力という信号導線を介して
フレーム揃えユニット４１９およびポインタ・プロセッ
サ兼ペイロード揃え器４２１に供給される。ポインタ・
プロセッサ兼ペイロード揃え器４２１の１つの実施例で
は、ロッキング制御信号が、ポインタ適正化制御ユニッ
ト５０３（図５）に供給され、それによって生成され
る。３つの支流信号をそれぞれ誤りなく交換した後、使
用されたバイト・ディスインタリーブ方式の逆の方式を
利用するマルチプレクサ（図示せず）によって、支流信
号を１５５．５２Ｍｂ／ｓの単一の信号へと再構成す
る。
【００１５】エラーレス交換素子３０３（図３）の中の
１つの第３の動作モードにおいては、誤りのない交換は
行われない。この動作モードは、制御機構（図示せず）
によって選択される。エラーレス交換素子３０３の入力
ポートに供給される各チャネルで伝送される信号は、ク
ロックＣＳに同期されているが、フレームもペイロード
も揃っていない。ポインタの適正化が行われるのを防ぐ
ために、ポインタ適正化制御ユニット５０３（図５）
は、制御機構（図示せず）によってディセーブル（動作
不能）にされる。従って、結果として得られる同期され
たデータ信号Ｄ１２およびＤ２２により、独立した信
号、即ち単一の元の信号源から引き出したものではない
信号が伝えられる。同期した各信号が、それに対応する
出力ポートに出力として個々にクロック信号ＣＳと共に
供給される。
１つの第３の動作モードにおいては、誤りのない交換は
行われない。この動作モードは、制御機構（図示せず）
によって選択される。エラーレス交換素子３０３の入力
ポートに供給される各チャネルで伝送される信号は、ク
ロックＣＳに同期されているが、フレームもペイロード
も揃っていない。ポインタの適正化が行われるのを防ぐ
ために、ポインタ適正化制御ユニット５０３（図５）
は、制御機構（図示せず）によってディセーブル（動作
不能）にされる。従って、結果として得られる同期され
たデータ信号Ｄ１２およびＤ２２により、独立した信
号、即ち単一の元の信号源から引き出したものではない
信号が伝えられる。同期した各信号が、それに対応する
出力ポートに出力として個々にクロック信号ＣＳと共に
供給される。
【００１６】
【発明の効果】以上述べたように、本発明によれば、ペ
イロードがフレーム内で浮動できるか、または代替チャ
ネルからのオーバーヘッド・バイトがサービス・チャネ
ルからのものと異なるようなフォーマットを信号が持っ
ていても、サービス・チャネルから代替チャネルへと信
号を誤りなしに切り替えることができる。
イロードがフレーム内で浮動できるか、または代替チャ
ネルからのオーバーヘッド・バイトがサービス・チャネ
ルからのものと異なるようなフォーマットを信号が持っ
ていても、サービス・チャネルから代替チャネルへと信
号を誤りなしに切り替えることができる。
【図１】サービス・チャネルで伝送される信号および代
替チャネルで伝送される信号が、受信端に到達したと
き、それらが異なることがある通信網の例を示す図であ
る。
替チャネルで伝送される信号が、受信端に到達したと
き、それらが異なることがある通信網の例を示す図であ
る。
【図２】図１に示した通信網を概略的に示した代わりの
図である。
図である。
【図３】エラーレス交換回路群の説明のための概略的な
概念構造を示す図である。
概念構造を示す図である。
【図４】誤り無し交換素子の説明のための実施例を簡単
化したブロック図である。
化したブロック図である。
【図５】説明のためのポインタ処理／ペイロード整列器
を示す図である。
を示す図である。
【図６】図９に示したように接続された場合、誤りのな
い交換を行うために必要な動作の流れ図を形成する図で
ある。
い交換を行うために必要な動作の流れ図を形成する図で
ある。
【図７】図９に示したように接続された場合、誤りのな
い交換を行うために必要な動作の流れ図を形成する図で
ある。
い交換を行うために必要な動作の流れ図を形成する図で
ある。
【図８】図９に示したように接続された場合、誤りのな
い交換を行うために必要な動作の流れ図を形成する図で
ある。
い交換を行うために必要な動作の流れ図を形成する図で
ある。
【図９】 図６−８の組み合わせ方法を示す図であ
る。
る。
１０１、１１７ 経路終端要素（ＰＴＥ） １０５、１１３、１２５ 交差接続（ＸＣ）システム １０７、１０９、１１９、１２１、１２９ 回線終端装
置（ＬＴＥ） １１５ エラーレス交換回路群 ３０３ エラーレス交換素子 ４０５、４０９ 可変遅延器 ４１３、４１７ ディスクランブラ／フレーマ／オーバ
ーヘッド読み出しユニット ４１９ フレーム揃えユニット ４２１ ポインタ・プロセッサ兼ペイロード揃え器 ４２３ 交換器制御ユニット ４２５ 可制御交換器
置（ＬＴＥ） １１５ エラーレス交換回路群 ３０３ エラーレス交換素子 ４０５、４０９ 可変遅延器 ４１３、４１７ ディスクランブラ／フレーマ／オーバ
ーヘッド読み出しユニット ４１９ フレーム揃えユニット ４２１ ポインタ・プロセッサ兼ペイロード揃え器 ４２３ 交換器制御ユニット ４２５ 可制御交換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エイ．メオーヌ アメリカ合衆国 08859 ニュージャージ ィ、パーリン、ビンセント ストリート ５ (56)参考文献 特開 平３−201840（ＪＰ，Ａ)
Claims (18)
- 【請求項１】 受信側において、第１のチャネルで伝送
されている第１のペイロード列が収容される第１のフレ
ーム列からなる第１のデジタル信号から、第２のチャネ
ルで伝送されていて前記第１のペイロード列と同一の第
２のペイロード列が収容される第２のフレーム列からな
る第２のデジタル信号へと誤りなく切り替えるために；
前記第２のペイロード列の特定のペイロードに対し、前
記第２のフレーム列における開始位置が、前記第１のフ
レーム列における同一のペイロードの開始位置と異なり
得る場合、 第１の遅延を含めた前記第１のチャネルの総遅延が前記
第２のチャネルの実際の遅延より大きくなるように、前
記第１のチャネル上で予め前記第１の遅延を与えるステ
ップと、 前記の第１および第２のデジタル信号の対応するフレー
ムの各々が、前記の第１および第２のペイロード列の各
々からの同一かつ特定のペイロードに対する開始位置を
有するように、前記第１のデジタル信号の各フレームを
前記第２のデジタル信号の対応するフレームに揃えるフ
レーム揃えステップと、 前記第２のフレーム列における前記第２のペイロード列
の中の特定のペイロードの前記開始位置および後続の位
置を、前記第１のフレーム列における前記第１のペイロ
ード列の中の同一かつ特定のペイロードの開始位置およ
び後続の位置に揃える開始位置揃えステップと、 前記第１のデジタル信号から前記第２のデジタル信号へ
と切り替えることを決定するステップと、 前記決定に応じて、前記第１のデジタル信号から前記第
２のデジタル信号へと１ビットも失うことなく切り替え
るステップとを備えたことを特徴とする信号路切り換え
方法。 - 【請求項２】 前記フレーム揃えステップが、 前記第１のデジタル信号のフレームと前記第２のデジタ
ル信号の対応するフレームとの間の遅延の差を測定する
ステップと、 前記の測定された遅延の差に等しい遅延を前記第２のチ
ャネルに追加するステップとを備えたことを特徴とする
請求項１記載の方法。 - 【請求項３】 前記の測定するステップが、 前記第１のデジタル信号の何れのフレームが前記第２の
デジタル信号のあるフレームと一致するかを所定の確率
範囲内で判断するステップを備えたことを特徴とする請
求項２記載の方法。 - 【請求項４】 前記の判断するステップが、 ａ．前記第２のデジタル信号の特定のフレームのペイロ
ードの所定の位置から第１の所定数のデータ・バイトを
読むことによって、データ・パタンを得るステップ、 ｂ．前記第１のデジタル信号の連続する各フレームの各
ペイロードをステップ(a)において読んだ時と同一の所
定の位置に限って検査し、かつ前記データ・パタンに対
する一致が見いだされるまで叉は所定の期間が過ぎるま
で検査されたペイロードを有する各フレームの数（フレ
ーム・カウント）を数えるステップ、 ｃ．所定の期間が過ぎた場合、ステップ(a)に戻り、ス
テップ(a)から(c)までを繰り返すステップ、 ｄ．ステップ(b)において前記の匹敵するものが発見さ
れた場合、前記第１のデジタル信号が前記第２のデジタ
ル信号より遅れている分のフレーム数を示す前記フレー
ム・カウントを得るステップ、 ｅ．前記第２のデジタル信号のもう１つの特定のフレー
ムのペイロードの所定の位置から第２の所定数のデータ
・バイトを読むことによって、もう１つのデータ・パタ
ンを得るステップ、 ｆ．照合のためにステップ(e)において前記データ・パ
タンを得た元の前記第２のデジタル信号の前記フレーム
に関して前記フレーム・カウント分だけ遅れている前記
第１のデジタル信号のフレームにおけるペイロードを、
ステップ(e)において前記データ・バイトを読み出した
元の前記所定の位置に限って、ステップ(e)で得た前記
データ・パタンと照合するステップ、 ｇ．ステップ(f)において匹敵するものが発見されない
場合、ステップ(a)に戻ってステップ(a)から(g)までを
繰り返すステップ、 ｈ．ステップ(f)において匹敵するものが発見された場
合、ステップ(e)から(g)までを所定の回数だけ繰り返す
ステップ、および ｉ．フレーム単位でフレームの遅延を示すものとしての
前記フレーム・カウントを出力として供給するステップ
を備えたことを特徴とする請求項３記載の方法。 - 【請求項５】 前記の判断するステップが、 前記第２の信号のフレーム表示の開始から前記第１の信
号のフレーム表示のすぐ後の開始までビット数を数え、
かつフレームのオフセットをビット単位で示すものとし
ての前記ビット数を出力として供給するステップを備え
たことを特徴とする請求項３記載の方法。 - 【請求項６】 前記の判断するステップが、 フレームの遅延表示をフレーム単位の表示からビット単
位の表示に変換し、さらに前記の遅延の差を得るため
に、ビット単位の前記フレーム遅延表示をビット単位の
フレーム・オフセット表示に加えるステップを備えたこ
とを特徴とする請求項３記載の方法。 - 【請求項７】 前記開始位置揃えステップが、 ｊ．前記の第１または第２のデジタル信号を構成する前
記フレームと同一のタイプのフレーム列からそれぞれ構
成される第３および第４のデジタル信号を生成し、この
場合、前記第３のデジタル信号が前記第１のデジタル信
号によって伝送されるペイロードと同一の第３のペイロ
ード列を伝送し、前記第４のデジタル信号が前記第２の
デジタル信号によって伝送されるペイロードと同一の第
４のペイロード列を伝送し、かつ前記の第３および第４
のデジタル信号が時間的に同期しているようにするステ
ップ、 ｋ．前記の第３および第４のデジタル信号の各々のフレ
ームから、前記第３および第４のペイロード列の各々に
おいて同一かつ特定のペイロードに付いて前記フレーム
のそれぞれのフレーム内における開始位置を示すポイン
タ値を読むステップ、 ｌ．前記第４のデジタル信号における各ペイロードの前
記開始位置および後続の位置を、ステップ(k)で読んだ
前記ポインタ値の各々の間の差を反映する量だけ位置転
換することにより、前記第４のデジタル信号についてポ
インタの適正化を実行するステップ、 ｍ．前記第４のデジタル信号に対し、前記の位置転換さ
れた開始位置に対応する新たなポインタ値を求めるステ
ップ、 ｎ．前記の第３および第４のデジタル信号の前記ポイン
タ値を再確認するステップ、 ｏ．前記ポインタ値が変化した場合、ステップ(k)に戻
り、さらにステップ(k)から(o)までを繰り返すステッ
プ、および ｖ．前記ポインタ値が不変のままである場合、前記の新
たなポインタ値を前記第４のデジタル信号に書き込むス
テップを備えたことを特徴とする請求項１記載の方法。 - 【請求項８】 必要に応じてオーバーヘッド・バイトを
前記の第３および第４のデジタル信号の各々に書き込む
ステップ、 必要に応じて、前記の第３および第４のデジタル信号の
各々をスクランブルするステップ、および前記の第３お
よび第４のデジタル信号を出力として信号選択器に供給
するステップをさらに備えたことを特徴とする請求項７
記載の方法。 - 【請求項９】 前記第１のデジタル信号をバイト・ディ
スインタリーブ方式を用いて第１の複数の信号に分割
し、かつ前記第２のデジタル信号を前記バイト・ディス
インタリーブ方式を用いて第２の複数の信号に分割する
ステップ、 前記の第１および第２の複数の信号の対応する信号を同
期的に誤りなく交換することにより第３の複数の信号を
供給するステップ、および前記バイト・インタリーブ方
式の逆の方式を用いて前記第３の複数の信号を第３の信
号へと結合するステップをさらに備えたことを特徴とす
る請求項１記載の方法。 - 【請求項１０】 受信側において、第１のチャネルで伝
送されている第１のペイロード列が収容される第１のフ
レーム列からなる第１のデジタル信号から、第２のチャ
ネルで伝送されていて前記第１のペイロード列と同一の
第２のペイロード列が収容される第２のフレーム列から
なる第２のデジタル信号へと誤りなく切り替えるため
に；前記第２のペイロード列の特定のペイロードに対
し、前記第２のフレーム列における開始位置が、前記第
１のフレーム列における同一のペイロードの開始位置と
異なり得る場合、 第１の遅延を含めた前記第１のチャネルの総遅延が前記
第２のチャネルの実際の遅延より大きくなるように、前
記第１のチャネル上で前記第１の遅延を与える手段と、 前記の第１および第２のデジタル信号の対応するフレー
ムの各々が、前記の第１および第２のペイロード列の各
々からの同一かつ特定のペイロードに対する開始位置を
有するように、前記第１のデジタル信号の各フレームを
前記第２のデジタル信号の対応するフレームに揃えるフ
レーム揃え手段と、 前記の揃えられたフレームに応じて、前記第２のフレー
ム列における前記第２のペイロード列の中の特定のペイ
ロードの前記開始位置および後続の位置を、前記第１の
フレーム列における前記第１のペイロード列の中の同一
かつ特定のペイロードの開始位置および後続の位置に揃
える開始位置揃え手段と、 前記第１のデジタル信号から前記第２のデジタル信号へ
と切り替えることを決定する決定手段と、 前記決定手段に応じて、前記第１のデジタル信号から前
記第２のデジタル信号へと１ビットも失うことなく切り
替える手段とを備えた；ことを特徴とする信号路切り換
え装置。 - 【請求項１１】 前記フレーム揃え手段が、 前記第１のデジタル信号のフレームと前記第２のデジタ
ル信号の対応するフレームとの間の遅延の差を測定する
手段と、 前記の測定された遅延の差に等しい遅延を前記第２のチ
ャネルに追加する手段とを備えたことを特徴とする請求
項１０記載の装置。 - 【請求項１２】 前記の測定する手段が、 前記第１のデジタル信号の何れのフレームが前記第２の
デジタル信号のあるフレームと一致するかを所定の確率
範囲内で判断する手段を備えたことを特徴とする請求項
１１記載の装置。 - 【請求項１３】 前記の所定の確率範囲内で判断する手
段が、 前記第２のデジタル信号の特定のフレームのペイロード
の所定の位置から第１の所定数のデータ・バイトを読む
ことによって、データ・パタンを得るデータ・パタン獲
得手段、 前記第１のデジタル信号の連続する各フレームの各ペイ
ロードを前記データ・パタン獲得手段によって読んだ時
と同一の所定の位置に限って検査し、かつ前記データ・
パタンに対する一致が見いだされるまで叉は所定の期間
が過ぎるまで検査されたペイロードを有する各フレーム
の数（フレーム・カウント）を数える検査計数手段、 前記検査計数手段によって一致が見いだされるまで数え
られた前記第１のデジタル信号のフレームの数を示すフ
レーム・カウントを出力として供給する供給手段、 所定の期間が過ぎた場合、前記検査計数手段を再始動し
て初期化し直す手段、 前記第２のデジタル信号の所定かつ特定のフレームの各
ペイロードの所定の位置から所定数のデータ・バイトを
読むことにより、所定の回数だけ繰り返してデータ・パ
タンを得るデータ・パタン反復獲得手段、 前記データ・パタンを得た元の前記第２のデジタル信号
における対応するフレームより前記の数えたフレーム・
カウントだけ遅れている前記第１のデジタル信号におけ
るフレームを前記所定の回数だけ繰り返し検査し、この
場合、この検査を、前記データ・パタン反復獲得手段に
よって読んだ時と同一の所定の位置に限って前記データ
・パタンの一致を求めて行い、さらに一致表示を出力と
して供給する反復検査手段、 前記一致表示に応じて、前記データ・パタン獲得手段、
前記検査計数手段、前記供給手段、前記データ・パタン
反復獲得手段、および前記反復検査手段を再始動し、初
期化し直す手段、およびフレーム単位のフレーム遅延指
示としての前記フレーム・カウントを出力として供給す
る手段を備えたことを特徴とする請求項１２記載の装
置。 - 【請求項１４】 前記の所定の確率範囲内で判断する手
段が、 前記第２の信号のフレーム表示の開始から前記第１の信
号のフレーム表示のすぐ後の開始までビット数を数え、
かつフレームのオフセットをビット単位で示すものとし
ての前記ビット数を出力として供給する手段を備えたこ
とを特徴とする請求項１２記載の装置。 - 【請求項１５】 前記の所定の確率範囲内で判断する手
段が、 フレームの遅延表示をフレーム単位の表示からビット単
位の表示に変換する手段、および前記の遅延の差を得る
ために、ビット単位の前記フレーム遅延表示をビット単
位のフレーム・オフセット表示に加える手段を備えたこ
とを特徴とする請求項１２記載の装置。 - 【請求項１６】 前記開始位置揃え手段が、 前記の第１または第２のデジタル信号を構成する前記フ
レームと同一のタイプのフレーム列からそれぞれ構成さ
れる第３および第４のデジタル信号を生成し、この場
合、前記第３のデジタル信号が前記第１のデジタル信号
によって伝送されるペイロードと同一の第３のペイロー
ド列を伝送し、前記第４のデジタル信号が前記第２のデ
ジタル信号によって伝送されるペイロードと同一のペイ
ロード列を伝送し、かつ前記の第３および第４のデジタ
ル信号が時間的に同期しているようにする手段、 前記の第３および第４のデジタル信号の各々のフレーム
から、前記第３および第４のペイロード列の各々におい
て同一の特定のペイロードに付いて前記フレームのそれ
ぞれのフレーム内における開始位置を示すポインタ値を
読む手段、 前記第４のデジタル信号における各ペイロードの前記開
始位置および後続の位置を、前記の読んだポインタ値の
各々の間の差を反映する量だけ位置転換することによ
り、前記第４のデジタル信号についてポインタの適正化
を実行する実行手段、 前記第４のデジタル信号に対し、前記の位置転換された
開始位置に対応する新たなポインタ値を求める手段、 変化の有無を見るために、前記の第３および第４のデジ
タル信号の前記ポインタ値を検査し、さらに前記の第３
および第４のデジタル信号の前記ポインタ値に変化が起
こったかどうかの変化表示を出力として供給する手段、 変化が起こったことを示す前記変化表示に応じて、前記
の読む手段および実行手段を再始動する手段、および変
化が起こらなかったことを示す前記変化表示に応じて、
前記の新たなポインタ値を前記第４のデジタル信号に書
き込む手段を備えたことを特徴とする請求項１０記載の
装置。 - 【請求項１７】 必要に応じてオーバーヘッド・バイト
を前記の第３および第４のデジタル信号の各々に書き込
む手段、 必要に応じて、前記の第３および第４のデジタル信号の
各々をスクランブルする手段、および前記の第３および
第４のデジタル信号を出力として交換用の信号選択器に
供給する手段をさらに備えたことを特徴とする請求項１
６記載の装置。 - 【請求項１８】 複数の前記の誤りなく交換する装置を
備えたシステムにおいて；前記の誤りなく交換する装置
が、 前記第１のデジタル信号をバイト・ディスインタリーブ
方式を用いて第１の複数の信号に分割する手段、および
前記第２のデジタル信号を前記バイト・ディスインタリ
ーブ方式を用いて第２の複数の信号に分割する手段をさ
らに備え；前記複数の誤りなく交換する装置が同期して
動作し、前記の第１および第２の複数の信号の対応する
信号の各々が前記の誤りなく交換する装置の１つに供給
され；前記の誤りなく交換する装置が、 前記複数の誤りなく交換する装置の各々から出力として
供給される前記信号の各々を前記バイト・インタリーブ
方式の逆の方式を用いて第３の信号へと結合する手段を
さらに備えた；ことを特徴とする請求項１０記載の装置
を複数備えたシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/545,226 US5051979A (en) | 1990-06-28 | 1990-06-28 | Method and apparatus for errorless switching |
| US545226 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110544A JPH05110544A (ja) | 1993-04-30 |
| JPH07110004B2 true JPH07110004B2 (ja) | 1995-11-22 |
Family
ID=24175370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180499A Expired - Fee Related JPH07110004B2 (ja) | 1990-06-28 | 1991-06-26 | 信号路切り換え方法とその装置およびその装置を複数備えたシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5051979A (ja) |
| EP (1) | EP0463808B1 (ja) |
| JP (1) | JPH07110004B2 (ja) |
| DE (1) | DE69129048T2 (ja) |
| ES (1) | ES2114879T3 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8912090D0 (en) * | 1989-05-25 | 1989-07-12 | Bicc Plc | Data networks |
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| US7656791B1 (en) | 2006-07-19 | 2010-02-02 | Pmc-Sierra, Inc. | Systems and methods for hitless equipment protection |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4246656A (en) * | 1978-10-24 | 1981-01-20 | Raytheon Company | Diversity switch correlation system |
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1990
- 1990-06-28 US US07/545,226 patent/US5051979A/en not_active Expired - Lifetime
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1991
- 1991-06-20 ES ES91305600T patent/ES2114879T3/es not_active Expired - Lifetime
- 1991-06-20 EP EP91305600A patent/EP0463808B1/en not_active Expired - Lifetime
- 1991-06-20 DE DE69129048T patent/DE69129048T2/de not_active Expired - Fee Related
- 1991-06-26 JP JP3180499A patent/JPH07110004B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5051979A (en) | 1991-09-24 |
| EP0463808B1 (en) | 1998-03-11 |
| EP0463808A3 (en) | 1993-03-17 |
| ES2114879T3 (es) | 1998-06-16 |
| DE69129048T2 (de) | 1998-07-02 |
| JPH05110544A (ja) | 1993-04-30 |
| DE69129048D1 (de) | 1998-04-16 |
| EP0463808A2 (en) | 1992-01-02 |
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