JPH1013447A - 通信装置および通信方法 - Google Patents
通信装置および通信方法Info
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- JPH1013447A JPH1013447A JP18146696A JP18146696A JPH1013447A JP H1013447 A JPH1013447 A JP H1013447A JP 18146696 A JP18146696 A JP 18146696A JP 18146696 A JP18146696 A JP 18146696A JP H1013447 A JPH1013447 A JP H1013447A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
- H04J3/085—Intermediate station arrangements, e.g. for branching, for tapping-off for ring networks, e.g. SDH/SONET rings, self-healing rings, meashed SDH/SONET networks
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- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Small-Scale Networks (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【課題】従来の２重のリング状伝送路の欠点であった通
信パスの切替時（逆廻りで救済する時）の瞬断時間の長
さを短く、あるいは無瞬断とすることで信頼性の高い伝
送路を実現する。 【解決手段】本発明の通信装置（本装置）と同一のLリ
ングおよびRリングに接続される通信相手となる装置
（相手装置）を想定し、この相手装置から発信した信号
の右廻りと左廻りの伝送遅延時間が本装置の切替器15点
で等しくなるように第３および第４の遅延器10,11の遅
延時間t3,t4を設定し、また本装置から発信した信号の
右廻りと左廻りの伝送遅延時間が相手装置の切替器点で
等しくなるように第１および第２の遅延器6,7の遅延時
間t1,t2を設定する。このように設定すると、本装置の
切替器15点では右廻りと左廻りの信号が同一タイムスロ
ットで入力され、切替器15を切り替えた場合に無瞬断で
通信パスの切替を行うことが可能となる。
信パスの切替時（逆廻りで救済する時）の瞬断時間の長
さを短く、あるいは無瞬断とすることで信頼性の高い伝
送路を実現する。 【解決手段】本発明の通信装置（本装置）と同一のLリ
ングおよびRリングに接続される通信相手となる装置
（相手装置）を想定し、この相手装置から発信した信号
の右廻りと左廻りの伝送遅延時間が本装置の切替器15点
で等しくなるように第３および第４の遅延器10,11の遅
延時間t3,t4を設定し、また本装置から発信した信号の
右廻りと左廻りの伝送遅延時間が相手装置の切替器点で
等しくなるように第１および第２の遅延器6,7の遅延時
間t1,t2を設定する。このように設定すると、本装置の
切替器15点では右廻りと左廻りの信号が同一タイムスロ
ットで入力され、切替器15を切り替えた場合に無瞬断で
通信パスの切替を行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置および通
信方法に関し、特に２重のリング状伝送路に接続された
通信装置においてリングが何らかの原因で断となった場
合に無瞬断あるいは短い瞬断時間で通信パスを切り替え
ることができる通信装置および通信方法に関する。
信方法に関し、特に２重のリング状伝送路に接続された
通信装置においてリングが何らかの原因で断となった場
合に無瞬断あるいは短い瞬断時間で通信パスを切り替え
ることができる通信装置および通信方法に関する。
【０００２】
【従来の技術】従来、この種のリング状伝送路は、例え
ば特開昭６３−２２８８４９号公報や特開昭６１−２６
４９４２号公報に記載されているが、図７（Ａ）に示す
ような構成となっている。
ば特開昭６３−２２８８４９号公報や特開昭６１−２６
４９４２号公報に記載されているが、図７（Ａ）に示す
ような構成となっている。
【０００３】図７（Ａ）において、例えばノード１とノ
ード２の間の伝送路が断となった場合には、図７（Ｂ）
に示すようにノード１とノード２のそれぞれにおいてＬ
リング（左廻り）とＲリング（右廻り）を折り返す。こ
れにより、ノード１とノード２の間の通信は、断となる
前にはＰ1-2、Ｐ2-1の通信パスで行われていたものが、
断となった後にはＰ1-4Ｐ4-3Ｐ3-2、Ｐ2-3Ｐ3-4Ｐ4-1の
通信パスで行われることになる。
ード２の間の伝送路が断となった場合には、図７（Ｂ）
に示すようにノード１とノード２のそれぞれにおいてＬ
リング（左廻り）とＲリング（右廻り）を折り返す。こ
れにより、ノード１とノード２の間の通信は、断となる
前にはＰ1-2、Ｐ2-1の通信パスで行われていたものが、
断となった後にはＰ1-4Ｐ4-3Ｐ3-2、Ｐ2-3Ｐ3-4Ｐ4-1の
通信パスで行われることになる。
【０００４】このように通信パスが異なるために、切替
前と切替後では伝送遅延時間が異なり、切替前と切替後
の通信の連続性が保たれなくなる。このため、従来のリ
ング状伝送路は、パケット通信等の離散的通信にしか適
用することができず、連続性の必要な専用線等の通信に
は適用することができなかった。
前と切替後では伝送遅延時間が異なり、切替前と切替後
の通信の連続性が保たれなくなる。このため、従来のリ
ング状伝送路は、パケット通信等の離散的通信にしか適
用することができず、連続性の必要な専用線等の通信に
は適用することができなかった。
【０００５】
【発明が解決しようとする課題】前述した従来の技術で
は、切替前と切替後の伝送遅延時間に差があるため、切
替前と切替後の信号の連続性が保たれず、例えばメンテ
ナンス時に切替をする場合にも必ず瞬断が伴って回線品
質を低下させるという問題がある。
は、切替前と切替後の伝送遅延時間に差があるため、切
替前と切替後の信号の連続性が保たれず、例えばメンテ
ナンス時に切替をする場合にも必ず瞬断が伴って回線品
質を低下させるという問題がある。
【０００６】従って、本発明は前述した問題点に鑑みて
なされたものであり、従来の２重のリング状伝送路の欠
点であった通信パスの切替時の瞬断時間の長さを短く、
あるいは無瞬断とすることで信頼性の高い伝送路を実現
することができる通信装置および通信方法を提供するこ
とを目的とする。
なされたものであり、従来の２重のリング状伝送路の欠
点であった通信パスの切替時の瞬断時間の長さを短く、
あるいは無瞬断とすることで信頼性の高い伝送路を実現
することができる通信装置および通信方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】前述した目的を達成する
ため、本発明は、Ｌリング（左廻り）とＲリング（右廻
り）の２重のリング状デジタル伝送路に接続され、この
伝送路から分岐を行う通信装置であって、前記Ｌリング
の入力端より入力されるデジタル信号を２方向に分配す
る第１の分配器（図１の１）と、前記Ｒリングの入力端
より入力されるデジタル信号を２方向に分配する第２の
分配器（図１の２）と、分岐入力端より入力される信号
を２つに分配する第３の分配器（図１の３）と、前記第
３の分配器の分配出力の信号に分岐に関するビット列に
のみ有効な誤り検査ビットを付加する第１および第２の
誤り検査ビット付加器（図１の４、５）と、前記第１お
よび第２の誤り検査ビット付加器の出力をそれぞれあら
かじめ設定された遅延時間ｔ1、ｔ2だけ遅延させる第１
および第２の遅延器（図１の６、７）と、前記第１の遅
延器の出力を前記第１の分配器の一方の出力のあらかじ
め設定されたビットに挿入し前記Ｌリングの出力端に出
力する第１の合成器（図１の８）と、前記第２の遅延器
の出力を前記第２の分配器の一方の出力のあらかじめ設
定されたビットに挿入し前記Ｒリングの出力端に出力す
る第２の合成器（図１の９）と、前記第１の分配器のも
う一方の出力に接続されたあらかじめ設定可能な遅延時
間ｔ3を有する第３の遅延器（図１の１０）と、前記第
２の分配器のもう一方の出力に接続されたあらかじめ設
定可能な遅延時間ｔ4を有する第４の遅延器（図１の１
１）と、前記第３の遅延器の出力信号を入力としその信
号をそのまま出力すると同時に信号内のあらかじめ設定
された誤り検査ビットを検査しその他の信号ビットと演
算を施すことにより伝送誤りを検出する第１の誤り検出
器（図１の１２）と、前記第４の遅延器の出力信号を入
力としその信号をそのまま出力すると同時に信号内のあ
らかじめ設定された誤り検査ビットを検査しその他の信
号ビットと演算を施すことにより伝送誤りを検出する第
２の誤り検出器（図１の１３）と、前記第１および第２
の誤り検出器の検出結果を論理演算し誤りのない方の信
号を指示する論理回路（図１の１４）と、前記論理回路
の指示を受け前記第１および第２の誤り検出器よりその
まま出力された信号のうちどちらか一方の信号を分岐出
力端に送出する切替器（図１の１５）と、を含むことを
特徴とする通信装置を提供する。
ため、本発明は、Ｌリング（左廻り）とＲリング（右廻
り）の２重のリング状デジタル伝送路に接続され、この
伝送路から分岐を行う通信装置であって、前記Ｌリング
の入力端より入力されるデジタル信号を２方向に分配す
る第１の分配器（図１の１）と、前記Ｒリングの入力端
より入力されるデジタル信号を２方向に分配する第２の
分配器（図１の２）と、分岐入力端より入力される信号
を２つに分配する第３の分配器（図１の３）と、前記第
３の分配器の分配出力の信号に分岐に関するビット列に
のみ有効な誤り検査ビットを付加する第１および第２の
誤り検査ビット付加器（図１の４、５）と、前記第１お
よび第２の誤り検査ビット付加器の出力をそれぞれあら
かじめ設定された遅延時間ｔ1、ｔ2だけ遅延させる第１
および第２の遅延器（図１の６、７）と、前記第１の遅
延器の出力を前記第１の分配器の一方の出力のあらかじ
め設定されたビットに挿入し前記Ｌリングの出力端に出
力する第１の合成器（図１の８）と、前記第２の遅延器
の出力を前記第２の分配器の一方の出力のあらかじめ設
定されたビットに挿入し前記Ｒリングの出力端に出力す
る第２の合成器（図１の９）と、前記第１の分配器のも
う一方の出力に接続されたあらかじめ設定可能な遅延時
間ｔ3を有する第３の遅延器（図１の１０）と、前記第
２の分配器のもう一方の出力に接続されたあらかじめ設
定可能な遅延時間ｔ4を有する第４の遅延器（図１の１
１）と、前記第３の遅延器の出力信号を入力としその信
号をそのまま出力すると同時に信号内のあらかじめ設定
された誤り検査ビットを検査しその他の信号ビットと演
算を施すことにより伝送誤りを検出する第１の誤り検出
器（図１の１２）と、前記第４の遅延器の出力信号を入
力としその信号をそのまま出力すると同時に信号内のあ
らかじめ設定された誤り検査ビットを検査しその他の信
号ビットと演算を施すことにより伝送誤りを検出する第
２の誤り検出器（図１の１３）と、前記第１および第２
の誤り検出器の検出結果を論理演算し誤りのない方の信
号を指示する論理回路（図１の１４）と、前記論理回路
の指示を受け前記第１および第２の誤り検出器よりその
まま出力された信号のうちどちらか一方の信号を分岐出
力端に送出する切替器（図１の１５）と、を含むことを
特徴とする通信装置を提供する。
【０００８】また、本発明は、Ｌリング（左廻り）とＲ
リング（右廻り）の２重のリング状伝送路において、時
分割したビットを定め、このビット列に着目して所定の
通信装置間における左廻りと右廻りの２つの通信パスの
遅延時間差がなくなるように設定しておき、送信側の通
信装置で所定のビット列に誤り検査ビットを付加し、受
信側の通信装置で前記所定のビット列の誤り検出を行っ
て誤りのない方の通信パスを選択することを特徴とする
通信方法を提供する。
リング（右廻り）の２重のリング状伝送路において、時
分割したビットを定め、このビット列に着目して所定の
通信装置間における左廻りと右廻りの２つの通信パスの
遅延時間差がなくなるように設定しておき、送信側の通
信装置で所定のビット列に誤り検査ビットを付加し、受
信側の通信装置で前記所定のビット列の誤り検出を行っ
て誤りのない方の通信パスを選択することを特徴とする
通信方法を提供する。
【０００９】以下、本発明の動作原理について説明す
る。
る。
【００１０】本発明の通信装置（以下「本装置」とい
う）は、前述したように、分岐入力端より入力されＬリ
ングの出力端（以下「Ｌ出力端」という）およびＲリン
グの出力端（以下「Ｒ出力端」という）のそれぞれ向け
に分配された信号をあらかじめ設定された遅延時間
ｔ1、ｔ2だけ遅延させる第１および第２の遅延器（図１
の６、７）と、Ｌ入力端およびＲ入力端のそれぞれから
入力された信号をあらかじめ設定された遅延時間ｔ3、
ｔ4だけ信号を遅延させる第３および第４の遅延器（図
１の１０、１１）と、分岐入力端より入力されＬ出力端
およびＲ出力端のそれぞれ向けに分配された信号に分岐
に関するビット列にのみ有効な誤り検査ビットを付加す
る第１および第２の誤り検査ビット付加器（図１の４、
５）と、Ｌ入力端およびＲ入力端のそれぞれから入力さ
れた信号の伝送誤りを検出する第１および第２の誤り検
出器（図１の１２、１３）と、第１および第２の誤り検
出器の検出結果を論理演算する論理回路（図１の１４）
と、論理回路の指示を受け第１および第２の誤り検出器
よりそのまま出力された信号のうちどちらか一方の信号
を分岐出力端に送出する切替器（図１の１５）と、を備
える。
う）は、前述したように、分岐入力端より入力されＬリ
ングの出力端（以下「Ｌ出力端」という）およびＲリン
グの出力端（以下「Ｒ出力端」という）のそれぞれ向け
に分配された信号をあらかじめ設定された遅延時間
ｔ1、ｔ2だけ遅延させる第１および第２の遅延器（図１
の６、７）と、Ｌ入力端およびＲ入力端のそれぞれから
入力された信号をあらかじめ設定された遅延時間ｔ3、
ｔ4だけ信号を遅延させる第３および第４の遅延器（図
１の１０、１１）と、分岐入力端より入力されＬ出力端
およびＲ出力端のそれぞれ向けに分配された信号に分岐
に関するビット列にのみ有効な誤り検査ビットを付加す
る第１および第２の誤り検査ビット付加器（図１の４、
５）と、Ｌ入力端およびＲ入力端のそれぞれから入力さ
れた信号の伝送誤りを検出する第１および第２の誤り検
出器（図１の１２、１３）と、第１および第２の誤り検
出器の検出結果を論理演算する論理回路（図１の１４）
と、論理回路の指示を受け第１および第２の誤り検出器
よりそのまま出力された信号のうちどちらか一方の信号
を分岐出力端に送出する切替器（図１の１５）と、を備
える。
【００１１】そして、本装置と同一のＬリングおよびＲ
リングに接続される通信対手となる装置（以下「相手装
置」という）を想定し、この相手装置から発信された信
号の右廻りと左廻りの伝送遅延時間が本装置の切替器
（図１の１５）点で等しくなるように第３の遅延器（図
１の１０）と第４の遅延器（図１の１１）の遅延時間ｔ
3、ｔ4を設定する。また、本装置から発信された信号の
右廻りと左廻りの伝送遅延時間が相手装置の切替器点で
等しくなるように第１の遅延器（図１の６）と第２の遅
延器（図１の７）の遅延時間ｔ1、ｔ2を設定する。
リングに接続される通信対手となる装置（以下「相手装
置」という）を想定し、この相手装置から発信された信
号の右廻りと左廻りの伝送遅延時間が本装置の切替器
（図１の１５）点で等しくなるように第３の遅延器（図
１の１０）と第４の遅延器（図１の１１）の遅延時間ｔ
3、ｔ4を設定する。また、本装置から発信された信号の
右廻りと左廻りの伝送遅延時間が相手装置の切替器点で
等しくなるように第１の遅延器（図１の６）と第２の遅
延器（図１の７）の遅延時間ｔ1、ｔ2を設定する。
【００１２】このように設定すると、本装置の切替器
（図１の１５）点では右廻りの信号と左廻りの信号とが
同一タイムスロットで入力され、また相手装置の切替器
点においても同様に右廻りの信号と左廻りの信号とが同
一タイムスロットで入力されることになる。
（図１の１５）点では右廻りの信号と左廻りの信号とが
同一タイムスロットで入力され、また相手装置の切替器
点においても同様に右廻りの信号と左廻りの信号とが同
一タイムスロットで入力されることになる。
【００１３】このため、このような状態で切替器を切り
替えた場合には無瞬断で切替を行うことが可能となる。
仮に本装置のすぐ左側で伝送路が断となった場合には、
第１の誤り検出器（図１の１２）の検出時間だけ遅れて
右廻りの信号に切り替わるため、瞬断時間はこの検出時
間のみとなる。また、伝送路が無線回線のようにフェー
ジング等で徐々に回線品質が悪化していく場合には、決
定的に悪化する前に回線品質の劣化を検出して切り替え
ることが可能となる。
替えた場合には無瞬断で切替を行うことが可能となる。
仮に本装置のすぐ左側で伝送路が断となった場合には、
第１の誤り検出器（図１の１２）の検出時間だけ遅れて
右廻りの信号に切り替わるため、瞬断時間はこの検出時
間のみとなる。また、伝送路が無線回線のようにフェー
ジング等で徐々に回線品質が悪化していく場合には、決
定的に悪化する前に回線品質の劣化を検出して切り替え
ることが可能となる。
【００１４】以上により、本発明の通信装置および通信
方法によれば、瞬断時間の長さを短く、あるいは無瞬断
として信頼性の高い伝送路を実現することできる。
方法によれば、瞬断時間の長さを短く、あるいは無瞬断
として信頼性の高い伝送路を実現することできる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は、本発明の実施の形態に係る通信装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【００１７】図１を参照すると、本発明の実施の形態に
係る通信装置において、Ｌ入力端より入力されたデジタ
ル信号は、第１の分配器１で２つに分けられ、１つは分
岐方向へ、もう１つはＬ出力端方向へ向かう。Ｌ出力端
方向へ向かう信号は、あらかじめ設定されたビットのみ
が第１の合成器８によって分岐入力端より入力された信
号に置き換えられてＬ出力端に導かれる。
係る通信装置において、Ｌ入力端より入力されたデジタ
ル信号は、第１の分配器１で２つに分けられ、１つは分
岐方向へ、もう１つはＬ出力端方向へ向かう。Ｌ出力端
方向へ向かう信号は、あらかじめ設定されたビットのみ
が第１の合成器８によって分岐入力端より入力された信
号に置き換えられてＬ出力端に導かれる。
【００１８】同様にして、Ｒ入力端より入力されたデジ
タル信号は、第２の分配器２で２つに分けられ、１つは
分岐方向へ、もう１つはＲ出力端方向へ向かう。Ｒ出力
端方向へ向かう信号は、あらかじめ設定されたビットの
みが第２の合成器９によって分岐入力端より入力された
信号に置き換えられてＲ出力端に導かれる。
タル信号は、第２の分配器２で２つに分けられ、１つは
分岐方向へ、もう１つはＲ出力端方向へ向かう。Ｒ出力
端方向へ向かう信号は、あらかじめ設定されたビットの
みが第２の合成器９によって分岐入力端より入力された
信号に置き換えられてＲ出力端に導かれる。
【００１９】分岐入力端より入力された信号は、第３の
分配器３によりＬリング向けとＲリング向けとに２分配
され、それぞれ第１または第２の誤り検査ビット付加器
４、５により分岐に関するビットのみに誤り検査ビット
が付加され、それぞれ第１または第２の遅延器６、７を
通った後、前述のようにそれぞれ第１または第２の合成
器８、９に入力され、ここで分岐に関するビットのみが
原信号と置き換えられる。
分配器３によりＬリング向けとＲリング向けとに２分配
され、それぞれ第１または第２の誤り検査ビット付加器
４、５により分岐に関するビットのみに誤り検査ビット
が付加され、それぞれ第１または第２の遅延器６、７を
通った後、前述のようにそれぞれ第１または第２の合成
器８、９に入力され、ここで分岐に関するビットのみが
原信号と置き換えられる。
【００２０】また、第１および第２の分配器１、２の分
岐出力向けの出力信号はそれぞれ、第３または第４の遅
延器１０、１１を通った後、第１または第２の誤り検出
器１２、１３を通って切替器１５に入力される。第１ま
たは第２の誤り検出器１２、１３はそれぞれ、それ以前
に付加された分岐に関する誤り検査ビットと、分岐に関
する他のビットとを演算して伝送誤りが発生したか否か
を検出し、その結果を論理回路１４に通知する。論理回
路１４は、これらの結果からどちらの信号を選択したら
よいかを判定し、切替器１５により選択された信号が分
岐出力端に出力される。
岐出力向けの出力信号はそれぞれ、第３または第４の遅
延器１０、１１を通った後、第１または第２の誤り検出
器１２、１３を通って切替器１５に入力される。第１ま
たは第２の誤り検出器１２、１３はそれぞれ、それ以前
に付加された分岐に関する誤り検査ビットと、分岐に関
する他のビットとを演算して伝送誤りが発生したか否か
を検出し、その結果を論理回路１４に通知する。論理回
路１４は、これらの結果からどちらの信号を選択したら
よいかを判定し、切替器１５により選択された信号が分
岐出力端に出力される。
【００２１】次に、本発明の実施の形態の動作について
説明する。
説明する。
【００２２】図２は、本発明の実施の形態に係る２重の
リング状伝送路の回線構成を示す接続図である。
リング状伝送路の回線構成を示す接続図である。
【００２３】図２を参照すると、本発明の実施の形態に
係る通信装置は、Ｌリング（左廻り）とＲリング（右廻
り）の２重のリング状デジタル伝送路に接続され、この
伝送路から分岐を行うものとし、通信装置のそれぞれの
入出力（Ｌ入力、Ｌ出力、Ｒ入力、Ｒ出力、分岐入力、
分岐出力）の伝送容量をＳtビット／毎秒とし、このビ
ット列をｎビットフレーム構成としてＳ0ビットからＳn
ビットまで番号をつける。
係る通信装置は、Ｌリング（左廻り）とＲリング（右廻
り）の２重のリング状デジタル伝送路に接続され、この
伝送路から分岐を行うものとし、通信装置のそれぞれの
入出力（Ｌ入力、Ｌ出力、Ｒ入力、Ｒ出力、分岐入力、
分岐出力）の伝送容量をＳtビット／毎秒とし、このビ
ット列をｎビットフレーム構成としてＳ0ビットからＳn
ビットまで番号をつける。
【００２４】いま、Ａ局を親局としてＢ局、Ｃ局および
Ｄ局をループ状に接続し、Ａ局とＢ局の通信には全部で
ｎ個あるビットのうちＳ0ビットからＳBビットまでを使
用し、Ａ局とＣ局の通信にはＳB+1ビットからＳCビット
までを使用するというように、それぞれのビットをプリ
アサインする。
Ｄ局をループ状に接続し、Ａ局とＢ局の通信には全部で
ｎ個あるビットのうちＳ0ビットからＳBビットまでを使
用し、Ａ局とＣ局の通信にはＳB+1ビットからＳCビット
までを使用するというように、それぞれのビットをプリ
アサインする。
【００２５】ここで、例えばＡ局とＢ局の通信を考え、
この部分の詳細な構成を図３および図４に示す。なお、
図３と図４は作図上の都合から同一の図面を分図とした
ものであり、、、およびで互いに接続されてい
る。
この部分の詳細な構成を図３および図４に示す。なお、
図３と図４は作図上の都合から同一の図面を分図とした
ものであり、、、およびで互いに接続されてい
る。
【００２６】Ａ局が送信側、Ｂ局が受信側とすると、ま
ずＡ分岐入力端からＬリングを通ってＢ局に至るパス
は、（Ａ分岐入力端）−（第３の分配器Ａ３）−（第１
の遅延器Ａ６）−（第１の合成器Ａ８）−（ＰA-B）−
（第１の分配器Ｂ１）−（第３の遅延器Ｂ１０）−（切
替器Ｂ１５）−（Ｂ分岐出力端）となる。また同様に、
Ａ分岐入力端からＲリングを通ってＢ局に至るパスは、
（Ａ分岐入力端）−（第３の分配器Ａ３）−（第２の遅
延器Ａ７）−（第２の合成器Ａ９）−（ＰA-D）−（Ｄ
局）−（ＰD-C）−（Ｃ局）−（ＰC-B）−（第２の分配
器Ｂ２）−（第４の遅延器Ｂ１１）−（切替器Ｂ１５）
−（Ｂ分岐出力端）となる。
ずＡ分岐入力端からＬリングを通ってＢ局に至るパス
は、（Ａ分岐入力端）−（第３の分配器Ａ３）−（第１
の遅延器Ａ６）−（第１の合成器Ａ８）−（ＰA-B）−
（第１の分配器Ｂ１）−（第３の遅延器Ｂ１０）−（切
替器Ｂ１５）−（Ｂ分岐出力端）となる。また同様に、
Ａ分岐入力端からＲリングを通ってＢ局に至るパスは、
（Ａ分岐入力端）−（第３の分配器Ａ３）−（第２の遅
延器Ａ７）−（第２の合成器Ａ９）−（ＰA-D）−（Ｄ
局）−（ＰD-C）−（Ｃ局）−（ＰC-B）−（第２の分配
器Ｂ２）−（第４の遅延器Ｂ１１）−（切替器Ｂ１５）
−（Ｂ分岐出力端）となる。
【００２７】ここで、Ｌリングを通るパスとＲリングを
通るパスの伝送遅延時間が等しくなるようにＡ局の第１
の遅延器Ａ６、第２の遅延器Ａ７、Ｂ局の第３の遅延器
Ｂ１０および第４の遅延器Ｂ１１のそれぞれの遅延器の
遅延時間を設定しておくと、Ａ局とＢ局の間の通信に使
用するＳ0〜ＳBビットに対してＡ局から発信した信号が
２つのパスを通って同じタイミングでＢ局の切替器Ｂ１
５に到達する。ここで、切替器Ｂ１５は、無定位形であ
っても定位形であってもよいが、Ｌリングを通るパスを
選択しているものと仮定すると、これをメンテナンス等
の場合にＲリング側に切り替える場合には無瞬断でこれ
を行うことができる。
通るパスの伝送遅延時間が等しくなるようにＡ局の第１
の遅延器Ａ６、第２の遅延器Ａ７、Ｂ局の第３の遅延器
Ｂ１０および第４の遅延器Ｂ１１のそれぞれの遅延器の
遅延時間を設定しておくと、Ａ局とＢ局の間の通信に使
用するＳ0〜ＳBビットに対してＡ局から発信した信号が
２つのパスを通って同じタイミングでＢ局の切替器Ｂ１
５に到達する。ここで、切替器Ｂ１５は、無定位形であ
っても定位形であってもよいが、Ｌリングを通るパスを
選択しているものと仮定すると、これをメンテナンス等
の場合にＲリング側に切り替える場合には無瞬断でこれ
を行うことができる。
【００２８】Ａ局では分岐に関する信号はＢ局との通信
のビット列Ｓ0〜ＳBのほかにＣ局との通信のビット列Ｓ
B+1〜ＳC等を扱っているので、Ａ局の第１および第２の
誤り検査ビット付加器Ａ４、Ａ５はこれらのビット列の
それぞれに独立に誤り検査ビットを付加する。
のビット列Ｓ0〜ＳBのほかにＣ局との通信のビット列Ｓ
B+1〜ＳC等を扱っているので、Ａ局の第１および第２の
誤り検査ビット付加器Ａ４、Ａ５はこれらのビット列の
それぞれに独立に誤り検査ビットを付加する。
【００２９】Ｂ局の第１および第２の誤り検出器Ｂ１
２、Ｂ１３では分岐に関する信号はＳ0〜ＳBのビット列
のみであるので、これに対して誤り検出を行う。ここ
で、仮にパスＰA-B、ＰB-Aにおいて障害が発生したとす
ると、第１の誤り検出器Ｂ１２は誤りを検出し、第２の
誤り検出器Ｂ１３は誤りを検出しないので、これらの検
出時間だけ遅れて論理回路Ｂ１４により指示され、切替
器Ｂ１５は反対側からきた正常な信号に切り替えられて
Ｂ分岐出力端に出力することが可能となる。
２、Ｂ１３では分岐に関する信号はＳ0〜ＳBのビット列
のみであるので、これに対して誤り検出を行う。ここ
で、仮にパスＰA-B、ＰB-Aにおいて障害が発生したとす
ると、第１の誤り検出器Ｂ１２は誤りを検出し、第２の
誤り検出器Ｂ１３は誤りを検出しないので、これらの検
出時間だけ遅れて論理回路Ｂ１４により指示され、切替
器Ｂ１５は反対側からきた正常な信号に切り替えられて
Ｂ分岐出力端に出力することが可能となる。
【００３０】同様にして、Ａ局ではＢ局、Ｃ局およびＤ
局からの信号の誤り検出を行い、論理回路Ａ１４によっ
てそのＯＲ論理をとることにより正常な信号に切り替え
てＡ分岐出力端から出力することが可能となる。
局からの信号の誤り検出を行い、論理回路Ａ１４によっ
てそのＯＲ論理をとることにより正常な信号に切り替え
てＡ分岐出力端から出力することが可能となる。
【００３１】なお、前述した本発明の実施の形態におい
ては、２重のリング状デジタル伝送路のＬリング、Ｒリ
ングの伝送容量を時分割し、時分割された伝送単位をチ
ャネルＣＨ１、ＣＨ２、…とすることができる。
ては、２重のリング状デジタル伝送路のＬリング、Ｒリ
ングの伝送容量を時分割し、時分割された伝送単位をチ
ャネルＣＨ１、ＣＨ２、…とすることができる。
【００３２】図５は、Ｌリング、Ｒリングを２チャネル
（ＣＨ１、ＣＨ２）とする場合の本発明の一実施例に係
る通信装置の構成を示すブロック図である。
（ＣＨ１、ＣＨ２）とする場合の本発明の一実施例に係
る通信装置の構成を示すブロック図である。
【００３３】図５を参照すると、本発明の一実施例に係
る通信装置において、ＣＨ１およびＣＨ２の分岐入出力
端はそれぞれ独立である。なお、各チャネルごとの構成
および動作は前述した１チャネルの場合と同様であり、
これが２系列並列となってＬリング、Ｒリングに対して
分岐および挿入が行われる。
る通信装置において、ＣＨ１およびＣＨ２の分岐入出力
端はそれぞれ独立である。なお、各チャネルごとの構成
および動作は前述した１チャネルの場合と同様であり、
これが２系列並列となってＬリング、Ｒリングに対して
分岐および挿入が行われる。
【００３４】以上、本発明の実施の形態の１つを説明し
てきたが、本発明はこのような実施の形態に限定される
ことなく、本発明の原理に準ずる各種の実施の形態を含
む。
てきたが、本発明はこのような実施の形態に限定される
ことなく、本発明の原理に準ずる各種の実施の形態を含
む。
【００３５】図６は、本発明の別の実施の形態に係る２
重のリング状伝送路の回線構成を示す接続図である。
重のリング状伝送路の回線構成を示す接続図である。
【００３６】図６を参照すると、交換器等から各局に各
チャネルの信号（ＣＨ１、ＣＨ２、…）を配信する際
に、リング構成が可能な局をまとめ、それらを鎖状に接
続していくことにより、安価に冗長構成を持った伝送路
を構築することができる。なお、図６において太線で示
した部分はリングが構成できないため、ここはセット予
備とすることで冗長構成となる。
チャネルの信号（ＣＨ１、ＣＨ２、…）を配信する際
に、リング構成が可能な局をまとめ、それらを鎖状に接
続していくことにより、安価に冗長構成を持った伝送路
を構築することができる。なお、図６において太線で示
した部分はリングが構成できないため、ここはセット予
備とすることで冗長構成となる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
通信チャネルごとに２つの通信パスの伝送遅延時間差を
等しく設定することで同一タイムスロットでの通信パス
の切り替えを可能としたため、メンテナンス時には無瞬
断で、またリングがどこかで断となった場合にはその検
出時間だけの短い瞬断時間で切り替えることが可能とな
り、信頼性の高い伝送路を実現することができる。
通信チャネルごとに２つの通信パスの伝送遅延時間差を
等しく設定することで同一タイムスロットでの通信パス
の切り替えを可能としたため、メンテナンス時には無瞬
断で、またリングがどこかで断となった場合にはその検
出時間だけの短い瞬断時間で切り替えることが可能とな
り、信頼性の高い伝送路を実現することができる。
【図１】本発明の実施の形態に係る通信装置の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の実施の形態に係る２重のリング状伝送
路の回線構成を示す接続図である。
路の回線構成を示す接続図である。
【図３】本発明の実施の形態の動作を説明するための詳
細ブロック図である（図４と互いに分図の関係）。
細ブロック図である（図４と互いに分図の関係）。
【図４】本発明の実施の形態の動作を説明するための詳
細ブロック図である（図３と互いに分図の関係）。
細ブロック図である（図３と互いに分図の関係）。
【図５】本発明の一実施例に係る通信装置の構成を示す
ブロック図である。
ブロック図である。
【図６】本発明の別の実施の形態に係る２重のリング状
伝送路の回線構成を示す接続図である。
伝送路の回線構成を示す接続図である。
【図７】従来のリング状伝送路の回線構成を示す接続図
である。図７（Ａ）は正常状態での接続状況を示し、図
７（Ｂ）は異常状態での接続状況を示す。
である。図７（Ａ）は正常状態での接続状況を示し、図
７（Ｂ）は異常状態での接続状況を示す。
１、Ａ１、Ｂ１ 第１の分配器 ２、Ａ２、Ｂ２ 第２の分配器 ３、Ａ３、Ｂ３ 第３の分配器 ４、Ａ４、Ｂ４ 第１の誤り検査ビット付加器 ５、Ａ５、Ｂ５ 第２の誤り検査ビット付加器 ６、Ａ６、Ｂ６ 第１の遅延器 ７、Ａ７、Ｂ７ 第２の遅延器 ８、Ａ８、Ｂ８ 第１の合成器 ９、Ａ９、Ｂ９ 第２の合成器 １０、Ａ１０、Ｂ１０ 第３の遅延器 １１、Ａ１１、Ｂ１１ 第４の遅延器 １２、Ａ１２、Ｂ１２ 第１の誤り検出器 １３、Ａ１３、Ｂ１３ 第２の誤り検出器 １４、Ａ１４、Ｂ１４ 論理回路 １５、Ａ１５、Ｂ１５ 切替器
Claims (3)
- 【請求項１】Ｌリング（左廻り）とＲリング（右廻り）
の２重のリング状デジタル伝送路に接続され、この伝送
路から分岐を行う通信装置であって、 前記Ｌリングの入力端より入力されるデジタル信号を２
方向に分配する第１の分配器と、 前記Ｒリングの入力端より入力されるデジタル信号を２
方向に分配する第２の分配器と、 分岐入力端より入力される信号を２つに分配する第３の
分配器と、 前記第３の分配器の分配出力の信号に分岐に関するビッ
ト列にのみ有効な誤り検査ビットを付加する第１および
第２の誤り検査ビット付加器と、 前記第１および第２の誤り検査ビット付加器の出力をそ
れぞれあらかじめ設定された遅延時間ｔ1、ｔ2だけ遅延
させる第１および第２の遅延器と、 前記第１の遅延器の出力を前記第１の分配器の一方の出
力のあらかじめ設定されたビットに挿入し前記Ｌリング
の出力端に出力する第１の合成器と、 前記第２の遅延器の出力を前記第２の分配器の一方の出
力のあらかじめ設定されたビットに挿入し前記Ｒリング
の出力端に出力する第２の合成器と、 前記第１の分配器のもう一方の出力に接続されたあらか
じめ設定可能な遅延時間ｔ3を有する第３の遅延器と、 前記第２の分配器のもう一方の出力に接続されたあらか
じめ設定可能な遅延時間ｔ4を有する第４の遅延器と、 前記第３の遅延器の出力信号を入力としその信号をその
まま出力すると同時に信号内のあらかじめ設定された誤
り検査ビットを検査しその他の信号ビットと演算を施す
ことにより伝送誤りを検出する第１の誤り検出器と、 前記第４の遅延器の出力信号を入力としその信号をその
まま出力すると同時に信号内のあらかじめ設定された誤
り検査ビットを検査しその他の信号ビットと演算を施す
ことにより伝送誤りを検出する第２の誤り検出器と、 前記第１および第２の誤り検出器の検出結果を論理演算
し誤りのない方の信号を指示する論理回路と、 前記論理回路の指示を受け前記第１および第２の誤り検
出器よりそのまま出力された信号のうちどちらか一方の
信号を分岐出力端に送出する切替器と、 を含むことを特徴とする通信装置。 - 【請求項２】前記２重のリング状デジタル伝送路のＬリ
ングとＲリングの伝送容量を時分割して複数のチャネル
を設け、 この各チャネルごとに、前記第３の分配器、前記第１お
よび第２の誤り検査ビット付加器、前記第１および第２
の遅延器、前記第３および第４の遅延器、前記第１およ
び第２の誤り検出器、前記論理回路、および前記切替器
を前記チャネル数分だけ並列に備え、前記Ｌリングおよ
び前記Ｒリングから独立して分岐を行うことを特徴とす
る請求項１記載の通信装置。 - 【請求項３】Ｌリング（左廻り）とＲリング（右廻り）
の２重のリング状伝送路において、 時分割したビットを定め、このビット列に着目して所定
の通信装置間における左廻りと右廻りの２つの通信パス
の遅延時間差がなくなるように設定しておき、送信側の
通信装置で所定のビット列に誤り検査ビットを付加し、
受信側の通信装置で前記所定のビット列の誤り検出を行
って誤りのない方の通信パスを選択することを特徴とす
る通信方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18146696A JPH1013447A (ja) | 1996-06-21 | 1996-06-21 | 通信装置および通信方法 |
| EP97110135A EP0814579A3 (en) | 1996-06-21 | 1997-06-20 | Double ring-type local area network system capable of switching transmission paths without interruption |
| US08/880,884 US5920543A (en) | 1996-06-21 | 1997-06-23 | Double ring-type local area network system capable of switching transmission paths without interruption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18146696A JPH1013447A (ja) | 1996-06-21 | 1996-06-21 | 通信装置および通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013447A true JPH1013447A (ja) | 1998-01-16 |
Family
ID=16101253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18146696A Pending JPH1013447A (ja) | 1996-06-21 | 1996-06-21 | 通信装置および通信方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5920543A (ja) |
| EP (1) | EP0814579A3 (ja) |
| JP (1) | JPH1013447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101397299B1 (ko) * | 2012-11-12 | 2014-05-23 | 한양대학교 산학협력단 | Ｈｓｒ 프로토콜이 적용된 링 네트워크에서 프레임 송수신 제어 방법 및 장치 |
| JPWO2021166267A1 (ja) * | 2020-02-21 | 2021-08-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010026433A1 (de) * | 2010-07-08 | 2012-01-12 | Siemens Aktiengesellschaft | Steuernetzwerk für ein Schienenfahrzeug |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264942A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | 二重化リング形伝送システム |
| JPS63228849A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 分散型伝送装置 |
| JP2784080B2 (ja) * | 1990-05-09 | 1998-08-06 | 富士通株式会社 | リングネットワーク及びその障害復旧方法並びにリングネットワークに用いられるノード |
| US5051979A (en) * | 1990-06-28 | 1991-09-24 | At&T Bell Laboratories | Method and apparatus for errorless switching |
| JP2578704B2 (ja) * | 1991-03-26 | 1997-02-05 | 日本電信電話株式会社 | リング伝送網のループバック方法およびリング伝送装置 |
| JP3354622B2 (ja) * | 1993-03-29 | 2002-12-09 | 富士通株式会社 | 双方向伝送路切替リングネットワーク |
| US5745476A (en) * | 1996-07-16 | 1998-04-28 | At&T Corp. | Errorless switching techniques in ring network |
-
1996
- 1996-06-21 JP JP18146696A patent/JPH1013447A/ja active Pending
-
1997
- 1997-06-20 EP EP97110135A patent/EP0814579A3/en not_active Withdrawn
- 1997-06-23 US US08/880,884 patent/US5920543A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101397299B1 (ko) * | 2012-11-12 | 2014-05-23 | 한양대학교 산학협력단 | Ｈｓｒ 프로토콜이 적용된 링 네트워크에서 프레임 송수신 제어 방법 및 장치 |
| JPWO2021166267A1 (ja) * | 2020-02-21 | 2021-08-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0814579A3 (en) | 2000-11-08 |
| US5920543A (en) | 1999-07-06 |
| EP0814579A2 (en) | 1997-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990608 |