JPH11275039A - タイムスロット・アサインメント回路 - Google Patents
タイムスロット・アサインメント回路Info
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- JPH11275039A JPH11275039A JP10071843A JP7184398A JPH11275039A JP H11275039 A JPH11275039 A JP H11275039A JP 10071843 A JP10071843 A JP 10071843A JP 7184398 A JP7184398 A JP 7184398A JP H11275039 A JPH11275039 A JP H11275039A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
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- Engineering & Computer Science (AREA)
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Small-Scale Networks (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】 タイムスロット・アサインメント回路に関
し、大容量の伝送データに対して高効率で高い回線設定
自由度の回線設定が行え、しかも小さい回路規模で低消
費電力の回路を提出する。 【解決手段】 伝送データをシーケンシャルに書き込む
伝送データメモリ２５を備え、該伝送データに対して時
間的なスイッチングを行う時間スイッチ２１と、その出
力に対して空間的なスイッチングを行う空間スイッチ２
２と、上記両スイッチ２１，２２を制御する回線設定用
アドレスを出力するアドレスコントロールメモリ２３
と、外部からの回線設定情報を、回線設定用アドレスと
上記メモリ２３のアクセス用アドレスとに変換する回線
設定情報変換部２４とから構成する。
し、大容量の伝送データに対して高効率で高い回線設定
自由度の回線設定が行え、しかも小さい回路規模で低消
費電力の回路を提出する。 【解決手段】 伝送データをシーケンシャルに書き込む
伝送データメモリ２５を備え、該伝送データに対して時
間的なスイッチングを行う時間スイッチ２１と、その出
力に対して空間的なスイッチングを行う空間スイッチ２
２と、上記両スイッチ２１，２２を制御する回線設定用
アドレスを出力するアドレスコントロールメモリ２３
と、外部からの回線設定情報を、回線設定用アドレスと
上記メモリ２３のアクセス用アドレスとに変換する回線
設定情報変換部２４とから構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル同期網
における多重変換装置、特に該多重変換装置内において
回線設定を行うためのタイムスロット・アサインメント
回路（以下、ＴＳＡ（Time Slot Assignment）回路とも
称す）に関する。ディジタル同期網においては、ディジ
タル多重レベル（例えば、ＳＴＳ−１２，ＳＴＳ−４８
等）上でのタイム・スロットのアサインメント（割付
け）によって、時間的に回線設定（タイム・スロット列
内でのチャネル位置の入れ替え）を行うことが可能とな
り、この結果多重変換装置が実現可能となった。本発明
は上記のＴＳＡ回路特に、伝送速度の高速化および大容
量化に容易に対応できると共に、高効率で、かつ、回線
設定の組み合わせの自由度が高い、ＴＳＡ回路について
述べる。
における多重変換装置、特に該多重変換装置内において
回線設定を行うためのタイムスロット・アサインメント
回路（以下、ＴＳＡ（Time Slot Assignment）回路とも
称す）に関する。ディジタル同期網においては、ディジ
タル多重レベル（例えば、ＳＴＳ−１２，ＳＴＳ−４８
等）上でのタイム・スロットのアサインメント（割付
け）によって、時間的に回線設定（タイム・スロット列
内でのチャネル位置の入れ替え）を行うことが可能とな
り、この結果多重変換装置が実現可能となった。本発明
は上記のＴＳＡ回路特に、伝送速度の高速化および大容
量化に容易に対応できると共に、高効率で、かつ、回線
設定の組み合わせの自由度が高い、ＴＳＡ回路について
述べる。
【０００２】
【従来の技術】図９０は本発明が適用される一例として
のリングネットワークを示す図である。本図において、
ｒｎは高速リングネットワークであり、このリングに沿
って複数のノードが挿入され、全体としてAdd Drop Mul
tiplexer（ＡＤＭ）リングを構成する。図では簡素化の
ためこのような高速リングネットワークｒｎを２つだけ
示している。ここに高速リングネットワークｒｎは、例
えば２．４Gb／ｓのデータ伝送速度である。
のリングネットワークを示す図である。本図において、
ｒｎは高速リングネットワークであり、このリングに沿
って複数のノードが挿入され、全体としてAdd Drop Mul
tiplexer（ＡＤＭ）リングを構成する。図では簡素化の
ためこのような高速リングネットワークｒｎを２つだけ
示している。ここに高速リングネットワークｒｎは、例
えば２．４Gb／ｓのデータ伝送速度である。
【０００３】最近マルチメディア化が急速に進展してお
り、これに伴い、上記高速リングネットワークｒｎを複
数集めてさらにリングネットワークの大形化を図ること
が要求されている。このために導入されたのが超高速リ
ングネットワークＲＮであり、インタフェースＩＮＦを
介して上記の高速リングネットワークｒｎと接続する。
り、これに伴い、上記高速リングネットワークｒｎを複
数集めてさらにリングネットワークの大形化を図ること
が要求されている。このために導入されたのが超高速リ
ングネットワークＲＮであり、インタフェースＩＮＦを
介して上記の高速リングネットワークｒｎと接続する。
【０００４】超高速リングネットワークＲＮは、リング
伝送路ＲＬによって構成される。このリング伝送路ＲＬ
は、上り光ファイバ対ｒｕと下り光ファイバ対ｒｄとか
らなり、複数のノードＮＤがその光ファイバ対に挿入さ
れて、全体としてAdd Drop Multiplexer（ＡＤＭ）リン
グを構成する。この超高速リングネットワークＲＮのデ
ータ伝送速度は、例えば１０Gb／ｓである。本発明は上
記の超高速リングネットワークＲＮの中で特に、各ノー
ドＮＤに適用することができる。
伝送路ＲＬによって構成される。このリング伝送路ＲＬ
は、上り光ファイバ対ｒｕと下り光ファイバ対ｒｄとか
らなり、複数のノードＮＤがその光ファイバ対に挿入さ
れて、全体としてAdd Drop Multiplexer（ＡＤＭ）リン
グを構成する。この超高速リングネットワークＲＮのデ
ータ伝送速度は、例えば１０Gb／ｓである。本発明は上
記の超高速リングネットワークＲＮの中で特に、各ノー
ドＮＤに適用することができる。
【０００５】図９１は図９０に示した各ノードの主要部
を表すブロック図である。この主要部は、多重変換装置
１である。多重変換装置１は、前述の上り光ファイバ対
ｒｕに接続するものと、前述の下り光ファイバ対ｒｄに
接続するものとがあるが、どちらも同じ構成であるの
で、図では前者の例（ｒｕ）を示す。なお、光ファイバ
対ｒｕの一方は現用側（Ｗｏｒｋｉｎｇ）であり、他方
は予備側（Ｐｒｏｔｅｃｔｉｏｎ）である。
を表すブロック図である。この主要部は、多重変換装置
１である。多重変換装置１は、前述の上り光ファイバ対
ｒｕに接続するものと、前述の下り光ファイバ対ｒｄに
接続するものとがあるが、どちらも同じ構成であるの
で、図では前者の例（ｒｕ）を示す。なお、光ファイバ
対ｒｕの一方は現用側（Ｗｏｒｋｉｎｇ）であり、他方
は予備側（Ｐｒｏｔｅｃｔｉｏｎ）である。
【０００６】図９１の左端から入力された、例えば１０
Gb／ｓの光データ信号Ｄｏｐｔは、レシーバ部（ＲＣ）
２において光／電気変換（Ｏ／Ｅ）されて、電気信号、
例えばＳＴＳ−１９２（Synchronous Transport Signal
-192）の信号となる。このＳＴＳ−１９２は、ＳＴＳ−
１（５１．８４Mb／ｓ）を１９２チャネル分多重化した
信号である。ここで、このＳＴＳ−１９２の信号は、Ｓ
ＴＳ−１２（６２２Mb／ｓ）の信号にフォーマット変換
される。ただし、１６方路からの各ＳＴＳ−１２の信号
が、１６グループ集まって、ＳＴＳ−１９２の信号を構
成する。
Gb／ｓの光データ信号Ｄｏｐｔは、レシーバ部（ＲＣ）
２において光／電気変換（Ｏ／Ｅ）されて、電気信号、
例えばＳＴＳ−１９２（Synchronous Transport Signal
-192）の信号となる。このＳＴＳ−１９２は、ＳＴＳ−
１（５１．８４Mb／ｓ）を１９２チャネル分多重化した
信号である。ここで、このＳＴＳ−１９２の信号は、Ｓ
ＴＳ−１２（６２２Mb／ｓ）の信号にフォーマット変換
される。ただし、１６方路からの各ＳＴＳ−１２の信号
が、１６グループ集まって、ＳＴＳ−１９２の信号を構
成する。
【０００７】ＳＴＳ−１２が１６グループ集積した信号
は次段の分離部（ＤＭＳ）３にて上記の１６グループの
ＳＴＳ−１２の信号に分離され、オーバーヘッド（Ｏ
Ｈ）の抜き取り等を行った後さらに多重／分離部（ＭＵ
Ｘ．ＤＭＵＸ）４に印加される。ここで、ラインが現用
側（Ｗ）と予備側（Ｐ）とで交差しているのは、障害等
によって、現用と予備の切り換えを行うことがあるから
である。
は次段の分離部（ＤＭＳ）３にて上記の１６グループの
ＳＴＳ−１２の信号に分離され、オーバーヘッド（Ｏ
Ｈ）の抜き取り等を行った後さらに多重／分離部（ＭＵ
Ｘ．ＤＭＵＸ）４に印加される。ここで、ラインが現用
側（Ｗ）と予備側（Ｐ）とで交差しているのは、障害等
によって、現用と予備の切り換えを行うことがあるから
である。
【０００８】この多重／分離部（ＭＭ）４においては、
図９０に示したインタフェースＩＮＦ側へのデータ信号
のＤＲＯＰ（分岐）およびそのインタフェースＩＮＦ側
からのデータ信号のＡＤＤ（挿入）が行われる。送信側
の多重部（ＭＸＳ）５は、多重／分離部４でＡＤＤおよ
びＤＲＯＰされたデータ信号ならびに、ＡＤＤもＤＲＯ
Ｐもせずそのまま当該ノードをスルー（ＴＨＲＯＵＧ
Ｈ）するデータ信号を再び多重化し、さらに１６グルー
プのＳＴＳ−１２の信号をＳＴＳ−１９２の信号にフォ
ーマット変換して、トランスミッタ部（ＴＣ）６に入力
する。トランスミッタ部（ＴＣ）６は、そのＳＴＳ−１
９２の電気信号に対して、電気／光（Ｅ／Ｏ）変換を行
い、これを再び上り光ファイバ対ｒｕに送出する。
図９０に示したインタフェースＩＮＦ側へのデータ信号
のＤＲＯＰ（分岐）およびそのインタフェースＩＮＦ側
からのデータ信号のＡＤＤ（挿入）が行われる。送信側
の多重部（ＭＸＳ）５は、多重／分離部４でＡＤＤおよ
びＤＲＯＰされたデータ信号ならびに、ＡＤＤもＤＲＯ
Ｐもせずそのまま当該ノードをスルー（ＴＨＲＯＵＧ
Ｈ）するデータ信号を再び多重化し、さらに１６グルー
プのＳＴＳ−１２の信号をＳＴＳ−１９２の信号にフォ
ーマット変換して、トランスミッタ部（ＴＣ）６に入力
する。トランスミッタ部（ＴＣ）６は、そのＳＴＳ−１
９２の電気信号に対して、電気／光（Ｅ／Ｏ）変換を行
い、これを再び上り光ファイバ対ｒｕに送出する。
【０００９】上述した図９１のブロック構成において、
本発明の特徴を予め示しておくと、同図の下欄のブロッ
クＲおよびＴのごとく図解的に表すことができる。まず
ブロックＲの意味するところは、受信側（Ｄｒｏｐ側）
で例えば１０Gb／ｓのＳＴＳ−１９２という超多重レベ
ルにおいて、少なくともＴＳＡ（回線設定）を行い、好
ましくはこのＴＳＡと同時に、ＳＴＳ−１９２→ＳＴＳ
−１２というフォーマット変換を行う、ということであ
る。一方ブロックＴの意味するところは、送信側（Ａｄ
ｄ側）で例えば１０Gb／ｓのＳＴＳ−１９２という多重
レベルにおいて、少なくともＴＳＡ（回線設定）を行
い、好ましくはこのＴＳＡと同時に、ＳＴＳ−１２→Ｓ
ＴＳ−１９２というフォーマット変換を行う、というこ
とである。
本発明の特徴を予め示しておくと、同図の下欄のブロッ
クＲおよびＴのごとく図解的に表すことができる。まず
ブロックＲの意味するところは、受信側（Ｄｒｏｐ側）
で例えば１０Gb／ｓのＳＴＳ−１９２という超多重レベ
ルにおいて、少なくともＴＳＡ（回線設定）を行い、好
ましくはこのＴＳＡと同時に、ＳＴＳ−１９２→ＳＴＳ
−１２というフォーマット変換を行う、ということであ
る。一方ブロックＴの意味するところは、送信側（Ａｄ
ｄ側）で例えば１０Gb／ｓのＳＴＳ−１９２という多重
レベルにおいて、少なくともＴＳＡ（回線設定）を行
い、好ましくはこのＴＳＡと同時に、ＳＴＳ−１２→Ｓ
ＴＳ−１９２というフォーマット変換を行う、というこ
とである。
【００１０】
【発明が解決しようとする課題】上記の動作（Ｒおよび
Ｔ）を、従来の技術に準拠して行おうとすると、回路規
模、消費電力、タイミングマージン、チップへの集積度
（ネット数）等の各点において問題がある。以下、その
従来の技術について説明する。図９２は従来のＴＳＡ回
路の概要を示す図、図９３は図９２に示す回路の中の１
つの段＜Ａ−ｎ＞を詳細に表す図である。これら図９２
および９３を参照して以下説明する。なお、ここに示す
従来のＴＳＡ回路は、図９０に示した、２．４Gb／ｓ
（すなわちＳＴＳ−４８）の高速リングネットワークｒ
ｎに挿入される各ノードの中に組み込まれたＴＳＡ回路
である。
Ｔ）を、従来の技術に準拠して行おうとすると、回路規
模、消費電力、タイミングマージン、チップへの集積度
（ネット数）等の各点において問題がある。以下、その
従来の技術について説明する。図９２は従来のＴＳＡ回
路の概要を示す図、図９３は図９２に示す回路の中の１
つの段＜Ａ−ｎ＞を詳細に表す図である。これら図９２
および９３を参照して以下説明する。なお、ここに示す
従来のＴＳＡ回路は、図９０に示した、２．４Gb／ｓ
（すなわちＳＴＳ−４８）の高速リングネットワークｒ
ｎに挿入される各ノードの中に組み込まれたＴＳＡ回路
である。
【００１１】従来のＴＳＡ（Time Slot Assignment）回
路は、各チャネル（ＣＨ）単位に、組み合わせ回路とレ
ジスタを２面有していて、それぞれのブロック（ＣＨ）
単位にＴＳＡ（回線設定）を行い、それらをシリアルに
接続することによって、全チャネル（ＣＨ）のＴＳＡを
実現しているものであった。しかも、伝送容量は例えば
ＳＴＳ−４８（２．４Gb／ｓ）レベルの、上記ＳＴＳ−
１９２（１０Gb／ｓ）に比べて比較的低速なデータ信号
であったため、ＴＳＡは図９２および９３に示すような
単純な回路（シフト・レジスタ７）をチャネル（ＣＨ）
単位に備えていて、その多段接続で構成することができ
た。
路は、各チャネル（ＣＨ）単位に、組み合わせ回路とレ
ジスタを２面有していて、それぞれのブロック（ＣＨ）
単位にＴＳＡ（回線設定）を行い、それらをシリアルに
接続することによって、全チャネル（ＣＨ）のＴＳＡを
実現しているものであった。しかも、伝送容量は例えば
ＳＴＳ−４８（２．４Gb／ｓ）レベルの、上記ＳＴＳ−
１９２（１０Gb／ｓ）に比べて比較的低速なデータ信号
であったため、ＴＳＡは図９２および９３に示すような
単純な回路（シフト・レジスタ７）をチャネル（ＣＨ）
単位に備えていて、その多段接続で構成することができ
た。
【００１２】図９３において、ＩはＣＨ単位ＴＳＡ制御
部であり、外部からの（ＴＳＡ）回線設定により主信号
（Main Data ）の縦方向の４：１の選択を行う回線選択
回路１１と、回線選択部１１からのデータあるいは、前
段のＣＨ単位ＴＳＡ制御Ｉからのデータを選択して保持
する面１データ選択部１２と、この面１データ選択部１
２と同様、回線選択回路１１からのデータあるいは、前
段のＣＨ単位ＴＳＡ制御Ｉからのデータを選択して保持
する面２データ選択部１３とから構成される。面１デー
タ選択部１２と面２データ選択部１３の両回路は相補的
な回路構成をとっており、面１データ選択部１２がデー
タを読み出しているとき面２データ選択部１３はデータ
を書き込んでいて、逆に面１データ選択部１２がデータ
を書き込んでいるとき面２データ選択部１３はデータを
読み出している。
部であり、外部からの（ＴＳＡ）回線設定により主信号
（Main Data ）の縦方向の４：１の選択を行う回線選択
回路１１と、回線選択部１１からのデータあるいは、前
段のＣＨ単位ＴＳＡ制御Ｉからのデータを選択して保持
する面１データ選択部１２と、この面１データ選択部１
２と同様、回線選択回路１１からのデータあるいは、前
段のＣＨ単位ＴＳＡ制御Ｉからのデータを選択して保持
する面２データ選択部１３とから構成される。面１デー
タ選択部１２と面２データ選択部１３の両回路は相補的
な回路構成をとっており、面１データ選択部１２がデー
タを読み出しているとき面２データ選択部１３はデータ
を書き込んでいて、逆に面１データ選択部１２がデータ
を書き込んでいるとき面２データ選択部１３はデータを
読み出している。
【００１３】IIはＡＣＭ（Address Control Memory）デ
ータデコード部であり、ＣＨ単位ＴＳＡ制御部用のタイ
ミングを生成するＰＧ（Pulse Generator ）回路１４
と、外部より入力されたＡＣＭコードをデコードするＡ
ＣＭデコード回路１５とから構成される。上記のＣＨ単
位ＴＳＡ制御部ＩおよびＡＣＭデータデコード部IIの対
Ａを１２段、図９２のＡ−１，Ａ−２…Ａ１２のごとく
シリアルに接続することで、ＳＴＳ−１２の回線設定
（ＴＳＡ）が可能となり、これを主信号（Main Data ）
４グループ分持つことで、全チャネル（ＣＨ）のＴＳＡ
が実現されている。なお、図９２中に示された、１ｉ，
１ｏ，２ｉ，２ｏ等は、図９３中、１−ｉｎ，１−ｏｕ
ｔ，２−ｉｎ，２−ｏｕｔとして示されている。
ータデコード部であり、ＣＨ単位ＴＳＡ制御部用のタイ
ミングを生成するＰＧ（Pulse Generator ）回路１４
と、外部より入力されたＡＣＭコードをデコードするＡ
ＣＭデコード回路１５とから構成される。上記のＣＨ単
位ＴＳＡ制御部ＩおよびＡＣＭデータデコード部IIの対
Ａを１２段、図９２のＡ−１，Ａ−２…Ａ１２のごとく
シリアルに接続することで、ＳＴＳ−１２の回線設定
（ＴＳＡ）が可能となり、これを主信号（Main Data ）
４グループ分持つことで、全チャネル（ＣＨ）のＴＳＡ
が実現されている。なお、図９２中に示された、１ｉ，
１ｏ，２ｉ，２ｏ等は、図９３中、１−ｉｎ，１−ｏｕ
ｔ，２−ｉｎ，２−ｏｕｔとして示されている。
【００１４】今後、伝送速度の高速化や大容量化が予想
される中で、高効率で回線設定の組み合わせの自由度が
高い伝送方式が求められている。しかしながらその大容
量化に伴い、回路規模は勿論のこと、チャネル数も増加
することにより、回線設定の組み合わせ数は増加する。
これを上述した従来の回路で実現しようとすると、ネッ
ト数は膨大になり、タイミングマージンが不足したり、
またチップ上のレイアウトが困難になる等、開発に支障
をきたす可能性がある。
される中で、高効率で回線設定の組み合わせの自由度が
高い伝送方式が求められている。しかしながらその大容
量化に伴い、回路規模は勿論のこと、チャネル数も増加
することにより、回線設定の組み合わせ数は増加する。
これを上述した従来の回路で実現しようとすると、ネッ
ト数は膨大になり、タイミングマージンが不足したり、
またチップ上のレイアウトが困難になる等、開発に支障
をきたす可能性がある。
【００１５】近年のＬＳＩの集積技術は目ざましく発展
したものの、まだまだ種々の制約があり、その制約が回
路設計においてＴＳＡ機能を実現する上で障害となって
いる。より具体的には、従来の、ＳＴＳ−４８（２．４
Gb／ｓ）レベルのＴＳＡ（回線設定）、すなわちＳＴＳ
−４８−ＴＳＡでは、２３０４通りの回線の組み合わせ
を実現すればよいに対して、本発明が企図するＳＴＳ−
１９２−ＴＳＡでは、３６８６４通りもの回線の組み合
わせを実現しなければならないことから、回路規模はＳ
ＴＳ−４８−ＴＳＡの場合の１６倍が必要となる。
したものの、まだまだ種々の制約があり、その制約が回
路設計においてＴＳＡ機能を実現する上で障害となって
いる。より具体的には、従来の、ＳＴＳ−４８（２．４
Gb／ｓ）レベルのＴＳＡ（回線設定）、すなわちＳＴＳ
−４８−ＴＳＡでは、２３０４通りの回線の組み合わせ
を実現すればよいに対して、本発明が企図するＳＴＳ−
１９２−ＴＳＡでは、３６８６４通りもの回線の組み合
わせを実現しなければならないことから、回路規模はＳ
ＴＳ−４８−ＴＳＡの場合の１６倍が必要となる。
【００１６】この回路規模の増大に加えて伝送速度（処
理する信号のビットレート）も高くなるから当然消費電
力も大きくなる。したがって、従来の、ロジックのみか
らなるＴＳＡ回路構成を、ＳＴＳ−１９２のＴＳＡにそ
のまま適用したのでは、回路規模、消費電力、タイミン
グマージンおよびチップへの集積度（ネット数）等の各
点において不利となる、という問題がある。
理する信号のビットレート）も高くなるから当然消費電
力も大きくなる。したがって、従来の、ロジックのみか
らなるＴＳＡ回路構成を、ＳＴＳ−１９２のＴＳＡにそ
のまま適用したのでは、回路規模、消費電力、タイミン
グマージンおよびチップへの集積度（ネット数）等の各
点において不利となる、という問題がある。
【００１７】したがって本発明の目的は、大容量のデー
タ信号を高効率でかつ、高い回線設定の自由度をもって
伝送が可能なＴＳＡ回路を実現することを目的とし、そ
のためネット数や回路規模の低減化を図り、低消費電力
でしかもデータ転送を確実に行える、汎用性のあるＴＳ
Ａ回路を提供する。
タ信号を高効率でかつ、高い回線設定の自由度をもって
伝送が可能なＴＳＡ回路を実現することを目的とし、そ
のためネット数や回路規模の低減化を図り、低消費電力
でしかもデータ転送を確実に行える、汎用性のあるＴＳ
Ａ回路を提供する。
【００１８】
【課題を解決するための手段】図１は本発明に係るタイ
ムスロット・アサインメント回路の原理構成を表す図で
ある。本発明に係るタイムスロット・アサインメント
（ＴＳＡ）回路２０は、図示するように、時間スイッチ
２１と、空間スイッチ２２と、回線設定情報変換部２３
と、アドレスコントロールメモリ２４を有する。
ムスロット・アサインメント回路の原理構成を表す図で
ある。本発明に係るタイムスロット・アサインメント
（ＴＳＡ）回路２０は、図示するように、時間スイッチ
２１と、空間スイッチ２２と、回線設定情報変換部２３
と、アドレスコントロールメモリ２４を有する。
【００１９】時間スイッチ２１は、伝送データＤｉｎを
シーケンシャルに書き込む伝送データメモリ２５を備
え、この伝送データＤｉｎに対して時間的なスイッチン
グを行う。空間スイッチ２２は、時間スイッチ２１から
の出力に対して空間的なスイッチングを行う。
シーケンシャルに書き込む伝送データメモリ２５を備
え、この伝送データＤｉｎに対して時間的なスイッチン
グを行う。空間スイッチ２２は、時間スイッチ２１から
の出力に対して空間的なスイッチングを行う。
【００２０】アドレスコントロールメモリ２３は、時間
スイッチ２１および空間スイッチ２２を制御する回線設
定用アドレスＡを出力する。回線設定情報変換部２４
は、外部からの回線設定情報Ｃを、回線設定用アドレス
Ａとアドレスコントロールメモリ２３のアクセス用アド
レスＢとに変換する。図１に示すタイムスロット・アサ
インメント（ＴＳＡ）回路２０は、例えば図９１を参照
すると、ＤＲＯＰ側の分離部（ＤＭＳ）３の中の一部と
して組み込むことができ、また、ＡＤＤ側の多重部（Ｍ
ＸＳ）５の中の一部として組み込むことができる。
スイッチ２１および空間スイッチ２２を制御する回線設
定用アドレスＡを出力する。回線設定情報変換部２４
は、外部からの回線設定情報Ｃを、回線設定用アドレス
Ａとアドレスコントロールメモリ２３のアクセス用アド
レスＢとに変換する。図１に示すタイムスロット・アサ
インメント（ＴＳＡ）回路２０は、例えば図９１を参照
すると、ＤＲＯＰ側の分離部（ＤＭＳ）３の中の一部と
して組み込むことができ、また、ＡＤＤ側の多重部（Ｍ
ＸＳ）５の中の一部として組み込むことができる。
【００２１】かかるタイムスロット・アサインメント
（ＴＳＡ）回路２０を構成する上記の構成要素２１，２
２および２３は、好ましくは次のように構成される。時
間スイッチ２１について見ると、上記伝送データメモリ
２５はＲＡＭ（Random Access memory）からなり、第１
多重レベルの第１伝送データを複数多重化してなる第２
伝送データが、伝送データＤｉｎとして該ＲＡＭに書き
込まれ、回線設定用アドレスＡに基づいて、該ＲＡＭよ
り読み出される。ここに第１多重レベルの第１伝送デー
タとは、既述の例によれば、ＳＴＳ−１２の信号であ
り、第２多重レベルの第２伝送データとは、これを１６
グループ多重化してなるＳＴＳ−１９２の信号である。
（ＴＳＡ）回路２０を構成する上記の構成要素２１，２
２および２３は、好ましくは次のように構成される。時
間スイッチ２１について見ると、上記伝送データメモリ
２５はＲＡＭ（Random Access memory）からなり、第１
多重レベルの第１伝送データを複数多重化してなる第２
伝送データが、伝送データＤｉｎとして該ＲＡＭに書き
込まれ、回線設定用アドレスＡに基づいて、該ＲＡＭよ
り読み出される。ここに第１多重レベルの第１伝送デー
タとは、既述の例によれば、ＳＴＳ−１２の信号であ
り、第２多重レベルの第２伝送データとは、これを１６
グループ多重化してなるＳＴＳ−１９２の信号である。
【００２２】次に空間スイッチ２２について見ると、第
１多重レベルの第１伝送データを複数多重化してなる第
２伝送データが、伝送データＤｉｎとして時間スイッチ
２１より出力され、該空間スイッチ２２はその出力よ
り、回線設定用アドレスＡに基づいて、上記１６グルー
プの中の１つの第１伝送データ（ＳＴＳ−１２）を選択
する。
１多重レベルの第１伝送データを複数多重化してなる第
２伝送データが、伝送データＤｉｎとして時間スイッチ
２１より出力され、該空間スイッチ２２はその出力よ
り、回線設定用アドレスＡに基づいて、上記１６グルー
プの中の１つの第１伝送データ（ＳＴＳ−１２）を選択
する。
【００２３】アドレスコントロールメモリ２３について
見ると、このアドレスコントロールメモリ２３はＲＡＭ
（Random Access memory）からなり、（ｉ）第１多重レ
ベルの第１伝送データを複数多重化してなる第２伝送デ
ータが、伝送データＤｉｎとして上記伝送データメモリ
２５に書き込まれ、これを伝送データメモリ２５から読
み出すため、および（ii）空間スイッチ２２において、
時間スイッチ２１からの出力より１つの第１伝送データ
（ＳＴＳ−１２）を選択するための、回線設定情報変換
部２４からの回線設定用アドレスＡが、回線設定情報変
換部２４からの、アドレスコントロールメモリ２３のア
クセス用アドレスＢにより、このアドレスコントロール
メモリ２３にランダムに書き込まれ、時間スイッチ２１
および空間スイッチ２２に対してシリアルに読み出され
る。
見ると、このアドレスコントロールメモリ２３はＲＡＭ
（Random Access memory）からなり、（ｉ）第１多重レ
ベルの第１伝送データを複数多重化してなる第２伝送デ
ータが、伝送データＤｉｎとして上記伝送データメモリ
２５に書き込まれ、これを伝送データメモリ２５から読
み出すため、および（ii）空間スイッチ２２において、
時間スイッチ２１からの出力より１つの第１伝送データ
（ＳＴＳ−１２）を選択するための、回線設定情報変換
部２４からの回線設定用アドレスＡが、回線設定情報変
換部２４からの、アドレスコントロールメモリ２３のア
クセス用アドレスＢにより、このアドレスコントロール
メモリ２３にランダムに書き込まれ、時間スイッチ２１
および空間スイッチ２２に対してシリアルに読み出され
る。
【００２４】本発明は上述したメモリ（２４，２５）の
導入によって、たとえば１０Gb／ｓという超高速リング
ネットＲＮ上において、回路規模を大形化することなし
に、回線設定を高い自由度と高い効率とをもって実現可
能とする。
導入によって、たとえば１０Gb／ｓという超高速リング
ネットＲＮ上において、回路規模を大形化することなし
に、回線設定を高い自由度と高い効率とをもって実現可
能とする。
【００２５】
【発明の実施の形態】図２は本発明の第１実施例を示す
図（その１）、図３は同図（その２）である。なお、全
図を通じて同様の構成要素には同一の参照番号または記
号を付して示す。図２および図３を参照すると、図２の
左上に示す主信号データ入力（既述の伝送データＤｉ
ｎ）は、ＴＳＡ回路２０内の時間スイッチ（ＴＳＷ：Ti
me Switch）２１（図３）にシリアルに入力される。こ
の時間スイッチ２１で時間的なスイッチング、すなわち
チャネル入れ替えが行われたあと、その時間スイッチ２
１の出力は空間スイッチ（ＳＳＷ：Space Switch）２２
に入力されて、ここで空間的なスイッチング、すなわち
方路切り替えが行われる。さらにデータ出力（既述の伝
送データＤｏｕｔ）として送出される。
図（その１）、図３は同図（その２）である。なお、全
図を通じて同様の構成要素には同一の参照番号または記
号を付して示す。図２および図３を参照すると、図２の
左上に示す主信号データ入力（既述の伝送データＤｉ
ｎ）は、ＴＳＡ回路２０内の時間スイッチ（ＴＳＷ：Ti
me Switch）２１（図３）にシリアルに入力される。こ
の時間スイッチ２１で時間的なスイッチング、すなわち
チャネル入れ替えが行われたあと、その時間スイッチ２
１の出力は空間スイッチ（ＳＳＷ：Space Switch）２２
に入力されて、ここで空間的なスイッチング、すなわち
方路切り替えが行われる。さらにデータ出力（既述の伝
送データＤｏｕｔ）として送出される。
【００２６】上記時間スイッチ２１および空間スイッチ
２２でのスイッチング制御は、アドレスコントロールメ
モリ（ＡＣＭ：Address Control Memory）からシリアル
に読み出された回線設定用アドレスＡに従い、スイッチ
コントロール部（ＳＷＣＮＴ：Switch Controller ）３
４によって行われる。アドレスコントロールメモリ（Ａ
ＣＭ）２３へは、スイッチコントロール部３４を介し
て、回線設定情報変換部（ＡＣＭＣＮＶ：ACM converte
r とも称す）２４（図２）から、既述の回線設定用アド
レスＡおよび既述のアドレスコントロールメモリ２３の
アクセス用アドレスＢが与えられる。
２２でのスイッチング制御は、アドレスコントロールメ
モリ（ＡＣＭ：Address Control Memory）からシリアル
に読み出された回線設定用アドレスＡに従い、スイッチ
コントロール部（ＳＷＣＮＴ：Switch Controller ）３
４によって行われる。アドレスコントロールメモリ（Ａ
ＣＭ）２３へは、スイッチコントロール部３４を介し
て、回線設定情報変換部（ＡＣＭＣＮＶ：ACM converte
r とも称す）２４（図２）から、既述の回線設定用アド
レスＡおよび既述のアドレスコントロールメモリ２３の
アクセス用アドレスＢが与えられる。
【００２７】上記の回線設定用アドレスＡとアドレスコ
ントロールメモリのアクセス用アドレスＢは、外部から
の回線設定情報Ｃ（図２）に基づいて、回線設定情報変
換部２４により生成される。上記の外部からの回線設定
情報Ｃ（図２）は、例えばマイコンインタフェース（μ
-COM INF）３７から与えられる。このインタフェース３
７は、マイコン（図示せず）から供給される回線設定コ
ードを受信して格納する受信ｆｉｆｏ（Ｒ−ｆｉｆｏ：
Receiving first-in first-out）３８と、その回線設定
コードの適宜性をチェックしてそのチェック結果を上記
マイコンに返送する送信ｆｉｆｏ（Ｓ−ｆｉｆｏ：Send
ing fifo）３９とからなる。受信ｆｉｆｏ３８（図２）
に格納された回線設定コードは、上記回線設定情報Ｃと
して、上記の回線設定情報変換部（ＡＣＭＣＮＶ）２４
に入力される。
ントロールメモリのアクセス用アドレスＢは、外部から
の回線設定情報Ｃ（図２）に基づいて、回線設定情報変
換部２４により生成される。上記の外部からの回線設定
情報Ｃ（図２）は、例えばマイコンインタフェース（μ
-COM INF）３７から与えられる。このインタフェース３
７は、マイコン（図示せず）から供給される回線設定コ
ードを受信して格納する受信ｆｉｆｏ（Ｒ−ｆｉｆｏ：
Receiving first-in first-out）３８と、その回線設定
コードの適宜性をチェックしてそのチェック結果を上記
マイコンに返送する送信ｆｉｆｏ（Ｓ−ｆｉｆｏ：Send
ing fifo）３９とからなる。受信ｆｉｆｏ３８（図２）
に格納された回線設定コードは、上記回線設定情報Ｃと
して、上記の回線設定情報変換部（ＡＣＭＣＮＶ）２４
に入力される。
【００２８】回線設定情報変換部（ＡＣＭＣＮＶ）２４
（図２）は、データ変換部（ＣＮＶＤＴ）３５とアドレ
ス変換部（ＣＮＶＡＤＤ）３６とを有して構成される。
データ変換部３５は上記回線設定情報Ｃを、上記回線設
定用アドレスＡ（回線設定データ）（図中のＤＴＯＵ
Ｔ）に変換し、また、アドレス変換部３６は上記回線設
定情報Ｃを、コントロールメモリ２３のアクセス用アド
レスＢ（ACMGPEN, ADDOUT, ATMSEL ）に変換する。
（図２）は、データ変換部（ＣＮＶＤＴ）３５とアドレ
ス変換部（ＣＮＶＡＤＤ）３６とを有して構成される。
データ変換部３５は上記回線設定情報Ｃを、上記回線設
定用アドレスＡ（回線設定データ）（図中のＤＴＯＵ
Ｔ）に変換し、また、アドレス変換部３６は上記回線設
定情報Ｃを、コントロールメモリ２３のアクセス用アド
レスＢ（ACMGPEN, ADDOUT, ATMSEL ）に変換する。
【００２９】上記回線設定アドレスＡとアクセス用アド
レスＢは、図２のスイッチコントロール部（ＳＷＣＮ
Ｔ）３４を介して、アドレスコントロールメモリ（ＡＣ
Ｍ）２３に印加され、該回線設定アドレスＡ（回線設定
データ）は、該アクセス用アドレスＢに応じて、ランダ
ムに、該アドレスコントロールメモリ２３に書き込まれ
る。
レスＢは、図２のスイッチコントロール部（ＳＷＣＮ
Ｔ）３４を介して、アドレスコントロールメモリ（ＡＣ
Ｍ）２３に印加され、該回線設定アドレスＡ（回線設定
データ）は、該アクセス用アドレスＢに応じて、ランダ
ムに、該アドレスコントロールメモリ２３に書き込まれ
る。
【００３０】なお、図２においては、回線設定用アドレ
スＡの変換の一例を、ACM CODE→Time Slot ／Space SW
No.として表している。ＡＣＭ ＣＯＤＥは、回線設定
情報を表し、Time Slot No. およびSpace SW No.は、そ
れぞれ、図３に示す時間スイッチ（ＴＳＷ）２１に対す
る設定情報および空間スイッチ（ＳＳＷ）２２に対する
設定情報を表す。
スＡの変換の一例を、ACM CODE→Time Slot ／Space SW
No.として表している。ＡＣＭ ＣＯＤＥは、回線設定
情報を表し、Time Slot No. およびSpace SW No.は、そ
れぞれ、図３に示す時間スイッチ（ＴＳＷ）２１に対す
る設定情報および空間スイッチ（ＳＳＷ）２２に対する
設定情報を表す。
【００３１】再び図３を参照すると、前述した時間スイ
ッチ（ＴＳＷ）２１、空間スイッチ（ＳＳＷ）２２、ア
ドレスコントロールメモリ（ＡＣＭ）２３およびスイッ
チコントロール部（ＳＷＣＮＴ）３４を搭載するパネル
３０と同様のパネル３０が総計１６面設けられる。本発
明においては、第１多重レベルの第１伝送データがＳＴ
Ｓ−１２の信号であり、第２多重レベルの第２伝送デー
タがＳＴＳ−１９２の信号である場合を例にとって説明
する。したがって前述した１６面は、ＳＴＳ−１９２の
信号を構成する１６のＳＴＳ−１２の信号に対応する。
この１６面のパネル３０はいずれも同様の面構成である
ので、図示する第１面のパネル３０を参照して説明する
（以下同じ）。各パネル３０は、入ってくる１９２チャ
ネルのうち、出力は１２チャネルであることからＳＷ１
２と記している。
ッチ（ＴＳＷ）２１、空間スイッチ（ＳＳＷ）２２、ア
ドレスコントロールメモリ（ＡＣＭ）２３およびスイッ
チコントロール部（ＳＷＣＮＴ）３４を搭載するパネル
３０と同様のパネル３０が総計１６面設けられる。本発
明においては、第１多重レベルの第１伝送データがＳＴ
Ｓ−１２の信号であり、第２多重レベルの第２伝送デー
タがＳＴＳ−１９２の信号である場合を例にとって説明
する。したがって前述した１６面は、ＳＴＳ−１９２の
信号を構成する１６のＳＴＳ−１２の信号に対応する。
この１６面のパネル３０はいずれも同様の面構成である
ので、図示する第１面のパネル３０を参照して説明する
（以下同じ）。各パネル３０は、入ってくる１９２チャ
ネルのうち、出力は１２チャネルであることからＳＷ１
２と記している。
【００３２】まず時間スイッチ（ＴＳＷ）２１について
見ると、その主要部は、好ましくはＲＡＭからなる前述
した伝送データメモリ２５であり、図の例では２つのデ
ータメモリ（ＤＴＭ）３１および３２から構成してい
る。各々、６３ビット（Ｂ）×２４ワード（Ｗ）の構成
である。時間スイッチ２１に入力される主信号データ入
力（伝送データＤｉｎ）は１２８ビットパラレルの信号
であるが、通常、上記ＲＡＭの間口は最大６４ビットで
あることから、２つのデータメモリ３１および３２（６
４×２＝１２８）を設けることとした。また、各データ
メモリ（３１，３２）は、２面構成（１面当り１２Ｗ）
とし、第１面が書込みのときは第２面を読出しとし、逆
に第１面が読出しのときは第２面を書込みとするため、
総計２４ワード（２４Ｗ）となっている。
見ると、その主要部は、好ましくはＲＡＭからなる前述
した伝送データメモリ２５であり、図の例では２つのデ
ータメモリ（ＤＴＭ）３１および３２から構成してい
る。各々、６３ビット（Ｂ）×２４ワード（Ｗ）の構成
である。時間スイッチ２１に入力される主信号データ入
力（伝送データＤｉｎ）は１２８ビットパラレルの信号
であるが、通常、上記ＲＡＭの間口は最大６４ビットで
あることから、２つのデータメモリ３１および３２（６
４×２＝１２８）を設けることとした。また、各データ
メモリ（３１，３２）は、２面構成（１面当り１２Ｗ）
とし、第１面が書込みのときは第２面を読出しとし、逆
に第１面が読出しのときは第２面を書込みとするため、
総計２４ワード（２４Ｗ）となっている。
【００３３】データメモリ（ＤＴＭ）３１および３２へ
の伝送データＤｉｎの書込みは、スイッチコントロール
部（ＳＷＣＮＴ）３４からのシーケンシャルな書込みア
ドレス（ＡＤＲ，ＷＥ：ＷＥはWrite Enable）により行
われ、その読出しは、既述回線設定用アドレスＡである
読出しアドレス（ＡＤＲ，ＲＥ）により行われる。かく
してデータメモリ３１および３２から読み出された１２
８パラレルビットの出力（ＤＴＭ出力）は、次段の空間
スイッチ（ＳＳＷ）２２に入力され、ここで１９２チャ
ネルの信号の中から必要な伝送データのみを、セレクタ
（ＳＥＬ）３３によって選択する。１９２チャネルの信
号の中で、１面当り（１６面のうち）１２チャネルであ
るから、該セレクタ３３には１６：１ ＳＥＬと記され
ている。この１２チャネルをなす各チャネルは８ビット
パラレルの信号であり、１６面を全部パラレルにして１
２８（＝８×１６）ビットパラレルのデータ出力（伝送
データＤｏｕｔ）となる。セレクタ（１６：１ ＳＥ
Ｌ）３３のいずれを選択するかは４ビットの選択信号Ｓ
ＥＬにより定まる。この信号ＳＥＬは、既述の回線設定
用アドレスＡ（Space SW No.）に含まれる。
の伝送データＤｉｎの書込みは、スイッチコントロール
部（ＳＷＣＮＴ）３４からのシーケンシャルな書込みア
ドレス（ＡＤＲ，ＷＥ：ＷＥはWrite Enable）により行
われ、その読出しは、既述回線設定用アドレスＡである
読出しアドレス（ＡＤＲ，ＲＥ）により行われる。かく
してデータメモリ３１および３２から読み出された１２
８パラレルビットの出力（ＤＴＭ出力）は、次段の空間
スイッチ（ＳＳＷ）２２に入力され、ここで１９２チャ
ネルの信号の中から必要な伝送データのみを、セレクタ
（ＳＥＬ）３３によって選択する。１９２チャネルの信
号の中で、１面当り（１６面のうち）１２チャネルであ
るから、該セレクタ３３には１６：１ ＳＥＬと記され
ている。この１２チャネルをなす各チャネルは８ビット
パラレルの信号であり、１６面を全部パラレルにして１
２８（＝８×１６）ビットパラレルのデータ出力（伝送
データＤｏｕｔ）となる。セレクタ（１６：１ ＳＥ
Ｌ）３３のいずれを選択するかは４ビットの選択信号Ｓ
ＥＬにより定まる。この信号ＳＥＬは、既述の回線設定
用アドレスＡ（Space SW No.）に含まれる。
【００３４】図４は本発明の第２実施例を示す図（その
１）、図５は同図（その２）である。本第２実施例の特
徴は、補助信号発生手段４０（図５）が、空間スイッチ
（ＳＳＷ）２２内に設けられたことである。本実施例に
おいて、その補助信号発生手段４０は、アドレスコント
ロールメモリ２３からの回線設定用アドレスＡに含まれ
る補助信号挿入コードＡＣＤに応答して、第１多重レベ
ルの各第１伝送データを構成する複数のチャネル（ＳＴ
Ｓ−１２の信号であれば１２チャネル）の中の該当のチ
ャネルに、当該補助信号を挿入する。
１）、図５は同図（その２）である。本第２実施例の特
徴は、補助信号発生手段４０（図５）が、空間スイッチ
（ＳＳＷ）２２内に設けられたことである。本実施例に
おいて、その補助信号発生手段４０は、アドレスコント
ロールメモリ２３からの回線設定用アドレスＡに含まれ
る補助信号挿入コードＡＣＤに応答して、第１多重レベ
ルの各第１伝送データを構成する複数のチャネル（ＳＴ
Ｓ−１２の信号であれば１２チャネル）の中の該当のチ
ャネルに、当該補助信号を挿入する。
【００３５】上記補助信号の一例としては、上記の該当
のチャネルが未使用であることを示す、通常ＵＮＥＱと
称される第１補助信号および該当のチャネルに障害が発
生していることを示す、通常Ｐ−ＡＩＳと称される第２
補助信号である。この場合補助信号発生手段４０は、補
助信号挿入コードＡＣＤを検出するコード検出部４２
と、補助信号挿入コードＡＣＤが検出されたときに上記
第１補助信号（ＵＮＥＱ）および第２補助信号（Ｐ−Ａ
ＩＳ）を生成して当該チャネルに挿入する補助信号挿入
部（ＵＮＥＱ ＆ Ｐ−ＡＩＳ挿入部）４１とを有す
る。
のチャネルが未使用であることを示す、通常ＵＮＥＱと
称される第１補助信号および該当のチャネルに障害が発
生していることを示す、通常Ｐ−ＡＩＳと称される第２
補助信号である。この場合補助信号発生手段４０は、補
助信号挿入コードＡＣＤを検出するコード検出部４２
と、補助信号挿入コードＡＣＤが検出されたときに上記
第１補助信号（ＵＮＥＱ）および第２補助信号（Ｐ−Ａ
ＩＳ）を生成して当該チャネルに挿入する補助信号挿入
部（ＵＮＥＱ ＆ Ｐ−ＡＩＳ挿入部）４１とを有す
る。
【００３６】図６は本発明の第３実施例を示す図（その
１）、図７は同図（その２）である。なお、図６および
図７により表す第３実施例は、前述した第２実施例との
組み合わせにより例示しているが、第１実施例あるいは
後述する他の実施例との組み合わせにより実現しても構
わない。本実施例の特徴は、フォーマット変換手段５０
（５０′）が、回線設定情報変換部２３内に形成された
ことである。ただしこのフォーマット変換手段５０は、
特別なハードウェアを導入せずとも、単なる信号制御に
よっても実現できるので、本手段５０を点線のブロック
にて表した。
１）、図７は同図（その２）である。なお、図６および
図７により表す第３実施例は、前述した第２実施例との
組み合わせにより例示しているが、第１実施例あるいは
後述する他の実施例との組み合わせにより実現しても構
わない。本実施例の特徴は、フォーマット変換手段５０
（５０′）が、回線設定情報変換部２３内に形成された
ことである。ただしこのフォーマット変換手段５０は、
特別なハードウェアを導入せずとも、単なる信号制御に
よっても実現できるので、本手段５０を点線のブロック
にて表した。
【００３７】図６においてフォーマット変換手段５０
は、第１多重レベルの第１伝送データ（ＳＴＳ−１２の
信号）を多重化したフレームフォーマットを、第２多重
レベルの第２伝送データ（ＳＴＳ−１９２の信号）のフ
レームフォーマットへ変換制御するフォーマット変換制
御を行う。または、フォーマット変換手段５０′は、第
２多重レベルの第２伝送データ（ＳＴＳ−１９２の信
号）のフレームフォーマットを、第１多重レベルの第１
伝送データ（ＳＴＳ−１２の信号）を多重化したフレー
ムフォーマットへ変換制御するフォーマット変換制御を
行う。
は、第１多重レベルの第１伝送データ（ＳＴＳ−１２の
信号）を多重化したフレームフォーマットを、第２多重
レベルの第２伝送データ（ＳＴＳ−１９２の信号）のフ
レームフォーマットへ変換制御するフォーマット変換制
御を行う。または、フォーマット変換手段５０′は、第
２多重レベルの第２伝送データ（ＳＴＳ−１９２の信
号）のフレームフォーマットを、第１多重レベルの第１
伝送データ（ＳＴＳ−１２の信号）を多重化したフレー
ムフォーマットへ変換制御するフォーマット変換制御を
行う。
【００３８】したがって図２の回線設定情報変換部２４
内に記した、ACM CODE→Time Slot／Space SW No.は、
図６のフォーマット変換手段５０を導入したときは、図
６に示すとおり、ACM CODE→STS-12／STS-192 Frame ma
pping →Time Slot ／SpaceSW No.となり、図６のフォ
ーマット変換手段５０′を導入したときは、下方の
（＊）において示すように、ACM CODE→STS-192 ／STS-
12 Frame mapping→Time Slot ／Space SW No.のように
なる。
内に記した、ACM CODE→Time Slot／Space SW No.は、
図６のフォーマット変換手段５０を導入したときは、図
６に示すとおり、ACM CODE→STS-12／STS-192 Frame ma
pping →Time Slot ／SpaceSW No.となり、図６のフォ
ーマット変換手段５０′を導入したときは、下方の
（＊）において示すように、ACM CODE→STS-192 ／STS-
12 Frame mapping→Time Slot ／Space SW No.のように
なる。
【００３９】上記のフォーマット変換手段５０を形成し
たＴＳＡ回路２０は、図９１のＡＤＤ側多重部（ＭＸ
Ｓ）５内に組み入れられることになる。一方、上記のフ
ォーマット変換手段５０′を形成したＴＳＡ回路２０
は、図９１のＤＲＯＰ側分離（ＤＭＳ）３内に組み入れ
られることになる。かくしてフォーマット変換手段５０
を導入したときは、第２伝送データ（ＳＴＳ−１９２）
へのマッピングが、回線設定（ＴＳＡ）と同時に実現さ
れる。また、フォーマット変換手段５０′を導入したと
きは、第１伝送データ（ＳＴＳ−１２）へのマッピング
が、回線設定（ＴＳＡ）と同時に実現される。上記のフ
ォーマット変換（マッピング）および回線設定を図８，
９および１０により図解的に示す。
たＴＳＡ回路２０は、図９１のＡＤＤ側多重部（ＭＸ
Ｓ）５内に組み入れられることになる。一方、上記のフ
ォーマット変換手段５０′を形成したＴＳＡ回路２０
は、図９１のＤＲＯＰ側分離（ＤＭＳ）３内に組み入れ
られることになる。かくしてフォーマット変換手段５０
を導入したときは、第２伝送データ（ＳＴＳ−１９２）
へのマッピングが、回線設定（ＴＳＡ）と同時に実現さ
れる。また、フォーマット変換手段５０′を導入したと
きは、第１伝送データ（ＳＴＳ−１２）へのマッピング
が、回線設定（ＴＳＡ）と同時に実現される。上記のフ
ォーマット変換（マッピング）および回線設定を図８，
９および１０により図解的に示す。
【００４０】図８はフレームフォーマットの変換および
回線設定の様子を具体的に示す図（その１）、図９は同
図（その２）、図１０は同図（その３）である。図８は
ＳＴＳ−１２の信号のフレームフォーマットを表し、図
９はＳＴＳ−１９２の信号のフレームフォーマットおよ
びフォーマット変換部分（既述のフォーマット変換手段
５０（５０′）に相当）を表し、図１０は回線設定すな
わちチャネル（ＣＨ）入れ替えの一例および回線設定部
（ＴＳＡ回路２０の主要機能）を表す。
回線設定の様子を具体的に示す図（その１）、図９は同
図（その２）、図１０は同図（その３）である。図８は
ＳＴＳ−１２の信号のフレームフォーマットを表し、図
９はＳＴＳ−１９２の信号のフレームフォーマットおよ
びフォーマット変換部分（既述のフォーマット変換手段
５０（５０′）に相当）を表し、図１０は回線設定すな
わちチャネル（ＣＨ）入れ替えの一例および回線設定部
（ＴＳＡ回路２０の主要機能）を表す。
【００４１】図８を参照すると、最小のブロックは各チ
ャネル（ＣＨ）に相当し、本発明の実施例においてはＳ
ＴＳ−１（５１．８４Mb／ｓ）の信号が１つのチャネル
（ＣＨ）を構成する。このＳＴＳ−１の信号は、ＳＬＯ
Ｈ（Section Line Overhead）とペイロードよりなる、
９列×９００バイトの構成を有する。図８において、Ｓ
ＴＳ−１からなるチャネルＣＨは、図中、水平方向に１
２チャネル配列されて１つのＳＴＳ−１２の信号を構成
する。このＳＴＳ−１２の信号は図中垂直方向に１６グ
ループ配列されて、全体で１９２（＝１２×１６）チャ
ネルとなる。すなわちＣＨ１からＣＨ１９２まで、所定
の配列パターンにてマッピングされる。なお、図中、＃
１，＃２，＃３〜＃１９２はタイムスロット番号であ
り、伝送路（光ファイバ対ｒｕ，ｒｄ）上のタイムスロ
ット番号である（図９および図１０においても同じ）。
図９を参照すると、本図はＳＴＳ−１９２（１０Gb／
ｓ）の信号フレームフォーマットを表す。図８と同様に
チャネルＣＨ１〜ＣＨ１９２よりなるが、その配列パタ
ーンが図８と異なる。図９ではフォーマット変換部が左
側に示されており、これを介して、ＳＴＳ−１２（図
８）およびＳＴＳ−１９２（図９）の間でフォーマット
変換が行われる。図中、右方向の矢印はＳＴＳ−１２→
ＳＴＳ−１９２のフォーマット変換を表し、左方向の矢
印はＳＴＳ−１９２→ＳＴＳ−１２のフォーマット変換
を表す。既述の図９１を参照すると、上記右方向の矢印
は、多重部（ＭＸＳ）５内のＴＳＡ回路２０で行われる
ＡＤＤ側のフォーマット変換に相当し、上記左方向の矢
印は、分離部（ＤＭＳ）３内のＴＳＡ回路２０で行われ
るＤＲＯＰ側のフォーマット変換に相当する。
ャネル（ＣＨ）に相当し、本発明の実施例においてはＳ
ＴＳ−１（５１．８４Mb／ｓ）の信号が１つのチャネル
（ＣＨ）を構成する。このＳＴＳ−１の信号は、ＳＬＯ
Ｈ（Section Line Overhead）とペイロードよりなる、
９列×９００バイトの構成を有する。図８において、Ｓ
ＴＳ−１からなるチャネルＣＨは、図中、水平方向に１
２チャネル配列されて１つのＳＴＳ−１２の信号を構成
する。このＳＴＳ−１２の信号は図中垂直方向に１６グ
ループ配列されて、全体で１９２（＝１２×１６）チャ
ネルとなる。すなわちＣＨ１からＣＨ１９２まで、所定
の配列パターンにてマッピングされる。なお、図中、＃
１，＃２，＃３〜＃１９２はタイムスロット番号であ
り、伝送路（光ファイバ対ｒｕ，ｒｄ）上のタイムスロ
ット番号である（図９および図１０においても同じ）。
図９を参照すると、本図はＳＴＳ−１９２（１０Gb／
ｓ）の信号フレームフォーマットを表す。図８と同様に
チャネルＣＨ１〜ＣＨ１９２よりなるが、その配列パタ
ーンが図８と異なる。図９ではフォーマット変換部が左
側に示されており、これを介して、ＳＴＳ−１２（図
８）およびＳＴＳ−１９２（図９）の間でフォーマット
変換が行われる。図中、右方向の矢印はＳＴＳ−１２→
ＳＴＳ−１９２のフォーマット変換を表し、左方向の矢
印はＳＴＳ−１９２→ＳＴＳ−１２のフォーマット変換
を表す。既述の図９１を参照すると、上記右方向の矢印
は、多重部（ＭＸＳ）５内のＴＳＡ回路２０で行われる
ＡＤＤ側のフォーマット変換に相当し、上記左方向の矢
印は、分離部（ＤＭＳ）３内のＴＳＡ回路２０で行われ
るＤＲＯＰ側のフォーマット変換に相当する。
【００４２】図１０を参照すると、このパターンは、Ｓ
ＴＳ−１９２の信号に対してチャネル入れ替えを行った
ときのパターン、または、ＳＴＳ−１９２の信号に移行
するためにチャネル入れ替えを行ったときのパターンを
表す。ただし本図では、チャネル入れ替えが３つのチャ
ネル（ＣＨ１０１，ＣＨ８６，ＣＨ１９２）について行
われた例を示す。これらの３つのチャネルは、図９にお
いては、別のチャネル位置に置かれる。
ＴＳ−１９２の信号に対してチャネル入れ替えを行った
ときのパターン、または、ＳＴＳ−１９２の信号に移行
するためにチャネル入れ替えを行ったときのパターンを
表す。ただし本図では、チャネル入れ替えが３つのチャ
ネル（ＣＨ１０１，ＣＨ８６，ＣＨ１９２）について行
われた例を示す。これらの３つのチャネルは、図９にお
いては、別のチャネル位置に置かれる。
【００４３】かかるチャネル入れ替えを実行するのが、
図１０の左側に示す回線設定部であり、ＴＳＡ回路２０
の主要な機能に当る。図１１はＳＴＳ−１２の信号のフ
レームフォーマットを示す図（その１）、図１２は同図
（その２）である。図８のフレームフォーマットと実質
的に同じであるが、伝送データＤｉｎとの対応関係で一
層具体的に示す。
図１０の左側に示す回線設定部であり、ＴＳＡ回路２０
の主要な機能に当る。図１１はＳＴＳ−１２の信号のフ
レームフォーマットを示す図（その１）、図１２は同図
（その２）である。図８のフレームフォーマットと実質
的に同じであるが、伝送データＤｉｎとの対応関係で一
層具体的に示す。
【００４４】伝送データＤｉｎの第１ low Group（ＬＧ
Ｐ１）の入力データＤＡＴＡＩＮは、１２８ビットパラ
レルで入力される伝送データＤｉｎの中の第７１〜６４
番目のビット線（８本）に相当する。同様に、伝送デー
タＤｉｎの第９ low Group（ＬＧＰ９）の入力データＤ
ＡＴＡＩＮは、１２８ビットパラレルで入力される伝送
データＤｉｎの中の第０〜７番目のビット線（８本）に
相当する。
Ｐ１）の入力データＤＡＴＡＩＮは、１２８ビットパラ
レルで入力される伝送データＤｉｎの中の第７１〜６４
番目のビット線（８本）に相当する。同様に、伝送デー
タＤｉｎの第９ low Group（ＬＧＰ９）の入力データＤ
ＡＴＡＩＮは、１２８ビットパラレルで入力される伝送
データＤｉｎの中の第０〜７番目のビット線（８本）に
相当する。
【００４５】図１２の右端には、前述した時間スイッチ
２１内の各データメモリ（ＤＴＭ）に入力されるデータ
（ＤＡＴＡ）が８ビットパラレルであることを表す。ま
た、各チャネルの下欄に示す番号“１７６”，“１６
０”…等は、前述したアドレスコントロールメモリ（Ａ
ＣＭ）２３にランダムに書き込まれる回線設定データを
指定するための番号（ＡＣＭ ＤＡＴＡ指定No. ）であ
ることを示す。
２１内の各データメモリ（ＤＴＭ）に入力されるデータ
（ＤＡＴＡ）が８ビットパラレルであることを表す。ま
た、各チャネルの下欄に示す番号“１７６”，“１６
０”…等は、前述したアドレスコントロールメモリ（Ａ
ＣＭ）２３にランダムに書き込まれる回線設定データを
指定するための番号（ＡＣＭ ＤＡＴＡ指定No. ）であ
ることを示す。
【００４６】図１３はＳＴＳ−１９２の信号のフレーム
フォーマットを示す図（その１）、図１４は同図（その
２）である。図９のフレームフォーマットと実質的に同
じであるが、伝送データＤｏｕｔとの対応関係で一層具
体的に示す。伝送データＤｏｕｔの第１ high Group
（ＨＧＰ１）の出力データＤＡＴＡＯＵＴは、１２８ビ
ットパラレルで出力される伝送データＤｏｕｔの中の第
７〜０番目のビット線（８本）に相当する。同様に、伝
送データＤｏｕｔの第９ highGroup （ＨＧＰ９）の出
力データＤＡＴＡＯＵＴは、１２８ビットパラレルで出
力される伝送データＤｏｕｔの中の第８〜１５番目のビ
ット線（８本）に相当する。
フォーマットを示す図（その１）、図１４は同図（その
２）である。図９のフレームフォーマットと実質的に同
じであるが、伝送データＤｏｕｔとの対応関係で一層具
体的に示す。伝送データＤｏｕｔの第１ high Group
（ＨＧＰ１）の出力データＤＡＴＡＯＵＴは、１２８ビ
ットパラレルで出力される伝送データＤｏｕｔの中の第
７〜０番目のビット線（８本）に相当する。同様に、伝
送データＤｏｕｔの第９ highGroup （ＨＧＰ９）の出
力データＤＡＴＡＯＵＴは、１２８ビットパラレルで出
力される伝送データＤｏｕｔの中の第８〜１５番目のビ
ット線（８本）に相当する。
【００４７】図１５は本発明の第４実施例を示す図（そ
の１）、図１６は同図（その２）である。なお、図１５
および図１６により表す第４実施例は、前述した第３実
施例との組み合わせにより例示しているが、第１または
第２実施例あるいは後述する他の実施例との組み合わせ
により実現しても構わない。本実施例は、当該タイムス
ロット・アサインメント（ＴＳＡ）回路２０を含む装置
全体、例えば図９１に示す多重変換装置１の装置立ち上
げ時に、該タイムスロット・アサインメント回路自身を
初期化するための初期化指令（ＤＴＩＮ′）を、回線設
定情報変換部２３に入力する初期化モード生成部６２を
備えることを特徴とするものである。
の１）、図１６は同図（その２）である。なお、図１５
および図１６により表す第４実施例は、前述した第３実
施例との組み合わせにより例示しているが、第１または
第２実施例あるいは後述する他の実施例との組み合わせ
により実現しても構わない。本実施例は、当該タイムス
ロット・アサインメント（ＴＳＡ）回路２０を含む装置
全体、例えば図９１に示す多重変換装置１の装置立ち上
げ時に、該タイムスロット・アサインメント回路自身を
初期化するための初期化指令（ＤＴＩＮ′）を、回線設
定情報変換部２３に入力する初期化モード生成部６２を
備えることを特徴とするものである。
【００４８】上記初期化を必要とするとき、初期化モー
ド生成部６２は、図１５に示すセレクタ（ＳＥＬ）６１
に対し切替信号を送り、通常のライン（ＤＴＩＮ〜ＳＴ
ＡＲＴ）から初期化時のライン（ＤＴＩＮ′，ＴＳＡＣ
ＬＫ′，ＴＳＡＣＬＫＥＮ′，ＣＥＬＬ′およびＳＴＡ
ＲＴ′）に切り替え、初期化モード生成部６２からの信
号を回線設定情報変換部２４に入力するようにする。
ド生成部６２は、図１５に示すセレクタ（ＳＥＬ）６１
に対し切替信号を送り、通常のライン（ＤＴＩＮ〜ＳＴ
ＡＲＴ）から初期化時のライン（ＤＴＩＮ′，ＴＳＡＣ
ＬＫ′，ＴＳＡＣＬＫＥＮ′，ＣＥＬＬ′およびＳＴＡ
ＲＴ′）に切り替え、初期化モード生成部６２からの信
号を回線設定情報変換部２４に入力するようにする。
【００４９】装置全体の立ち上げ時にＴＳＡ回路２０が
ゆっくり立ち上がると、立ち上がり終了までの時間内
に、ＴＳＡ回路２０から不要なデータが出力されてしま
う。そしてこの不要なデータが、当該装置全体の迅速な
安定化を阻害するおそれがある。そこでＴＳＡ回路２０
を迅速に起動すべく、ＴＳＡ回路自身の初期化を行うこ
ととする。これが上述の初期化指令（ＤＴＩＮ′）であ
る。この段階では未だ回線設定はなされていないので、
回線未設定の条件と矛盾しない適当な初期化モードをＴ
ＳＡ回路内に生成する必要がある。好適な例として、上
記初期化指令は、（ｉ）既述した第２多重レベルの第２
伝送データを構成する各チャネルが未使用であることを
示す補助信号（ＵＮＥＱ）を当該タイムスロット・アサ
インメント回路２０から出力させるための指令または、
（ii）入力された伝送データＤｉｎをそのまま当該タイ
ムスロット・アサインメント回路２０を通過させるべき
ことを示す補助信号（DATA THROUGH）を当該タイムスロ
ット・アサインメント回路２０から出力させるための指
令である。
ゆっくり立ち上がると、立ち上がり終了までの時間内
に、ＴＳＡ回路２０から不要なデータが出力されてしま
う。そしてこの不要なデータが、当該装置全体の迅速な
安定化を阻害するおそれがある。そこでＴＳＡ回路２０
を迅速に起動すべく、ＴＳＡ回路自身の初期化を行うこ
ととする。これが上述の初期化指令（ＤＴＩＮ′）であ
る。この段階では未だ回線設定はなされていないので、
回線未設定の条件と矛盾しない適当な初期化モードをＴ
ＳＡ回路内に生成する必要がある。好適な例として、上
記初期化指令は、（ｉ）既述した第２多重レベルの第２
伝送データを構成する各チャネルが未使用であることを
示す補助信号（ＵＮＥＱ）を当該タイムスロット・アサ
インメント回路２０から出力させるための指令または、
（ii）入力された伝送データＤｉｎをそのまま当該タイ
ムスロット・アサインメント回路２０を通過させるべき
ことを示す補助信号（DATA THROUGH）を当該タイムスロ
ット・アサインメント回路２０から出力させるための指
令である。
【００５０】上記初期化指令は、例えばパワーオンリセ
ット（Power on Reset）後に初期化モード生成部６２よ
り出力される。かくして、ＴＳＡ回路の初期化時に、上
記の不要なデータに起因する不確定な回線設定を防ぐと
ともに、初期化後即座にサービスの開始が可能となる。
図１７は本発明の第５実施例を示す図（その１）、図１
８は同図（その２）である。なお、図１７および図１８
により表す第５実施例は、前述した第４実施例との組み
合わせにより例示しているが、第１、第２または第３実
施例あるいは後述する他の実施例との組み合わせにより
実現しても構わない。
ット（Power on Reset）後に初期化モード生成部６２よ
り出力される。かくして、ＴＳＡ回路の初期化時に、上
記の不要なデータに起因する不確定な回線設定を防ぐと
ともに、初期化後即座にサービスの開始が可能となる。
図１７は本発明の第５実施例を示す図（その１）、図１
８は同図（その２）である。なお、図１７および図１８
により表す第５実施例は、前述した第４実施例との組み
合わせにより例示しているが、第１、第２または第３実
施例あるいは後述する他の実施例との組み合わせにより
実現しても構わない。
【００５１】本実施例において、アドレスコントロール
メモリ２３は、第１メモリ面２３−１および第２メモリ
面２３−２を有する２面構成である。ここに、回線設定
用アドレスＡのアドレスコントロールメモリ２３への書
込みおよび書き込まれた回線設定用アドレスＡのアドレ
スコントロールメモリ２３からの読出しを、第１メモリ
面２３−１および第２メモリ面２３−２に対して交互に
行うようにする。すなわち、第１メモリ面２３−１が読
出し面として動作するときは、第２メモリ面２３−２は
書込み面として動作し、逆に第１メモリ面２３−１が書
込み面として動作するときは、第２メモリ面は読出し面
として動作する。
メモリ２３は、第１メモリ面２３−１および第２メモリ
面２３−２を有する２面構成である。ここに、回線設定
用アドレスＡのアドレスコントロールメモリ２３への書
込みおよび書き込まれた回線設定用アドレスＡのアドレ
スコントロールメモリ２３からの読出しを、第１メモリ
面２３−１および第２メモリ面２３−２に対して交互に
行うようにする。すなわち、第１メモリ面２３−１が読
出し面として動作するときは、第２メモリ面２３−２は
書込み面として動作し、逆に第１メモリ面２３−１が書
込み面として動作するときは、第２メモリ面は読出し面
として動作する。
【００５２】アドレスコントロールメモリ２３の前段に
おいて何らかの障害が発生したものとし、その障害によ
って、アドレスコントロールメモリ２３（ここでは１面
構成とする）からデータ（回線設定用アドレスＡ）の読
出し中にさらに誤ったデータが上書きされたとする。そ
うすると、当然誤った回線設定がなされシステムの誤動
作につながる。
おいて何らかの障害が発生したものとし、その障害によ
って、アドレスコントロールメモリ２３（ここでは１面
構成とする）からデータ（回線設定用アドレスＡ）の読
出し中にさらに誤ったデータが上書きされたとする。そ
うすると、当然誤った回線設定がなされシステムの誤動
作につながる。
【００５３】そこでサービス中における回線設定が、上
記の障害の発生に拘らず、直接実ラインに影響を及ぼさ
ないように、データの読出し面をデータの書込み面から
完全に分離するように、アドレスコントロールメモリを
運用する。かくして第５実施例によれば、回線設定の誤
動作の可能性を小さくすることができる。
記の障害の発生に拘らず、直接実ラインに影響を及ぼさ
ないように、データの読出し面をデータの書込み面から
完全に分離するように、アドレスコントロールメモリを
運用する。かくして第５実施例によれば、回線設定の誤
動作の可能性を小さくすることができる。
【００５４】図１９は本発明の第６実施例を示す図（そ
の１）、図２０は同図（その２）である。なお、図１９
および図２０により表す第６実施例は、前述した第５実
施例との組み合わせにより例示しているが、第１、第
２、第３または第４実施例あるいは後述する他の実施例
との組み合わせにより実現しても構わない。本第６実施
例は、まず第５実施例と同様、アドレスコントロールメ
モリ（ＡＣＭ）２３を、第１メモリ面２３−１および第
２メモリ面２３−２を有する２面構成とする。さらにア
ドレスコントロールメモリ２３に連携する複写手段７０
を設ける。この複写手段７０は、回線設定用アドレスＡ
の第１メモリ面２３−１および第２メモリ面２３−２の
一方の面に対する書込みが終了したとき、当該書込み済
の回線設定用アドレスＡを第１メモリ面２３−１および
第２メモリ面２３−２の他方の面に複写する。かつ、新
たな回線設定用アドレスＡが与えられたときは、直前の
回線設定用アドレスＡに対して変更された部分のみにつ
いて上記の他方の面への書き込みを行うようにする。
の１）、図２０は同図（その２）である。なお、図１９
および図２０により表す第６実施例は、前述した第５実
施例との組み合わせにより例示しているが、第１、第
２、第３または第４実施例あるいは後述する他の実施例
との組み合わせにより実現しても構わない。本第６実施
例は、まず第５実施例と同様、アドレスコントロールメ
モリ（ＡＣＭ）２３を、第１メモリ面２３−１および第
２メモリ面２３−２を有する２面構成とする。さらにア
ドレスコントロールメモリ２３に連携する複写手段７０
を設ける。この複写手段７０は、回線設定用アドレスＡ
の第１メモリ面２３−１および第２メモリ面２３−２の
一方の面に対する書込みが終了したとき、当該書込み済
の回線設定用アドレスＡを第１メモリ面２３−１および
第２メモリ面２３−２の他方の面に複写する。かつ、新
たな回線設定用アドレスＡが与えられたときは、直前の
回線設定用アドレスＡに対して変更された部分のみにつ
いて上記の他方の面への書き込みを行うようにする。
【００５５】この第６実施例によれば、次回の回線設定
のとき、すなわち上記の新たな回線設定用アドレスＡが
与えられたとき、新旧の回線設定用アドレスＡの間で変
更があった部分のみメモリの書き替えを行えばよいか
ら、回線設定時間は大幅に短縮されることになる。上記
の複写手段７０は、本実施例によれば、セレクタ（ＳＥ
Ｌ）７１とフィードバックループ７２とにより実現され
る。フィードバックループ７２には、今、書き込みが終
了したメモリ面（例えば２３−１とする）に書き込まれ
たデータ（回線設定用アドレスＡ）が、セレクタ７１側
に戻すように作用する。
のとき、すなわち上記の新たな回線設定用アドレスＡが
与えられたとき、新旧の回線設定用アドレスＡの間で変
更があった部分のみメモリの書き替えを行えばよいか
ら、回線設定時間は大幅に短縮されることになる。上記
の複写手段７０は、本実施例によれば、セレクタ（ＳＥ
Ｌ）７１とフィードバックループ７２とにより実現され
る。フィードバックループ７２には、今、書き込みが終
了したメモリ面（例えば２３−１とする）に書き込まれ
たデータ（回線設定用アドレスＡ）が、セレクタ７１側
に戻すように作用する。
【００５６】セレクタ７１は、戻された上記データを、
今書込みが終了したメモリ面とは逆のメモリ面（例えば
２３−２）に書き込み、複写を完了する。図２１は本発
明の第７実施例を示す図（その１）、図２２は同図（そ
の２）である。なお、図２１および図２２により表す第
７実施例は、前述した第６実施例との組み合わせにより
例示しているが、第１、第２、第３、第４または第５実
施例あるいは後述する他の実施例との組み合わせにより
実現しても構わない。
今書込みが終了したメモリ面とは逆のメモリ面（例えば
２３−２）に書き込み、複写を完了する。図２１は本発
明の第７実施例を示す図（その１）、図２２は同図（そ
の２）である。なお、図２１および図２２により表す第
７実施例は、前述した第６実施例との組み合わせにより
例示しているが、第１、第２、第３、第４または第５実
施例あるいは後述する他の実施例との組み合わせにより
実現しても構わない。
【００５７】本実施例は、マイコンインタフェース３７
等の外部からの回線設定情報Ｃを記憶するとともにその
記憶した情報を前記回線アドレスコントロールメモリ２
４に供給する設定情報保持部７５を備えることを特徴と
するものである。さらに好ましくは、設定情報保持部７
５は、伝送データＤｉｎの伝送系のクロックとは非同期
な、タイムスロット・アサインメント回路２０内のクロ
ックによって動作するようにする。
等の外部からの回線設定情報Ｃを記憶するとともにその
記憶した情報を前記回線アドレスコントロールメモリ２
４に供給する設定情報保持部７５を備えることを特徴と
するものである。さらに好ましくは、設定情報保持部７
５は、伝送データＤｉｎの伝送系のクロックとは非同期
な、タイムスロット・アサインメント回路２０内のクロ
ックによって動作するようにする。
【００５８】アドレスコントロールメモリ（ＡＣＭ）２
３やスイッチコントロール部（ＳＷＣＮＴ）３４は、伝
送データＤｉｎの伝送系のクロック（図２１の左上のＣ
ｌｏｃｋ）に同期して動作するようになっている。とこ
ろがこのクロック（Ｃｌｏｃｋ）は上記伝送系に発生し
た障害によって断となることがある（クロック断）。そ
うすると例えば前述の第６実施例の場合において、書込
み済の回線設定用アドレスＡを他方のメモリ面に複写し
ている途中でそのクロック断が発生したとすると、その
メモリ面の内容は上記アドレスＡとは全く異なったもの
になり、次回の回線定時には全く誤った回線設定が行わ
れてしまうことになる。
３やスイッチコントロール部（ＳＷＣＮＴ）３４は、伝
送データＤｉｎの伝送系のクロック（図２１の左上のＣ
ｌｏｃｋ）に同期して動作するようになっている。とこ
ろがこのクロック（Ｃｌｏｃｋ）は上記伝送系に発生し
た障害によって断となることがある（クロック断）。そ
うすると例えば前述の第６実施例の場合において、書込
み済の回線設定用アドレスＡを他方のメモリ面に複写し
ている途中でそのクロック断が発生したとすると、その
メモリ面の内容は上記アドレスＡとは全く異なったもの
になり、次回の回線定時には全く誤った回線設定が行わ
れてしまうことになる。
【００５９】そこで外部からの回線設定情報Ｃの情報源
（マイコンインタフェース３７）に最も近いところで、
その回線設定情報Ｃを一旦記憶してしまうことにする。
これを行うのが回線情報保持部７５である。ここに記憶
した上記情報Ｃは常にアドレスコントロールメモリ２４
に入力（書込む）するようにする。さらに好ましくは、
設定情報保持部７５は、上記の伝送系のクロック（Ｃｌ
ｏｃｋ）とは全く非同期な、ＴＳＡ回路２０内のクロッ
ク（図２２のＴＳＡＣＬＫ）によって動作するようにす
る。上記クロック（Ｃｌｏｃｋ）がクロック断となって
も、アクセスコントロールメモリ２４への書込みには支
障がないようにするためである。
（マイコンインタフェース３７）に最も近いところで、
その回線設定情報Ｃを一旦記憶してしまうことにする。
これを行うのが回線情報保持部７５である。ここに記憶
した上記情報Ｃは常にアドレスコントロールメモリ２４
に入力（書込む）するようにする。さらに好ましくは、
設定情報保持部７５は、上記の伝送系のクロック（Ｃｌ
ｏｃｋ）とは全く非同期な、ＴＳＡ回路２０内のクロッ
ク（図２２のＴＳＡＣＬＫ）によって動作するようにす
る。上記クロック（Ｃｌｏｃｋ）がクロック断となって
も、アクセスコントロールメモリ２４への書込みには支
障がないようにするためである。
【００６０】かくしてアクセスコントロールメモリ２４
への回線設定情報の供給信頼度は大幅に高まる。上記ク
ロック（ＴＳＡＣＬＫ）のクロック断は殆ど発生しない
からである。図２３は本発明の第８実施例を示す図（そ
の１）、図２４は同図（その２）である。なお、図２３
および図２４により表す第８実施例は、前述した第７実
施例との組み合わせにより例示しているが、第１、第
２、第３、第４、第５または第６実施例あるいは後述す
る第９実施例との組み合わせにより実現しても構わな
い。
への回線設定情報の供給信頼度は大幅に高まる。上記ク
ロック（ＴＳＡＣＬＫ）のクロック断は殆ど発生しない
からである。図２３は本発明の第８実施例を示す図（そ
の１）、図２４は同図（その２）である。なお、図２３
および図２４により表す第８実施例は、前述した第７実
施例との組み合わせにより例示しているが、第１、第
２、第３、第４、第５または第６実施例あるいは後述す
る第９実施例との組み合わせにより実現しても構わな
い。
【００６１】本実施例は、回線設定情報変換部２４から
の回線設定用アドレスＡに対してパリティビットを付加
するパリティ発生部８１と、このパリティ発生部８１を
経てアドレスコントロールメモリ２３に書き込まれた、
当該パリティビットが付加された回線設定用アドレスＡ
を、そのアドレスコントロールメモリ２３から読み出し
てパリティチェックを行うパリティ検出部８２とを備え
ることを特徴とするものである。
の回線設定用アドレスＡに対してパリティビットを付加
するパリティ発生部８１と、このパリティ発生部８１を
経てアドレスコントロールメモリ２３に書き込まれた、
当該パリティビットが付加された回線設定用アドレスＡ
を、そのアドレスコントロールメモリ２３から読み出し
てパリティチェックを行うパリティ検出部８２とを備え
ることを特徴とするものである。
【００６２】上記パリティビットの利用により、回線設
定情報（回線設定アドレスＡ）のデータ品質を高め、高
信頼度の回線設定を維持することが可能になる。本実施
例では、そのパリティチェックの結果を有効に処理する
ものとして、エラー保護部８３とエラー検出部８４とを
さらに備える。エラー保護部８３は、上記のパリティ検
出部８２からの検出結果により、各第１伝送データ（Ｓ
ＴＳ−１２）を構成する複数のチャネル（ＣＨ１〜ＣＨ
１２）の各々について全てパリティエラーなしであるか
否かを判定する。エラー検出部８４は、第２伝送データ
（ＳＴＳ−１９２）を構成する第１伝送データのグルー
プ（１６グループ）毎に設けられた複数（１６）のエラ
ー保護部８３からの出力の少なくとも１つから上記のパ
リティエラーなしを否定する結果が出力されたとき、ア
ラーム（Ａｌａｒｍ）を発生する。
定情報（回線設定アドレスＡ）のデータ品質を高め、高
信頼度の回線設定を維持することが可能になる。本実施
例では、そのパリティチェックの結果を有効に処理する
ものとして、エラー保護部８３とエラー検出部８４とを
さらに備える。エラー保護部８３は、上記のパリティ検
出部８２からの検出結果により、各第１伝送データ（Ｓ
ＴＳ−１２）を構成する複数のチャネル（ＣＨ１〜ＣＨ
１２）の各々について全てパリティエラーなしであるか
否かを判定する。エラー検出部８４は、第２伝送データ
（ＳＴＳ−１９２）を構成する第１伝送データのグルー
プ（１６グループ）毎に設けられた複数（１６）のエラ
ー保護部８３からの出力の少なくとも１つから上記のパ
リティエラーなしを否定する結果が出力されたとき、ア
ラーム（Ａｌａｒｍ）を発生する。
【００６３】図２５は本発明に係る第９実施例を示す図
（その１）、図２６は同図（その２）である。なお、図
２５および図２６により表す第９実施例は、前述した第
８実施例との組み合わせにより例示しているが、第１〜
第７実施例のいずれかとの組み合わせにより実現しても
構わない。本実施例は、マイコンインタフェース（μ-C
OM INF）３７を介して接続する外部のマイコン（図示せ
ず）から与えられた回線設定情報Ｃが、回線設定情報変
換部２４にて正しく回線設定用アドレスＡに変換され、
しかもアドレスコントロールメモリ（ＡＣＭ）２３に正
しく書き込まれたかを監視するために、その回線設定情
報変換部２４と逆動作をする回線設定情報逆変換部９１
を設ける。この逆変換部９１は、アドレスコントロール
メモリ２３に書き込まれた回線設定用アドレスＡを回線
設定情報逆変換部にフィードバックして元の回線設定情
報Ｃ′を再生する。さらに前述のマイコンに転送する。
該マイコンは、戻された回線設定情報Ｃ′が、送り出し
た原回線設定情報Ｃと一致するか確認する。
（その１）、図２６は同図（その２）である。なお、図
２５および図２６により表す第９実施例は、前述した第
８実施例との組み合わせにより例示しているが、第１〜
第７実施例のいずれかとの組み合わせにより実現しても
構わない。本実施例は、マイコンインタフェース（μ-C
OM INF）３７を介して接続する外部のマイコン（図示せ
ず）から与えられた回線設定情報Ｃが、回線設定情報変
換部２４にて正しく回線設定用アドレスＡに変換され、
しかもアドレスコントロールメモリ（ＡＣＭ）２３に正
しく書き込まれたかを監視するために、その回線設定情
報変換部２４と逆動作をする回線設定情報逆変換部９１
を設ける。この逆変換部９１は、アドレスコントロール
メモリ２３に書き込まれた回線設定用アドレスＡを回線
設定情報逆変換部にフィードバックして元の回線設定情
報Ｃ′を再生する。さらに前述のマイコンに転送する。
該マイコンは、戻された回線設定情報Ｃ′が、送り出し
た原回線設定情報Ｃと一致するか確認する。
【００６４】回線設定情報逆変換部９１は、回線設定用
アドレスＡのみを再生すればよいから、既述の回線設定
情報変換部２４の構成と全く同じである必要はなく、該
変換部２４の構成要素のうち、データ変換部（ＣＮＶＤ
Ｔ）３５に対応する構成要素のみがあればよい。これが
データ逆変換部（ＣＮＶＤＴ）９２である。かくして本
実施例によれば回線設定の誤りを確実に監視でき、回線
設定の信頼度を高めることができる。
アドレスＡのみを再生すればよいから、既述の回線設定
情報変換部２４の構成と全く同じである必要はなく、該
変換部２４の構成要素のうち、データ変換部（ＣＮＶＤ
Ｔ）３５に対応する構成要素のみがあればよい。これが
データ逆変換部（ＣＮＶＤＴ）９２である。かくして本
実施例によれば回線設定の誤りを確実に監視でき、回線
設定の信頼度を高めることができる。
【００６５】以上、本発明の代表的な実施例を説明した
ので、以下、これら実施例における要部の詳細例につい
て説明を加える。図２７は各実施例において示すパネル
３０の詳細例を示す図（その１）、図２８は同図（その
２）である。両図を参照すると、入力され伝送データＤ
ｉｎは１２８ビットのパラレル信号であり、各６４ビッ
トの第１および第２伝送データ（ＤＡＴＡ１，ＤＡＴＡ
２）が、それぞれ第１および第２のデータメモリ（ＤＴ
Ｍ−ＲＡＭ）３１および３２に入力される。その書込み
アドレスはＩＡＤＴとして、スイッチコントロール部
（ＳＷＣＮＴ）３４内のＤＴ・ＲＡＭ書込みアドレス生
成部１０１より与えられる。これはシーケンシャルな書
込みである。
ので、以下、これら実施例における要部の詳細例につい
て説明を加える。図２７は各実施例において示すパネル
３０の詳細例を示す図（その１）、図２８は同図（その
２）である。両図を参照すると、入力され伝送データＤ
ｉｎは１２８ビットのパラレル信号であり、各６４ビッ
トの第１および第２伝送データ（ＤＡＴＡ１，ＤＡＴＡ
２）が、それぞれ第１および第２のデータメモリ（ＤＴ
Ｍ−ＲＡＭ）３１および３２に入力される。その書込み
アドレスはＩＡＤＴとして、スイッチコントロール部
（ＳＷＣＮＴ）３４内のＤＴ・ＲＡＭ書込みアドレス生
成部１０１より与えられる。これはシーケンシャルな書
込みである。
【００６６】一方、第１および第２のデータメモリ３１
および３２からのデータ（Ｄｉｎ）の読出しは、読出し
アドレスはＲＢＤＴとして、ＤＴ・ＲＡＭ読出しアドレ
ス生成部１０２よりランダムに与えられる。このＲＢＤ
Ｔは、アドレスコントロールメモリ（ＡＣＭ）から、Ａ
ＣＭ・ＲＡＭ読出しアドレス生成部１０４によってアド
レスコントロールメモリ２３内のＡＣＭ・ＲＡＭ１０７
からシーケンシャルに読み出されたアドレスＩＡＣＭＤ
Ｔに基づいて生成される。ただし、ＤＴ・ＲＡＭ読出し
アドレス生成部１０２は、実際は波形整形のためのＦＦ
からなる。
および３２からのデータ（Ｄｉｎ）の読出しは、読出し
アドレスはＲＢＤＴとして、ＤＴ・ＲＡＭ読出しアドレ
ス生成部１０２よりランダムに与えられる。このＲＢＤ
Ｔは、アドレスコントロールメモリ（ＡＣＭ）から、Ａ
ＣＭ・ＲＡＭ読出しアドレス生成部１０４によってアド
レスコントロールメモリ２３内のＡＣＭ・ＲＡＭ１０７
からシーケンシャルに読み出されたアドレスＩＡＣＭＤ
Ｔに基づいて生成される。ただし、ＤＴ・ＲＡＭ読出し
アドレス生成部１０２は、実際は波形整形のためのＦＦ
からなる。
【００６７】ＡＣＭ・ＲＡＭ１０７へのデータ（回線設
定用アドレスＡ）およびそのデータのランダムな書込み
は、ＯＡＣＭＤＴおよびＩＡＡＣＭとしてＡＣＭ・ＲＡ
Ｍ書込みアドレスおよびデータ生成部１０３より与えら
れる。なお、ＡＣＭ・ＲＡＭ複写制御部１０５は、図２
０の第６実施例の場合に、複写制御のために用いる。図
２８を参照すると、既述のセレクタ（１６：１ ＳＥ
Ｌ）３３は、４：１ＭＵＸ部１０８とこれに接続する
４：１ ＭＵＸ部１０９とにより構成される。全体とし
て１６：１の選択を、２段に分けて行う。
定用アドレスＡ）およびそのデータのランダムな書込み
は、ＯＡＣＭＤＴおよびＩＡＡＣＭとしてＡＣＭ・ＲＡ
Ｍ書込みアドレスおよびデータ生成部１０３より与えら
れる。なお、ＡＣＭ・ＲＡＭ複写制御部１０５は、図２
０の第６実施例の場合に、複写制御のために用いる。図
２８を参照すると、既述のセレクタ（１６：１ ＳＥ
Ｌ）３３は、４：１ＭＵＸ部１０８とこれに接続する
４：１ ＭＵＸ部１０９とにより構成される。全体とし
て１６：１の選択を、２段に分けて行う。
【００６８】また補助信号発生手段４０は、ＳＷＣＮＴ
３４内のＨ１Ｈ２シフトタイミング生成部１０６から出
力されるタイミング信号により制御される。特に既述の
ＵＮＥＱコードを出力する場合、いわゆるＨ１バイトお
よびＨ２バイトの位置を基準とするので、そのためのタ
イミング信号を生成するのが該生成部１０６であり、例
えばカウンタより構成される。
３４内のＨ１Ｈ２シフトタイミング生成部１０６から出
力されるタイミング信号により制御される。特に既述の
ＵＮＥＱコードを出力する場合、いわゆるＨ１バイトお
よびＨ２バイトの位置を基準とするので、そのためのタ
イミング信号を生成するのが該生成部１０６であり、例
えばカウンタより構成される。
【００６９】図２９は図２８に示す補助信号発生手段４
０の詳細例を示す図（その１）、図３０は同図（その
２）である。まず図２９において、前述のＭＵＸ部１０
８および１０９は従属接続の２段のＦＦからなる。初段
のＦＦ（４グループのＦＦ）には、前述した時間スイッ
チ２２からの時間入れ替え後の伝送データが、図中の入
力データとして印加され、全体として１６：１の選択が
行われる。この選択は、前述したアドレスコントロール
メモリ２３から出力された４ビットのアドレスＡＤＲ
（図３等に示す）により行われる。この４ビットのアド
レスは、図３０においてＳＷ０〜ＳＷ３として示され
る。ＲＢＤＴは読出しアドレスであるが、図２９に示す
補助信号挿入部４１からのデータの読出しに用いられ
る。該挿入部４１は、図示するＳＴＳ−１ ＵＮＥＱ出
力を発生するか、ＳＴＳ−Ｎｃ ＵＮＥＱ（ｃはconcat
enated）出力を発生するか、Ｐ−ＡＩＳ出力を発生する
か、にそれぞれ応じて、対応する図示の各３ビットのい
ずれかのコードを出力する。これら３つの出力の詳細は
図３０の下欄に示す。ＰＴＲ値はポインタ値である。Ｓ
Ｓビットは外部から任意に書き込むことができる。なお
図３０において、３段のＦＦが用いられるのは、ＭＵＸ
部１０８、ＭＵＸ部１０９およびＵＮＥＱ ＆ ＰＡＩ
Ｓ挿入部４１へそれぞれ図中の下側から印加する信号の
出力タイミングを各部対応にずらすためである。
０の詳細例を示す図（その１）、図３０は同図（その
２）である。まず図２９において、前述のＭＵＸ部１０
８および１０９は従属接続の２段のＦＦからなる。初段
のＦＦ（４グループのＦＦ）には、前述した時間スイッ
チ２２からの時間入れ替え後の伝送データが、図中の入
力データとして印加され、全体として１６：１の選択が
行われる。この選択は、前述したアドレスコントロール
メモリ２３から出力された４ビットのアドレスＡＤＲ
（図３等に示す）により行われる。この４ビットのアド
レスは、図３０においてＳＷ０〜ＳＷ３として示され
る。ＲＢＤＴは読出しアドレスであるが、図２９に示す
補助信号挿入部４１からのデータの読出しに用いられ
る。該挿入部４１は、図示するＳＴＳ−１ ＵＮＥＱ出
力を発生するか、ＳＴＳ−Ｎｃ ＵＮＥＱ（ｃはconcat
enated）出力を発生するか、Ｐ−ＡＩＳ出力を発生する
か、にそれぞれ応じて、対応する図示の各３ビットのい
ずれかのコードを出力する。これら３つの出力の詳細は
図３０の下欄に示す。ＰＴＲ値はポインタ値である。Ｓ
Ｓビットは外部から任意に書き込むことができる。なお
図３０において、３段のＦＦが用いられるのは、ＭＵＸ
部１０８、ＭＵＸ部１０９およびＵＮＥＱ ＆ ＰＡＩ
Ｓ挿入部４１へそれぞれ図中の下側から印加する信号の
出力タイミングを各部対応にずらすためである。
【００７０】再び図２７および２８に戻りパネル３０に
ついてさらに詳しく説明する。図３１は図２７および図
２８に示すパネル３０について具体的なデータ例を示す
図（その１）、図３２は同図（その２）、図３３は同図
（その３）である。さらに、図３４は図３１におけるデ
ータメモリ３１の拡大図、図３５は図３１におけるデー
タメモリ３２の拡大図、図３６は図３２におけるデータ
メモリ３１の拡大図、図３７は図３２におけるデータメ
モリ３２の拡大図である。
ついてさらに詳しく説明する。図３１は図２７および図
２８に示すパネル３０について具体的なデータ例を示す
図（その１）、図３２は同図（その２）、図３３は同図
（その３）である。さらに、図３４は図３１におけるデ
ータメモリ３１の拡大図、図３５は図３１におけるデー
タメモリ３２の拡大図、図３６は図３２におけるデータ
メモリ３１の拡大図、図３７は図３２におけるデータメ
モリ３２の拡大図である。
【００７１】図３１〜図３７は、ＳＴＳ−１２→ＳＴＳ
−１９２のフォーマット変換を行う場合のデータ例、す
なわち当該パネル３０が図９１の多重部（ＭＸＳ）５内
に設けられる場合（ＡＤＤ側）のデータ例である（ただ
し、データＴＨＲＯＵＧＨ設定の場合）。図３１につい
て見ると、上欄はデータメモリ（ＤＴＭ）３１内に書き
込まれたデータ（ＬＰＧ１〜ＬＰＧ８×０〜Ｂワード）
を示し、中欄はデータメモリ（ＤＴＭ）３２内に書き込
まれたデータ（ＬＰＧ９〜ＬＰＧ１６×０〜Ｂワード）
を示し、下欄はアドレスコントロールメモリ（ＡＣＭ）
２３内に書き込まれたデータ（回線設定用アドレス）の
例を示す。
−１９２のフォーマット変換を行う場合のデータ例、す
なわち当該パネル３０が図９１の多重部（ＭＸＳ）５内
に設けられる場合（ＡＤＤ側）のデータ例である（ただ
し、データＴＨＲＯＵＧＨ設定の場合）。図３１につい
て見ると、上欄はデータメモリ（ＤＴＭ）３１内に書き
込まれたデータ（ＬＰＧ１〜ＬＰＧ８×０〜Ｂワード）
を示し、中欄はデータメモリ（ＤＴＭ）３２内に書き込
まれたデータ（ＬＰＧ９〜ＬＰＧ１６×０〜Ｂワード）
を示し、下欄はアドレスコントロールメモリ（ＡＣＭ）
２３内に書き込まれたデータ（回線設定用アドレス）の
例を示す。
【００７２】図３１の左端に示すＳ−ＳＷは、空間スイ
ッチによるいわゆる縦方向スイッチングを表し、上端の
Ｔ−ＳＷは、時間スイッチによるいわゆる横方向スイッ
チングを表す。下欄の右端に示すＳ−ＳＷ・ＣＯＮＴは
縦方向スイッチングの制御出力側を表し、Ｔ−ＳＷ・Ｃ
ＯＮＴは横方向スイッチングの制御出力側を表す。
ッチによるいわゆる縦方向スイッチングを表し、上端の
Ｔ−ＳＷは、時間スイッチによるいわゆる横方向スイッ
チングを表す。下欄の右端に示すＳ−ＳＷ・ＣＯＮＴは
縦方向スイッチングの制御出力側を表し、Ｔ−ＳＷ・Ｃ
ＯＮＴは横方向スイッチングの制御出力側を表す。
【００７３】次に図３２について見ると、上欄はデータ
メモリ３１から読み出されるデータの例を示し、下欄は
データメモリ３２から読み出されるデータの例を示す。
いずれの横方向の１６列の中からいずれを選択するか
は、図３３のセレクタ（１６：１ ＳＥＬ）３３により
定められる。図３３について見ると、そのセレクタ３３
はＳ−ＳＷ・ＣＯＮＴ（図３１）により制御される。Ｔ
−ＳＷ・ＣＯＮＴ（図３１）は、データメモリ３１およ
び３２（図３１）をアクセス制御するとともに、必要に
応じて図３３の補助信号挿入部４１も制御する。結局、
パネル３０からの出力は図３３の中欄に示すごとくな
る。図３３の下欄は、図２９で示したような各種補助信
号がとるべきコード例を示している。上位の４ビット
（７〜４）が用いられる。また図３３の上欄は、図３２
内の１つのチャネル（拡大した図３６の右上にあるＣＨ
３（＃１２９）の詳細（８ビット構成）を示す。なお、
タイムスロット番号（＃１〜＃１９２）は、伝送データ
の伝送路上のタイムスロット番号を表す。
メモリ３１から読み出されるデータの例を示し、下欄は
データメモリ３２から読み出されるデータの例を示す。
いずれの横方向の１６列の中からいずれを選択するか
は、図３３のセレクタ（１６：１ ＳＥＬ）３３により
定められる。図３３について見ると、そのセレクタ３３
はＳ−ＳＷ・ＣＯＮＴ（図３１）により制御される。Ｔ
−ＳＷ・ＣＯＮＴ（図３１）は、データメモリ３１およ
び３２（図３１）をアクセス制御するとともに、必要に
応じて図３３の補助信号挿入部４１も制御する。結局、
パネル３０からの出力は図３３の中欄に示すごとくな
る。図３３の下欄は、図２９で示したような各種補助信
号がとるべきコード例を示している。上位の４ビット
（７〜４）が用いられる。また図３３の上欄は、図３２
内の１つのチャネル（拡大した図３６の右上にあるＣＨ
３（＃１２９）の詳細（８ビット構成）を示す。なお、
タイムスロット番号（＃１〜＃１９２）は、伝送データ
の伝送路上のタイムスロット番号を表す。
【００７４】図３８は図２７および図２８に示すパネル
３０について具体的なデータ例を示す図（その１）、図
３９は同図（その２）、図４０は同図（その３）であ
る。さらに図４１は図３８におけるデータメモリ３１の
拡大図、図４２は図３８におけるデータメモリ３２の拡
大図、図４３は図３９におけるデータメモリ３１の拡大
図、図４４は図３９におけるデータメモリ３２の拡大図
である。
３０について具体的なデータ例を示す図（その１）、図
３９は同図（その２）、図４０は同図（その３）であ
る。さらに図４１は図３８におけるデータメモリ３１の
拡大図、図４２は図３８におけるデータメモリ３２の拡
大図、図４３は図３９におけるデータメモリ３１の拡大
図、図４４は図３９におけるデータメモリ３２の拡大図
である。
【００７５】図３８〜図４４は、ＳＴＳ−１９２→ＳＴ
Ｓ−１２のフォーマット変換を行う場合のデータ例、す
なわち当該パネル３０が図９１の分離部（ＤＭＳ）４内
に設けられる場合（ＤＲＯＰ側）のデータ例である（た
だし、データＴＨＲＯＵＧＨ設定の場合）。その他の詳
細は、図３１〜図３７について説明したのと全く同じで
ある。
Ｓ−１２のフォーマット変換を行う場合のデータ例、す
なわち当該パネル３０が図９１の分離部（ＤＭＳ）４内
に設けられる場合（ＤＲＯＰ側）のデータ例である（た
だし、データＴＨＲＯＵＧＨ設定の場合）。その他の詳
細は、図３１〜図３７について説明したのと全く同じで
ある。
【００７６】次に図２７および図２８に示したパネル３
０内での動作を各部に現れる信号のタイムチャートによ
って示す。図４５は図２７に示す各要部に現れる信号を
表すタイムチャートである。まず図４５の（ａ）欄に
は、ＣＬＫ，ＦＰ，ＤＡＴＡＩＮおよびＤＡＴＡＯＵＴ
の各タイムチャートが示される。
０内での動作を各部に現れる信号のタイムチャートによ
って示す。図４５は図２７に示す各要部に現れる信号を
表すタイムチャートである。まず図４５の（ａ）欄に
は、ＣＬＫ，ＦＰ，ＤＡＴＡＩＮおよびＤＡＴＡＯＵＴ
の各タイムチャートが示される。
【００７７】ＣＬＫは図２７の左端に示すクロックで例
えば７８MHz である。ＦＰはその左端に示すフレームパ
ルスＦＰであり、フレーム構成の伝送データの先頭位置
を示す。ＤＡＴＡＩＮは図２７の左端の伝送データＤｉ
ｎ（ＤＡＴＡ１＋ＤＡＴＡ２）に相当する。ＤＡＴＡ１
もＤＡＴＡ２もそれぞれ６４ビットパラレル（全１２８
ビット）で入力される。
えば７８MHz である。ＦＰはその左端に示すフレームパ
ルスＦＰであり、フレーム構成の伝送データの先頭位置
を示す。ＤＡＴＡＩＮは図２７の左端の伝送データＤｉ
ｎ（ＤＡＴＡ１＋ＤＡＴＡ２）に相当する。ＤＡＴＡ１
もＤＡＴＡ２もそれぞれ６４ビットパラレル（全１２８
ビット）で入力される。
【００７８】ＤＡＴＡＯＵＴは、図２８のＳＳＷ２２か
ら最終的に出力される伝送データＤｏｕｔ（ＤＡＴＡ）
の出力タイミングを表す。図４５の（ｂ）欄は、図２７
のＤＴ・ＲＡＭ書込みアドレス生成部１０１に関係する
信号のタイムチャートである。ＩＡＤＴは図２７に示す
信号ＩＡＤＴであり、各データメモリ（３１，３２）へ
のシーケンシャルな交互書込みを指示するもの、すなわ
ちそのときの書込みアドレス（WRITE ADDress ）であっ
て、繰り返しデータである。
ら最終的に出力される伝送データＤｏｕｔ（ＤＡＴＡ）
の出力タイミングを表す。図４５の（ｂ）欄は、図２７
のＤＴ・ＲＡＭ書込みアドレス生成部１０１に関係する
信号のタイムチャートである。ＩＡＤＴは図２７に示す
信号ＩＡＤＴであり、各データメモリ（３１，３２）へ
のシーケンシャルな交互書込みを指示するもの、すなわ
ちそのときの書込みアドレス（WRITE ADDress ）であっ
て、繰り返しデータである。
【００７９】図４５の（ｃ）欄は、図２７のＤＴ・ＲＡ
Ｍ読出しアドレス生成部１０２に関係する２つの信号の
タイムチャートである。ＩＡＣＭＤＴはデータメモリ
（３１，３２）からのランダムなデータの読出しを指示
するもので、そのアドレスはＡＣＭ２３内のＲＡＭ１０
７よりＲＥＡＤ ＤＡＴＡとして送出される。ＲＢＤＴ
は図２７に示す信号ＲＢＤＴであり、生成部１０２にて
ＦＦを経たのち読出しアドレスとしてデータメモリ（３
１，３２）に出力される。
Ｍ読出しアドレス生成部１０２に関係する２つの信号の
タイムチャートである。ＩＡＣＭＤＴはデータメモリ
（３１，３２）からのランダムなデータの読出しを指示
するもので、そのアドレスはＡＣＭ２３内のＲＡＭ１０
７よりＲＥＡＤ ＤＡＴＡとして送出される。ＲＢＤＴ
は図２７に示す信号ＲＢＤＴであり、生成部１０２にて
ＦＦを経たのち読出しアドレスとしてデータメモリ（３
１，３２）に出力される。
【００８０】図４５の（ｄ）欄は、図２７に示す信号Ｒ
ＢＡＣＭのタイムチャートを示し、前述した複写手段７
０（図２０）を使用する場合に、ＡＣＭ・ＲＡＭ１０７
の第１メモリ面と第２メモリ面とを交互切り換えするた
めの読出しアドレスをなし、指示ビット（ＭＳＢ）も含
む。図４６は図２７に示すＡＣＭ・ＲＡＭ１０７への書
込み制御に係る各種信号のタイムチャートを示す図であ
る。特に回線設定時（ＴＳＡ設定時）のタイムチャート
である。書込み有効時を示すＡＣＭＧＰＥＮ、図２７の
左端に示すＴＳＡＣＬＫ（ＴＳＡ用のクロック）、ＴＳ
ＡＡＤＤ（ＴＳＡ設定用のアドレス）、ＴＳＡＤＴ（Ｔ
ＳＡ設定用データ（回線設定用アドレスＡ））が示され
ている。
ＢＡＣＭのタイムチャートを示し、前述した複写手段７
０（図２０）を使用する場合に、ＡＣＭ・ＲＡＭ１０７
の第１メモリ面と第２メモリ面とを交互切り換えするた
めの読出しアドレスをなし、指示ビット（ＭＳＢ）も含
む。図４６は図２７に示すＡＣＭ・ＲＡＭ１０７への書
込み制御に係る各種信号のタイムチャートを示す図であ
る。特に回線設定時（ＴＳＡ設定時）のタイムチャート
である。書込み有効時を示すＡＣＭＧＰＥＮ、図２７の
左端に示すＴＳＡＣＬＫ（ＴＳＡ用のクロック）、ＴＳ
ＡＡＤＤ（ＴＳＡ設定用のアドレス）、ＴＳＡＤＴ（Ｔ
ＳＡ設定用データ（回線設定用アドレスＡ））が示され
ている。
【００８１】さらに、ＡＣＭ・ＲＡＭ１０７への書込み
クロックＡＣＭＣＫＩＡ、複写手段７０での複写毎に切
り替わるＩＡＡＣＭ（４），ＡＣＭ・ＲＡＭ１０７への
書込みアドレスであるＩＡＡＣＭ（３〜０），ＡＣＭ・
ＲＡＭ１０７への書込みデータであるＡＣＭＤＴ，ＡＣ
Ｍ・ＲＡＭ１０７を書込みイネーブルにするＡＣＭＧＰ
ＥＮＯがそれぞれ示されている。なお、本図中のセル
（ｃｅｌｌ）は、１つの回線設定データを表すときの１
単位である。各回線設定データのデータ量は大であるの
で、複数のセル（例えばＣｅｌｌ No.０〜Ｃｅｌｌ No.
７）に分割して、ＡＣＭ・ＲＡＭ１０７に格納する。
クロックＡＣＭＣＫＩＡ、複写手段７０での複写毎に切
り替わるＩＡＡＣＭ（４），ＡＣＭ・ＲＡＭ１０７への
書込みアドレスであるＩＡＡＣＭ（３〜０），ＡＣＭ・
ＲＡＭ１０７への書込みデータであるＡＣＭＤＴ，ＡＣ
Ｍ・ＲＡＭ１０７を書込みイネーブルにするＡＣＭＧＰ
ＥＮＯがそれぞれ示されている。なお、本図中のセル
（ｃｅｌｌ）は、１つの回線設定データを表すときの１
単位である。各回線設定データのデータ量は大であるの
で、複数のセル（例えばＣｅｌｌ No.０〜Ｃｅｌｌ No.
７）に分割して、ＡＣＭ・ＲＡＭ１０７に格納する。
【００８２】図４７は図２７に示すＡＣＭ・ＲＡＭ１０
７への書込み制御に係る各種信号のタイムチャートを示
す図である。特に複写手段７０（図２０）を使用すると
き（ＡＣＭ・ＲＡＭ複写時）のタイムチャートである。
本図の上から、上述と同様のクロックＣＬＫ，ＤＴＭ・
ＲＡＭ（３１，３２）への書込みアドレスであるＩＡＤ
Ｔ，ＤＴＭ・ＲＡＭ（３１，３２）からの読出しアドレ
スを指定するＲＢＤＴ，ＡＣＭ・ＲＡＭ１０７での有効
な書込み箇所を示すＡＣＭＳＥＬ（図２７の左端）、２
面構成のＡＣＭの面切替えを示すｓ ＡＣＭＳＥＬ、複
写手段７０による複写タイミングを示すｓ ＡＣＭＣＯ
ＰＹ、ＴＳＡ設定用のクロックＴＳＡＣＬＫ、ＴＳＡ設
定用のアドレスＴＳＡＡＤＤ、ＴＳＡ設定用のデータＴ
ＳＡＤＴ，ＡＣＭ・ＲＡＭ１０７への書込みイネーブル
を示すＡＣＭＧＰＥＮＯ，ＡＣＭ・ＲＡＭ１０７への書
込みクロックであるＡＣＭＣＫＩＡ，ＡＣＭ・ＲＡＭ１
０７への書込みアドレスであるＩＡＡＣＭの各タイムチ
ャートを示す。
７への書込み制御に係る各種信号のタイムチャートを示
す図である。特に複写手段７０（図２０）を使用すると
き（ＡＣＭ・ＲＡＭ複写時）のタイムチャートである。
本図の上から、上述と同様のクロックＣＬＫ，ＤＴＭ・
ＲＡＭ（３１，３２）への書込みアドレスであるＩＡＤ
Ｔ，ＤＴＭ・ＲＡＭ（３１，３２）からの読出しアドレ
スを指定するＲＢＤＴ，ＡＣＭ・ＲＡＭ１０７での有効
な書込み箇所を示すＡＣＭＳＥＬ（図２７の左端）、２
面構成のＡＣＭの面切替えを示すｓ ＡＣＭＳＥＬ、複
写手段７０による複写タイミングを示すｓ ＡＣＭＣＯ
ＰＹ、ＴＳＡ設定用のクロックＴＳＡＣＬＫ、ＴＳＡ設
定用のアドレスＴＳＡＡＤＤ、ＴＳＡ設定用のデータＴ
ＳＡＤＴ，ＡＣＭ・ＲＡＭ１０７への書込みイネーブル
を示すＡＣＭＧＰＥＮＯ，ＡＣＭ・ＲＡＭ１０７への書
込みクロックであるＡＣＭＣＫＩＡ，ＡＣＭ・ＲＡＭ１
０７への書込みアドレスであるＩＡＡＣＭの各タイムチ
ャートを示す。
【００８３】図４８は図２８に示す空間スイッチ（ＳＳ
Ｗ）２２およびスイッチコントロール部３４に関係する
各信号を表すタイムチャートである。特にＳＳＷ２２の
切替え制御に係るタイムチャート（同図の（ａ）欄）
と、ＳＷＣＮＴ３４内の、Ｈ１Ｈ２シフトタイミング生
成部１０６の動作に関係する信号のタイムチャート（同
図の（ｂ）欄）とを示す。
Ｗ）２２およびスイッチコントロール部３４に関係する
各信号を表すタイムチャートである。特にＳＳＷ２２の
切替え制御に係るタイムチャート（同図の（ａ）欄）
と、ＳＷＣＮＴ３４内の、Ｈ１Ｈ２シフトタイミング生
成部１０６の動作に関係する信号のタイムチャート（同
図の（ｂ）欄）とを示す。
【００８４】図４９は各実施例において示す回線設定情
報変換部２４の詳細例を示す図である。例えば図２を参
照して説明したとおり、回線設定情報変換部（ＡＣＭＣ
ＮＶ）２４は、データ変換部（ＣＮＶＤＴ）３５とアド
レス変換部３６とからなる。データ変換部３５およびア
ドレス変換部３６は、マイコンインタフェース３７から
の回線設定情報Ｃを受けて、それぞれ、回線設定用アド
レスＡおよび、コントロールメモリのアクセス用アドレ
スＢを出力する。
報変換部２４の詳細例を示す図である。例えば図２を参
照して説明したとおり、回線設定情報変換部（ＡＣＭＣ
ＮＶ）２４は、データ変換部（ＣＮＶＤＴ）３５とアド
レス変換部３６とからなる。データ変換部３５およびア
ドレス変換部３６は、マイコンインタフェース３７から
の回線設定情報Ｃを受けて、それぞれ、回線設定用アド
レスＡおよび、コントロールメモリのアクセス用アドレ
スＢを出力する。
【００８５】データ変換部３５は、前段ＦＦ１１１と、
データ変換エレメント（ＤＡＴＡＣＮＶ）１１２と、後
段ＦＦ１１３と、ＯＲゲート１１４と出力段ＦＦ１１５
とからなる。ＦＦ１１１とＦＦ１１３とエレメント１１
２はそれぞれ５ブロックで構成される。伝送データＤｉ
ｎの１９２チャネル分を一度に処理するのは困難なの
で、５ブロックにパラレルに情報Ｃを分配し、処理す
る。５つのブロックは、（ＣＨ１〜ＣＨ４８）…（ＣＨ
１４５〜ＣＨ１９２）および（ＵＮＥＱ ＆ ＰＡＩ
Ｓ）を受け持つ。
データ変換エレメント（ＤＡＴＡＣＮＶ）１１２と、後
段ＦＦ１１３と、ＯＲゲート１１４と出力段ＦＦ１１５
とからなる。ＦＦ１１１とＦＦ１１３とエレメント１１
２はそれぞれ５ブロックで構成される。伝送データＤｉ
ｎの１９２チャネル分を一度に処理するのは困難なの
で、５ブロックにパラレルに情報Ｃを分配し、処理す
る。５つのブロックは、（ＣＨ１〜ＣＨ４８）…（ＣＨ
１４５〜ＣＨ１９２）および（ＵＮＥＱ ＆ ＰＡＩ
Ｓ）を受け持つ。
【００８６】一方、図４９の下段に示すアクセス用アド
レスＢの変換部（ＣＮＶＡＤＤ）３６は、本図の左側に
示す２つの信号を受けて、本図の右側に示す３つの信号
（Ｂ）を出力する。各信号の役目は次のとおりである。
信号ＳＴＡＲＴは、同期をとるための先頭パルスであ
る。信号ＣＥＬＬは、大量のデータ（ＤＴＩＮ）を分割
して処理するためのデータの区分（既述のＣｅｌｌ No.
０〜Ｃｅｌｌ No.７）を示す。
レスＢの変換部（ＣＮＶＡＤＤ）３６は、本図の左側に
示す２つの信号を受けて、本図の右側に示す３つの信号
（Ｂ）を出力する。各信号の役目は次のとおりである。
信号ＳＴＡＲＴは、同期をとるための先頭パルスであ
る。信号ＣＥＬＬは、大量のデータ（ＤＴＩＮ）を分割
して処理するためのデータの区分（既述のＣｅｌｌ No.
０〜Ｃｅｌｌ No.７）を示す。
【００８７】信号ＡＣＭＧＰＥＮは、既に述べたとお
り、ＡＣＭ・ＲＡＭ１０７への書込みアドレスのイネー
ル信号であり、また、ＳＴＳ−１２の１６グループのう
ちのどのグループであるかをも表す。信号ＡＤＤＯＵＴ
は、ＡＣＭ・ＲＡＭ１０７への書込み時のアドレスを表
す。信号ＡＣＭＳＥＬは、ＡＣＭ・ＲＡＭ１０７が２面
構成のとき（例えば図１８に示す第１メモリ面２３−１
および第２メモリ面２３−２）、これらの面を切り替え
るタイミングを指示する信号である。
り、ＡＣＭ・ＲＡＭ１０７への書込みアドレスのイネー
ル信号であり、また、ＳＴＳ−１２の１６グループのう
ちのどのグループであるかをも表す。信号ＡＤＤＯＵＴ
は、ＡＣＭ・ＲＡＭ１０７への書込み時のアドレスを表
す。信号ＡＣＭＳＥＬは、ＡＣＭ・ＲＡＭ１０７が２面
構成のとき（例えば図１８に示す第１メモリ面２３−１
および第２メモリ面２３−２）、これらの面を切り替え
るタイミングを指示する信号である。
【００８８】上記信号ＡＣＭＧＰＥＮは、信号ＣＥＬＬ
（０）を入力として、ＦＦ付のＡＣＭＰＧＥＮ生成部１
２１から出力される。上記信号ＡＤＤＯＵＴは、信号Ｃ
ＥＬＬ（２ downto １）を入力として、ＦＦ付のアド
レス生成部１２２から出力される。上記信号ＡＣＭＳＥ
Ｌは、６４ビットのＡＣＭ・ＲＡＭ１０７の片面分のビ
ット（３２ビット）をカウントするカウンタ（０〜３
１）により生成され、その前段と後段にはタイミング調
整用のＦＦ１２３およびＦＦ１２５が設けられる。
（０）を入力として、ＦＦ付のＡＣＭＰＧＥＮ生成部１
２１から出力される。上記信号ＡＤＤＯＵＴは、信号Ｃ
ＥＬＬ（２ downto １）を入力として、ＦＦ付のアド
レス生成部１２２から出力される。上記信号ＡＣＭＳＥ
Ｌは、６４ビットのＡＣＭ・ＲＡＭ１０７の片面分のビ
ット（３２ビット）をカウントするカウンタ（０〜３
１）により生成され、その前段と後段にはタイミング調
整用のＦＦ１２３およびＦＦ１２５が設けられる。
【００８９】図５０は図２７、図２８および図４９に現
れる各信号を、Ｃｅｌｌ No.０について示すタイムチャ
ート、図５１は図２７、図２８および図４９に現れる各
信号を、Ｃｅｌｌ No.１について示すタイムチャート、
図５２は図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.２について示すタイムチャート、図５
３は図２７、図２８および図４９に現れる各信号を、Ｃ
ｅｌｌ No.３について示すタイムチャート、図５４は図
２７、図２８および図４９に現れる各信号を、Ｃｅｌｌ
No.４について示すタイムチャート、図５５は図２７、
図２８および図４９に現れる各信号を、Ｃｅｌｌ No.５
について示すタイムチャート、図５６は図２７、図２８
および図４９に現れる各信号を、Ｃｅｌｌ No.６につい
て示すタイムチャート、図５７は図２７、図２８および
図４９に現れる各信号を、Ｃｅｌｌ No.７について示す
タイムチャートである。ただし、ＡＤＤ側、すなわち図
９１の多重部（ＭＸＳ）５にＴＳＡ回路２０が設けられ
る場合について示す。また、図２７、図２８および図４
９に現れる各信号としては、図５０〜５７の各々に示す
７つの信号を選んでいる。
れる各信号を、Ｃｅｌｌ No.０について示すタイムチャ
ート、図５１は図２７、図２８および図４９に現れる各
信号を、Ｃｅｌｌ No.１について示すタイムチャート、
図５２は図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.２について示すタイムチャート、図５
３は図２７、図２８および図４９に現れる各信号を、Ｃ
ｅｌｌ No.３について示すタイムチャート、図５４は図
２７、図２８および図４９に現れる各信号を、Ｃｅｌｌ
No.４について示すタイムチャート、図５５は図２７、
図２８および図４９に現れる各信号を、Ｃｅｌｌ No.５
について示すタイムチャート、図５６は図２７、図２８
および図４９に現れる各信号を、Ｃｅｌｌ No.６につい
て示すタイムチャート、図５７は図２７、図２８および
図４９に現れる各信号を、Ｃｅｌｌ No.７について示す
タイムチャートである。ただし、ＡＤＤ側、すなわち図
９１の多重部（ＭＸＳ）５にＴＳＡ回路２０が設けられ
る場合について示す。また、図２７、図２８および図４
９に現れる各信号としては、図５０〜５７の各々に示す
７つの信号を選んでいる。
【００９０】図５０において、８分割された回線設定情
報Ｃの第１番目であるＣｅｌｌ No.０のセルは、２４チ
ャネル単位（ＣＨ１〜ＣＨ２４）で処理される。該セル
は８セル分（図５０〜図５７）あるので、これらを識分
するために信号ＣＥＬＬは３ビットからなる。各セルは
２４チャネル（ch）で、８セル分で１９２chとなる。信
号ＤＴＯＵＴは回線設定に応じて種々変化するので、図
では空白で示す。
報Ｃの第１番目であるＣｅｌｌ No.０のセルは、２４チ
ャネル単位（ＣＨ１〜ＣＨ２４）で処理される。該セル
は８セル分（図５０〜図５７）あるので、これらを識分
するために信号ＣＥＬＬは３ビットからなる。各セルは
２４チャネル（ch）で、８セル分で１９２chとなる。信
号ＤＴＯＵＴは回線設定に応じて種々変化するので、図
では空白で示す。
【００９１】信号ＡＤＤＯＵＴには具体的数値を記載し
てある。その他信号ＡＣＭＧＰＥＮ，ＯＡＣＭＤＴおよ
びＡＣＭＳＥＬ（図中の右端のｔにおいて一方のメモリ
面から他方のメモリ面に切り替わる）。なお、図中の
“変換（３bit シフト）”は、ＡＤＤＯＵＴとＤＴＯＵ
Ｔの出力処理を、ＦＦ等により時間的にずらして分散処
理することを表している。
てある。その他信号ＡＣＭＧＰＥＮ，ＯＡＣＭＤＴおよ
びＡＣＭＳＥＬ（図中の右端のｔにおいて一方のメモリ
面から他方のメモリ面に切り替わる）。なお、図中の
“変換（３bit シフト）”は、ＡＤＤＯＵＴとＤＴＯＵ
Ｔの出力処理を、ＦＦ等により時間的にずらして分散処
理することを表している。
【００９２】図５１〜図５７についても同様に説明され
る。図５８は図２７、図２８および図４９に現れる各信
号を、Ｃｅｌｌ No.０について示すタイムチャート、図
５９は図２７、図２８および図４９に現れる各信号を、
Ｃｅｌｌ No.１について示すタイムチャート、図６０は
図２７、図２８および図４９に現れる各信号を、Ｃｅｌ
ｌ No.２について示すタイムチャート、図６１は図２
７、図２８および図４９に現れる各信号を、Ｃｅｌｌ N
o.３について示すタイムチャート、図６２は図２７、図
２８および図４９に現れる各信号を、Ｃｅｌｌ No.４に
ついて示すタイムチャート、図６３は図２７、図２８お
よび図４９に現れる各信号を、Ｃｅｌｌ No.５について
示すタイムチャート、図６４は図２７、図２８および図
４９に現れる各信号を、Ｃｅｌｌ No.６について示すタ
イムチャート、図６５は図２７、図２８および図４９に
現れる各信号を、Ｃｅｌｌ No.７について示すタイムチ
ャートである。ただし、ＤＲＯＰ側、すなわち図９１の
分離部（ＤＭＳ）３にＴＳＡ回路２０が設けられる場合
について示す。その内容については、前述した図５０〜
図５７についての説明と同様である。
る。図５８は図２７、図２８および図４９に現れる各信
号を、Ｃｅｌｌ No.０について示すタイムチャート、図
５９は図２７、図２８および図４９に現れる各信号を、
Ｃｅｌｌ No.１について示すタイムチャート、図６０は
図２７、図２８および図４９に現れる各信号を、Ｃｅｌ
ｌ No.２について示すタイムチャート、図６１は図２
７、図２８および図４９に現れる各信号を、Ｃｅｌｌ N
o.３について示すタイムチャート、図６２は図２７、図
２８および図４９に現れる各信号を、Ｃｅｌｌ No.４に
ついて示すタイムチャート、図６３は図２７、図２８お
よび図４９に現れる各信号を、Ｃｅｌｌ No.５について
示すタイムチャート、図６４は図２７、図２８および図
４９に現れる各信号を、Ｃｅｌｌ No.６について示すタ
イムチャート、図６５は図２７、図２８および図４９に
現れる各信号を、Ｃｅｌｌ No.７について示すタイムチ
ャートである。ただし、ＤＲＯＰ側、すなわち図９１の
分離部（ＤＭＳ）３にＴＳＡ回路２０が設けられる場合
について示す。その内容については、前述した図５０〜
図５７についての説明と同様である。
【００９３】再び図４９に戻って、データ変換部（ＣＮ
ＶＤＴ）３５をさらに具体的に説明する。図６６はデー
タ変換部３５における変換動作（ＡＤＤ側）を表すテー
ブル（その１）、図６７は同テーブル（その２）、図６
８は同テーブル（その３）、図６９は同テーブル（その
４）である。
ＶＤＴ）３５をさらに具体的に説明する。図６６はデー
タ変換部３５における変換動作（ＡＤＤ側）を表すテー
ブル（その１）、図６７は同テーブル（その２）、図６
８は同テーブル（その３）、図６９は同テーブル（その
４）である。
【００９４】図６６はチャネル（ＣＨ）１〜チャネル
（ＣＨ）４８、図６７はＣＨ４９〜ＣＨ９６、図６８は
ＣＨ９７〜ＣＨ１４４、図６９はＣＨ１４５〜ＣＨ１９
２についてそれぞれ変換動作を表す。全図共通なので、
代表して図６６を参照しながら説明する。図６６におい
て、左欄（ＡＴＭ ＣＥＬＬ設定ＣＯＤＥ）は、マイコ
ンインタフェース３７からの回線設定情報Ｃのうちの入
力データＤＴＩＮ（回線設定用アドレスＡ）であり、各
チャネル対応に、パネル３０内での時間スイッチングお
よび空間スイッチングにおけるスイッチング情報に相当
する。ＡＴＭ（非同期転送モード）ＣＥＬＬの形式で入
力される設定コードなので、“ＡＴＭ ＣＥＬＬ設定Ｃ
ＯＤＥ”と称する。
（ＣＨ）４８、図６７はＣＨ４９〜ＣＨ９６、図６８は
ＣＨ９７〜ＣＨ１４４、図６９はＣＨ１４５〜ＣＨ１９
２についてそれぞれ変換動作を表す。全図共通なので、
代表して図６６を参照しながら説明する。図６６におい
て、左欄（ＡＴＭ ＣＥＬＬ設定ＣＯＤＥ）は、マイコ
ンインタフェース３７からの回線設定情報Ｃのうちの入
力データＤＴＩＮ（回線設定用アドレスＡ）であり、各
チャネル対応に、パネル３０内での時間スイッチングお
よび空間スイッチングにおけるスイッチング情報に相当
する。ＡＴＭ（非同期転送モード）ＣＥＬＬの形式で入
力される設定コードなので、“ＡＴＭ ＣＥＬＬ設定Ｃ
ＯＤＥ”と称する。
【００９５】図６６の右欄（ＡＣＭ・ＣＥＬＬ・ＣＯＤ
Ｅ）は、時間スイッチ（ＴＳＷ）２１に対する４ビット
制御コード（ＤＴＭタイムスロット番号）と空間スイッ
チ（ＳＳＷ）２２に対する４ビット制御コード（Space
SW番号）を示す。これらのコードは、前述のとおり、Ａ
ＣＭ・ＲＡＭ１０７に一旦格納されて、ＴＳＷ２１およ
びＳＳＷ２２を制御するので、ＡＣＭ・ＣＥＬＬ・ＣＯ
ＤＥと称する。なお、チャネルＣＨ１〜ＣＨ１９２以外
のチャネルのデータは、変換動作なしに、変換部２４を
データスルーさせる。また図６６の中央の欄（０（００
ｈ），６４（４０ｈ），１２８…）は、１〜１９２を１
０進数表示により区別するためのものである。
Ｅ）は、時間スイッチ（ＴＳＷ）２１に対する４ビット
制御コード（ＤＴＭタイムスロット番号）と空間スイッ
チ（ＳＳＷ）２２に対する４ビット制御コード（Space
SW番号）を示す。これらのコードは、前述のとおり、Ａ
ＣＭ・ＲＡＭ１０７に一旦格納されて、ＴＳＷ２１およ
びＳＳＷ２２を制御するので、ＡＣＭ・ＣＥＬＬ・ＣＯ
ＤＥと称する。なお、チャネルＣＨ１〜ＣＨ１９２以外
のチャネルのデータは、変換動作なしに、変換部２４を
データスルーさせる。また図６６の中央の欄（０（００
ｈ），６４（４０ｈ），１２８…）は、１〜１９２を１
０進数表示により区別するためのものである。
【００９６】図７０はデータ変換部３５における変換動
作（ＤＲＯＰ側）を表すテーブル（その１）、図７１は
同テーブル（その２）、図７２は同テーブル（その
３）、図７３は同テーブル（その４）である。図７０は
チャネル（ＣＨ）１〜チャネル（ＣＨ）４８、図７１は
ＣＨ４９〜ＣＨ９６、図７２はＣＨ９７〜ＣＨ１４４、
図７３はＣＨ１４５〜ＣＨ１９２についてそれぞれ変換
動作を表す。これらの図の説明は、上述した図６６の説
明と同様である。
作（ＤＲＯＰ側）を表すテーブル（その１）、図７１は
同テーブル（その２）、図７２は同テーブル（その
３）、図７３は同テーブル（その４）である。図７０は
チャネル（ＣＨ）１〜チャネル（ＣＨ）４８、図７１は
ＣＨ４９〜ＣＨ９６、図７２はＣＨ９７〜ＣＨ１４４、
図７３はＣＨ１４５〜ＣＨ１９２についてそれぞれ変換
動作を表す。これらの図の説明は、上述した図６６の説
明と同様である。
【００９７】再び図４９に戻って、アドレス変換部（Ｃ
ＮＶＡＤＤ）３６をさらに具体的に説明する。図７４は
アドレス変換部３６における変換動作（ＡＤＤ側）を表
すテーブル（その１）、図７５は同テーブル（その
２）、図７６は同テーブル（その３）、図７７は同テー
ブル（その４）である。
ＮＶＡＤＤ）３６をさらに具体的に説明する。図７４は
アドレス変換部３６における変換動作（ＡＤＤ側）を表
すテーブル（その１）、図７５は同テーブル（その
２）、図７６は同テーブル（その３）、図７７は同テー
ブル（その４）である。
【００９８】図７４はチャネル（ＣＨ）１〜チャネル
（ＣＨ）４８、図７５はＣＨ４９〜ＣＨ９６、図７６は
ＣＨ９７〜ＣＨ１４４、図７７はＣＨ１４５〜ＣＨ１９
２について、それぞれ変換動作を表す。全図共通なので
代表して図７４を参照しながら説明する。図７４におい
て、左欄（ＡＴＭ・ＣＥＬＬ・設定ＣＨ）は図４９の回
路の入力側（ＣＥＬＬおよびＳＴＡＲＴ）に対応し、２
４チャネル毎にインクリメントする既述の３ビットのセ
ルNo. （Ｃｅｌｌ番号）（Ｃｅｌｌ No.０〜Ｃｅｌｌ N
o.７）が入力される。これらのセルNo. とチャネル番号
（ＣＨ番号）の組に対応して、それぞれアドレス変換が
なされる。これは図７４の右欄（ＡＣＭ書込み制御）に
示される。すなわち上記の組に対応した信号ＡＣＭＧＰ
ＥＮおよび信号ＡＤＤＯＵＴの組に変換される。これら
の信号ＡＣＭＧＰＥＮおよびＡＤＤＯＵＴについては既
に説明した。
（ＣＨ）４８、図７５はＣＨ４９〜ＣＨ９６、図７６は
ＣＨ９７〜ＣＨ１４４、図７７はＣＨ１４５〜ＣＨ１９
２について、それぞれ変換動作を表す。全図共通なので
代表して図７４を参照しながら説明する。図７４におい
て、左欄（ＡＴＭ・ＣＥＬＬ・設定ＣＨ）は図４９の回
路の入力側（ＣＥＬＬおよびＳＴＡＲＴ）に対応し、２
４チャネル毎にインクリメントする既述の３ビットのセ
ルNo. （Ｃｅｌｌ番号）（Ｃｅｌｌ No.０〜Ｃｅｌｌ N
o.７）が入力される。これらのセルNo. とチャネル番号
（ＣＨ番号）の組に対応して、それぞれアドレス変換が
なされる。これは図７４の右欄（ＡＣＭ書込み制御）に
示される。すなわち上記の組に対応した信号ＡＣＭＧＰ
ＥＮおよび信号ＡＤＤＯＵＴの組に変換される。これら
の信号ＡＣＭＧＰＥＮおよびＡＤＤＯＵＴについては既
に説明した。
【００９９】他の図７５〜図７７についても同様であ
る。図７８はアドレス変換部３６における変換動作（Ｄ
ＲＯＰ側）を表すテーブル（その１）、図７９は同テー
ブル（その２）、図８０は同テーブル（その３）、図８
１は同テーブル（その４）である。図７８はチャネル
（ＣＨ）１〜チャネル（ＣＨ）４８、図７９はＣＨ４９
〜ＣＨ９６、図８０はＣＨ９７〜ＣＨ１４４、図８１は
ＣＨ１４５〜ＣＨ１９２について、それぞれアドレス変
換動作を表す。その内容については前述した図７４〜図
７７についての説明と同様である。
る。図７８はアドレス変換部３６における変換動作（Ｄ
ＲＯＰ側）を表すテーブル（その１）、図７９は同テー
ブル（その２）、図８０は同テーブル（その３）、図８
１は同テーブル（その４）である。図７８はチャネル
（ＣＨ）１〜チャネル（ＣＨ）４８、図７９はＣＨ４９
〜ＣＨ９６、図８０はＣＨ９７〜ＣＨ１４４、図８１は
ＣＨ１４５〜ＣＨ１９２について、それぞれアドレス変
換動作を表す。その内容については前述した図７４〜図
７７についての説明と同様である。
【０１００】次に第２実施例（図４および図５）につい
て見ると、この第２実施例の特徴は補助信号発生手段４
０を備えることにある。そしてこの手段４０の詳細につ
いては図２８、図２９および図３０に示した。この手段
４０に印加すべき、ＡＣＭ２３からのアドレス（図５の
ＡＤＤＲ＊４）について説明する。図８２はＡＣＭ２３
からの出力コードの一例を示すテーブルである。本図の
左欄はチャネル番号（ＣＨ・No. ）を示し、既述の１９
２チャネル（ＣＨ１〜ＣＨ１９２）が割り付けられる。
本図の右欄は、ＣＨ１〜ＣＨ１９２の各々を指定するた
めの、アドレスコントロールメモリ（ＡＣＭ）２３から
の出力コード（ＡＣＭ・Ｃｏｄｅ）のビットパターンを
示す。このビットパターンは各８ビットである。
て見ると、この第２実施例の特徴は補助信号発生手段４
０を備えることにある。そしてこの手段４０の詳細につ
いては図２８、図２９および図３０に示した。この手段
４０に印加すべき、ＡＣＭ２３からのアドレス（図５の
ＡＤＤＲ＊４）について説明する。図８２はＡＣＭ２３
からの出力コードの一例を示すテーブルである。本図の
左欄はチャネル番号（ＣＨ・No. ）を示し、既述の１９
２チャネル（ＣＨ１〜ＣＨ１９２）が割り付けられる。
本図の右欄は、ＣＨ１〜ＣＨ１９２の各々を指定するた
めの、アドレスコントロールメモリ（ＡＣＭ）２３から
の出力コード（ＡＣＭ・Ｃｏｄｅ）のビットパターンを
示す。このビットパターンは各８ビットである。
【０１０１】８ビットで表すことのできるビットパター
ンの数は１９２を超える。そこで第２実施例の好ましい
態様としては、アドレスコントロールメモリ（ＡＣＭ）
２３からの回線設定用アドレスＡを構成するビットパタ
ーン群（図８２のＢＰ＋ｂｐ）のうちその回線設定用ア
ドレスに使用されない空きのビットパターン（図８２の
ｂｐ）を、既述した補助信号挿入コード（ＳＴＳ−１
ＵＮＥＱ，Ｐ−ＡＩＳ等）に割り付けるようにする。こ
れら補助信号挿入コードは図２９に示した。この図２９
に示した１１０＊や１１１０等が、図８９の下段に示す
ビットパターンｂｐ、特にその上位４ビットに該当す
る。
ンの数は１９２を超える。そこで第２実施例の好ましい
態様としては、アドレスコントロールメモリ（ＡＣＭ）
２３からの回線設定用アドレスＡを構成するビットパタ
ーン群（図８２のＢＰ＋ｂｐ）のうちその回線設定用ア
ドレスに使用されない空きのビットパターン（図８２の
ｂｐ）を、既述した補助信号挿入コード（ＳＴＳ−１
ＵＮＥＱ，Ｐ−ＡＩＳ等）に割り付けるようにする。こ
れら補助信号挿入コードは図２９に示した。この図２９
に示した１１０＊や１１１０等が、図８９の下段に示す
ビットパターンｂｐ、特にその上位４ビットに該当す
る。
【０１０２】上記のように余りのビットパターンｂｐを
利用することにより、上記の補助信号挿入コードとして
独立した別のコードを用意する必要がない、という利点
をもたらす。次に第４実施例（図１５および図１６）に
ついてもう少し詳しく説明する。この第４実施例の特徴
は初期化モード生成部６２を備えることにある。
利用することにより、上記の補助信号挿入コードとして
独立した別のコードを用意する必要がない、という利点
をもたらす。次に第４実施例（図１５および図１６）に
ついてもう少し詳しく説明する。この第４実施例の特徴
は初期化モード生成部６２を備えることにある。
【０１０３】図８３は初期化モード生成部６２の具体例
を示す図である。本図において、左端のＴＰはタイミン
グパルスであり、例えば７８MHz のクロックＣＬＫを、
リセット信号ＲＳＴの入力があったときから、バイナリ
カウンタ１３１にて分周する。この分周クロックに同期
してデコーダ１３３とセレクタ１３４が動作する。デコ
ーダ１３３は、図８２に示したＡＣＭ Ｃｏｄｅのいず
れかを選択するためのＡＣＭ Ｃｏｄｅ選択信号を出力
する。
を示す図である。本図において、左端のＴＰはタイミン
グパルスであり、例えば７８MHz のクロックＣＬＫを、
リセット信号ＲＳＴの入力があったときから、バイナリ
カウンタ１３１にて分周する。この分周クロックに同期
してデコーダ１３３とセレクタ１３４が動作する。デコ
ーダ１３３は、図８２に示したＡＣＭ Ｃｏｄｅのいず
れかを選択するためのＡＣＭ Ｃｏｄｅ選択信号を出力
する。
【０１０４】一方、既述のマイコンからＵＮＥＱモード
なのかＤＡＴＡ・ＴＨＲＯＵＧＨモードなのかを示すモ
ード設定指令が与えられる。このモード設定指令は、セ
レクタ１３４を制御し、ＵＮＥＱモードのときは、ＵＮ
ＥＱコード生成部１３２からの出力を選択してパネル３
０側に送出する。ＤＡＴＡ・ＴＨＲＯＵＧＨモードのと
きはこれを表す信号をパネル３０側に送出する。
なのかＤＡＴＡ・ＴＨＲＯＵＧＨモードなのかを示すモ
ード設定指令が与えられる。このモード設定指令は、セ
レクタ１３４を制御し、ＵＮＥＱモードのときは、ＵＮ
ＥＱコード生成部１３２からの出力を選択してパネル３
０側に送出する。ＤＡＴＡ・ＴＨＲＯＵＧＨモードのと
きはこれを表す信号をパネル３０側に送出する。
【０１０５】次に第６実施例（図１９および図２０）に
ついて見ると、この第６実施例の特徴は、ＡＣＭ２３を
２面構成（２３−１，２３−２）とするとともに、複写
手段７０を導入したことにある。図８４は図２０の構成
におけるメモリ面の切替えと複写についての動作を示す
フローチャート（その１）、図８５は同図（その２）で
ある。
ついて見ると、この第６実施例の特徴は、ＡＣＭ２３を
２面構成（２３−１，２３−２）とするとともに、複写
手段７０を導入したことにある。図８４は図２０の構成
におけるメモリ面の切替えと複写についての動作を示す
フローチャート（その１）、図８５は同図（その２）で
ある。
【０１０６】図８４の上段に示すＡＣＭ＃１およびＡＣ
Ｍ＃２はそれぞれ第１のＡＣＭ面（２３−１）および第
２のＡＣＭ面（２３−２）を示し、ＡＣＭ＃１の下方に
位置するステップ群は全てＡＣＭ＃１自体の動作を表
し、ＡＣＭ＃２の下方に位置するステップ群は全てＡＣ
Ｍ＃２自体の動作を表す。図８４において、＜１＞で
は、パワーオンリセット時において、ＡＣＭ＃１は書込
みモードでＡＣＭ＃２は読出しモードになるように定め
ておく。
Ｍ＃２はそれぞれ第１のＡＣＭ面（２３−１）および第
２のＡＣＭ面（２３−２）を示し、ＡＣＭ＃１の下方に
位置するステップ群は全てＡＣＭ＃１自体の動作を表
し、ＡＣＭ＃２の下方に位置するステップ群は全てＡＣ
Ｍ＃２自体の動作を表す。図８４において、＜１＞で
は、パワーオンリセット時において、ＡＣＭ＃１は書込
みモードでＡＣＭ＃２は読出しモードになるように定め
ておく。
【０１０７】ステップＳ１において、ＡＣＭ＃１はＴＳ
Ａ設定（回線設定）情報を受信してこれを自内に書き込
み、一方、ＡＣＭ＃２は自らのデータ（ＴＳＡ設定デー
タ）の読出しを実行する。＜２＞では、ＡＣＭの読出し
タイミングでリタイミングする。このリタイミングは、
ＡＣＭ＃１（又は＃２）の読出し中またはＡＣＭ＃２
（又は＃１）の書込み中に、面の切替えをすることを禁
止するために導入している。
Ａ設定（回線設定）情報を受信してこれを自内に書き込
み、一方、ＡＣＭ＃２は自らのデータ（ＴＳＡ設定デー
タ）の読出しを実行する。＜２＞では、ＡＣＭの読出し
タイミングでリタイミングする。このリタイミングは、
ＡＣＭ＃１（又は＃２）の読出し中またはＡＣＭ＃２
（又は＃１）の書込み中に、面の切替えをすることを禁
止するために導入している。
【０１０８】ＡＣＭＳＥＬ＝“０”ならば、ＡＣＭ＃１
を書込みモード、ＡＣＭ＃２を読出しモードにする。Ａ
ＣＭＳＥＬ＝“１”ならば、ＡＣＭ＃１を読出しモー
ド、ＡＣＭ＃２を書込みモードにする。ステップＳ２に
おいて、ＡＣＭ面の切替え要求が発生（＝“１”）して
いるか否かチェックする。Ｎｏならば、現在の状態を保
持する。Ｙｅｓならば、ＡＣＭ＃１は、ステップＳ７
（図８５）に至る。
を書込みモード、ＡＣＭ＃２を読出しモードにする。Ａ
ＣＭＳＥＬ＝“１”ならば、ＡＣＭ＃１を読出しモー
ド、ＡＣＭ＃２を書込みモードにする。ステップＳ２に
おいて、ＡＣＭ面の切替え要求が発生（＝“１”）して
いるか否かチェックする。Ｎｏならば、現在の状態を保
持する。Ｙｅｓならば、ＡＣＭ＃１は、ステップＳ７
（図８５）に至る。
【０１０９】一方、ＡＣＭ＃２はステップＳ３からＳ６
に至る。ステップＳ３において、ＡＣＭ＃２はＴＳＡ設
定情報を受信してこれを自内に書き込む。＜３＞では、
ＡＣＭ面の切替え後から、クロック（ＣＬＫ）の７８MH
z で１２ビットの期間中、複写手段７０による複写モー
ドとする。なお、複写時でのＴＳＡ設定は無効となる。
に至る。ステップＳ３において、ＡＣＭ＃２はＴＳＡ設
定情報を受信してこれを自内に書き込む。＜３＞では、
ＡＣＭ面の切替え後から、クロック（ＣＬＫ）の７８MH
z で１２ビットの期間中、複写手段７０による複写モー
ドとする。なお、複写時でのＴＳＡ設定は無効となる。
【０１１０】ステップＳ４において複写要求（＝
“１”）が発生する。ステップＳ５において、ＡＣＭ面
のＡＣＭ＃１からＡＣＭ＃２へ、ＡＣＭ＃１に書き込ん
だ情報を複写する。ステップＳ６において、複写要求が
消滅（＝“０”）すると、図８５のステップＳ７に至
る。
“１”）が発生する。ステップＳ５において、ＡＣＭ面
のＡＣＭ＃１からＡＣＭ＃２へ、ＡＣＭ＃１に書き込ん
だ情報を複写する。ステップＳ６において、複写要求が
消滅（＝“０”）すると、図８５のステップＳ７に至
る。
【０１１１】ステップＳ７において、ＡＣＭ＃２は、新
たなＴＳＡ設定情報を受信してこれを自内に書き込む。
一方、ＡＣＭ＃１は、上記の複写の終了を待って、自ら
データ（回線設定データ）を読み出す。ステップＳ８に
おいて、ＡＣＭ面の切替え要求が消滅するまでこれまで
の状態を保持し、その切替え要求が消滅すると、ＡＣＭ
＃１はステップＳ９よりステップ１２に至る。
たなＴＳＡ設定情報を受信してこれを自内に書き込む。
一方、ＡＣＭ＃１は、上記の複写の終了を待って、自ら
データ（回線設定データ）を読み出す。ステップＳ８に
おいて、ＡＣＭ面の切替え要求が消滅するまでこれまで
の状態を保持し、その切替え要求が消滅すると、ＡＣＭ
＃１はステップＳ９よりステップ１２に至る。
【０１１２】ステップＳ９において、ＡＣＭ＃１はＴＳ
Ａ設定情報を受信してこれを自内に書き込む。ステップ
Ｓ１０において、複写要求が発生（＝“１”）したか調
べ、発生したらステップＳ１１に至る。ステップＳ１１
において、ＡＣＭ面のＡＣＭ＃２からＡＣＭ＃１へ、Ａ
ＣＭ＃２に書き込んだ情報を複写する。
Ａ設定情報を受信してこれを自内に書き込む。ステップ
Ｓ１０において、複写要求が発生（＝“１”）したか調
べ、発生したらステップＳ１１に至る。ステップＳ１１
において、ＡＣＭ面のＡＣＭ＃２からＡＣＭ＃１へ、Ａ
ＣＭ＃２に書き込んだ情報を複写する。
【０１１３】ステップＳ１２において、複写要求が消滅
（＝“０”）したら、初めのステップＳ１に戻る。次に
第８実施例（図２３および図２４）についてもう少し詳
しく説明する。この第８実施例は、アドレスコントロー
ルメモリ（ＡＣＭ）２３からの回線設定アドレスの高い
品質を維持すべく、パリティ発生部８１、パリティ検出
部８２、エラー保護部８３およびエラー検出部８４等か
らなるエラー検出機構を備えることを特徴とするもので
ある。
（＝“０”）したら、初めのステップＳ１に戻る。次に
第８実施例（図２３および図２４）についてもう少し詳
しく説明する。この第８実施例は、アドレスコントロー
ルメモリ（ＡＣＭ）２３からの回線設定アドレスの高い
品質を維持すべく、パリティ発生部８１、パリティ検出
部８２、エラー保護部８３およびエラー検出部８４等か
らなるエラー検出機構を備えることを特徴とするもので
ある。
【０１１４】図８６は第８実施例（図２３、図２４）に
おけるエラー検出機構の具体例を示す図（その１）、図
８７は同図（その２）である。図８６および図８７を参
照すると、データ変換部（ＣＮＶＤＴ）３５から供給さ
れたＴＳＡ設定データは、パリティ発生部８１（図８
６）に入力され、ここで例えば垂直パリティビット（Ｐ
ＴＹ結果）が付加される。
おけるエラー検出機構の具体例を示す図（その１）、図
８７は同図（その２）である。図８６および図８７を参
照すると、データ変換部（ＣＮＶＤＴ）３５から供給さ
れたＴＳＡ設定データは、パリティ発生部８１（図８
６）に入力され、ここで例えば垂直パリティビット（Ｐ
ＴＹ結果）が付加される。
【０１１５】ＰＴＹ結果を有するＴＳＡ設定データは一
旦アドレスコントロールメモリ（ＡＣＭ）２３に格納さ
れ、既に詳しく述べた読出し動作によって再び読み出さ
れると、一旦、パリティ検出部８２に入力される。この
パリティ検出の結果によりＰＴＹ（パリティ）エラーの
有無が判別される。上記ＰＴＹエラーは次にエラー保護
部８３（図８７）に入力される。
旦アドレスコントロールメモリ（ＡＣＭ）２３に格納さ
れ、既に詳しく述べた読出し動作によって再び読み出さ
れると、一旦、パリティ検出部８２に入力される。この
パリティ検出の結果によりＰＴＹ（パリティ）エラーの
有無が判別される。上記ＰＴＹエラーは次にエラー保護
部８３（図８７）に入力される。
【０１１６】ＰＴＹエラーの検出・解除条件は、以下の
とおりである。 ＰＴＹエラー＜２＞の検出条件：チャネルＣＨ１〜ＣＨ
１２のいずれか１つでもエラーがあった場合、つまりＣ
Ｈ１〜ＣＨ１２・ＰＴＹ ＥＲＲ＜１＞にエラーがあっ
た場合は即時に検出あり、とする。 ＰＴＹエラー＜２＞の解除条件：ＣＨ１〜ＣＨ１２すべ
てのＣＨがエラーでなかった場合、ＰＴＹエラー＜２＞
が１２回連続でエラーなしの場合にＰＴＹエラーを解除
する。
とおりである。 ＰＴＹエラー＜２＞の検出条件：チャネルＣＨ１〜ＣＨ
１２のいずれか１つでもエラーがあった場合、つまりＣ
Ｈ１〜ＣＨ１２・ＰＴＹ ＥＲＲ＜１＞にエラーがあっ
た場合は即時に検出あり、とする。 ＰＴＹエラー＜２＞の解除条件：ＣＨ１〜ＣＨ１２すべ
てのＣＨがエラーでなかった場合、ＰＴＹエラー＜２＞
が１２回連続でエラーなしの場合にＰＴＹエラーを解除
する。
【０１１７】エラー保護部８３の回路動作は次のとおり
である。 「検出」の場合 ＣＨ１〜ＣＨ１２・ＰＴＹ ＥＲＲ＜１＞があった場
合、“０”ダウンカウンタ１４２はＣＨ数である１２
（“１１００”）がロードされ、ＰＴＹエラー＜２＞が
即時発生する。
である。 「検出」の場合 ＣＨ１〜ＣＨ１２・ＰＴＹ ＥＲＲ＜１＞があった場
合、“０”ダウンカウンタ１４２はＣＨ数である１２
（“１１００”）がロードされ、ＰＴＹエラー＜２＞が
即時発生する。
【０１１８】「解除」の場合 ＣＨ１〜ＣＨ１２・ＰＴＹ ＥＲＲ＜１＞が連続１２回
なく、したがってダウンカウンタ１４２の出力Ｑ０〜Ｑ
３がすべて“０”の場合に解除される。ここに各部の動
作は次のとおりである。プリセッタ１４１は、“１１０
０”の固定値を生成してダウンカウンタ１４２のＤ入力
に印加する。
なく、したがってダウンカウンタ１４２の出力Ｑ０〜Ｑ
３がすべて“０”の場合に解除される。ここに各部の動
作は次のとおりである。プリセッタ１４１は、“１１０
０”の固定値を生成してダウンカウンタ１４２のＤ入力
に印加する。
【０１１９】ダウンカウンタ１４２は、４ビットのダウ
ンカウンタ（１５〜０）であり、本発明の回路動作では
カウンタ値１２〜０までのダウン動作のみを行う。ＯＲ
ゲート１４３は、ダウンカウンタ１４２のＱ出力（Ｑ０
〜Ｑ３）に対して論理和をとるものであり、Ｑ０〜Ｑ３
のいずれか１つでも“１”があれば、ＰＴＹエラーとす
る。またＡＬＬ“０”つまり、ＰＴＹエラーなしの状態
において、ダウンカウンタ１４２のダウン制御を防止す
る。つまりダウンカウンタ値０〜１５への制御を防止
し、“０”ホールドを行う。
ンカウンタ（１５〜０）であり、本発明の回路動作では
カウンタ値１２〜０までのダウン動作のみを行う。ＯＲ
ゲート１４３は、ダウンカウンタ１４２のＱ出力（Ｑ０
〜Ｑ３）に対して論理和をとるものであり、Ｑ０〜Ｑ３
のいずれか１つでも“１”があれば、ＰＴＹエラーとす
る。またＡＬＬ“０”つまり、ＰＴＹエラーなしの状態
において、ダウンカウンタ１４２のダウン制御を防止す
る。つまりダウンカウンタ値０〜１５への制御を防止
し、“０”ホールドを行う。
【０１２０】図８８は図８７のエラー保護部８３の動作
を表すフローチャート（その１）、図８９は同図（その
２）である。図８８および図８９において、楕円形のブ
ロック内の数値はダウンカウンタ１４２内のカウント値
を示す。まず、ＰＴＹエラーが発生するとカウント値１
２が該カウンタ１４２にロードされ、ＰＴＹエラーなし
の都度１２→１１→１０→…のようにダウンカウント
（Down Count）される。その間、一度でもＰＴＹエラー
が発生すれば、初めのカウント値（１２）に戻る。
を表すフローチャート（その１）、図８９は同図（その
２）である。図８８および図８９において、楕円形のブ
ロック内の数値はダウンカウンタ１４２内のカウント値
を示す。まず、ＰＴＹエラーが発生するとカウント値１
２が該カウンタ１４２にロードされ、ＰＴＹエラーなし
の都度１２→１１→１０→…のようにダウンカウント
（Down Count）される。その間、一度でもＰＴＹエラー
が発生すれば、初めのカウント値（１２）に戻る。
【０１２１】ＰＴＹエラーなしが１２回以上続けば、カ
ウント値は０をホールドし続ける。
ウント値は０をホールドし続ける。
【０１２２】
【発明の効果】以上詳細に説明したように本発明によれ
ば、従来の主流であったロジック回路を用いたタイムス
ロット・アサインメント（ＴＳＡ）回路を、メモリ、例
えばＲＡＭを利用して構成することにより、大容量の伝
送データを高い効率をもって、かつ、高い回線設定の自
由度をもって、伝送できる。
ば、従来の主流であったロジック回路を用いたタイムス
ロット・アサインメント（ＴＳＡ）回路を、メモリ、例
えばＲＡＭを利用して構成することにより、大容量の伝
送データを高い効率をもって、かつ、高い回線設定の自
由度をもって、伝送できる。
【０１２３】また同時に、ネット数や回路規模を低減
し、低電力消費のＴＳＡ回路を実現することができる。
し、低電力消費のＴＳＡ回路を実現することができる。
【図１】本発明に係るタイムスロット・アサインメント
回路の原理構成を表す図である。
回路の原理構成を表す図である。
【図２】本発明の第１実施例を示す図（その１）であ
る。
る。
【図３】本発明の第１実施例を示す図（その２）であ
る。
る。
【図４】本発明の第２実施例を示す図（その１）であ
る。
る。
【図５】本発明の第２実施例を示す図（その２）であ
る。
る。
【図６】本発明の第３実施例を示す図（その１）であ
る。
る。
【図７】本発明の第３実施例を示す図（その２）であ
る。
る。
【図８】フレームフォーマットの変換および回線設定の
様子を具体的に表す図（その１）である。
様子を具体的に表す図（その１）である。
【図９】フレームフォーマットの変換および回線設定の
様子を具体的に表す図（その２）である。
様子を具体的に表す図（その２）である。
【図１０】フレームフォーマットの変換および回線設定
の様子を具体的に表す図（その３）である。
の様子を具体的に表す図（その３）である。
【図１１】ＳＴＳ−１２の信号のフレームフォーマット
を示す図（その１）である。
を示す図（その１）である。
【図１２】ＳＴＳ−１２の信号のフレームフォーマット
を示す図（その２）である。
を示す図（その２）である。
【図１３】ＳＴＳ−１９２の信号のフレームフォーマッ
トを示す図（その１）である。
トを示す図（その１）である。
【図１４】ＳＴＳ−１９２の信号のフレームフォーマッ
トを示す図（その２）である。
トを示す図（その２）である。
【図１５】本発明の第４実施例を示す図（その１）であ
る。
る。
【図１６】本発明の第４実施例を示す図（その２）であ
る。
る。
【図１７】本発明の第５実施例を示す図（その１）であ
る。
る。
【図１８】本発明の第５実施例を示す図（その２）であ
る。
る。
【図１９】本発明の第６実施例を示す図（その１）であ
る。
る。
【図２０】本発明の第６実施例を示す図（その２）であ
る。
る。
【図２１】本発明の第７実施例を示す図（その１）であ
る。
る。
【図２２】本発明の第７実施例を示す図（その２）であ
る。
る。
【図２３】本発明の第８実施例を示す図（その１）であ
る。
る。
【図２４】本発明の第８実施例を示す図（その２）であ
る。
る。
【図２５】本発明の第９実施例を示す図（その１）であ
る。
る。
【図２６】本発明の第９実施例を示す図（その２）であ
る。
る。
【図２７】各実施例において示すパネル３０の詳細例を
示す図（その１）である。
示す図（その１）である。
【図２８】各実施例において示すパネル３０の詳細例を
示す図（その２）である。
示す図（その２）である。
【図２９】図２８に示す補助信号発生手段４０の詳細例
を示す図（その１）である。
を示す図（その１）である。
【図３０】図２８に示す補助信号発生手段４０の詳細例
を示す図（その２）である。
を示す図（その２）である。
【図３１】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その１）である。
て具体的なデータ例を示す図（その１）である。
【図３２】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その２）である。
て具体的なデータ例を示す図（その２）である。
【図３３】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その３）である。
て具体的なデータ例を示す図（その３）である。
【図３４】図３１におけるデータメモリ３１の拡大図で
ある。
ある。
【図３５】図３１におけるデータメモリ３２の拡大図で
ある。
ある。
【図３６】図３２におけるデータメモリ３１の拡大図で
ある。
ある。
【図３７】図３２におけるデータメモリ３２の拡大図で
ある。
ある。
【図３８】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その１）である。
て具体的なデータ例を示す図（その１）である。
【図３９】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その２）である。
て具体的なデータ例を示す図（その２）である。
【図４０】図２７および図２８に示すパネル３０につい
て具体的なデータ例を示す図（その３）である。
て具体的なデータ例を示す図（その３）である。
【図４１】図３８におけるデータメモリ３１の拡大図で
ある。
ある。
【図４２】図３８におけるデータメモリ３２の拡大図で
ある。
ある。
【図４３】図３９におけるデータメモリ３１の拡大図で
ある。
ある。
【図４４】図３９におけるデータメモリ３２の拡大図で
ある。
ある。
【図４５】図２７に示す各要部に現れる信号を表すタイ
ムチャートである。
ムチャートである。
【図４６】図２７に示すＡＣＭ・ＲＡＭ１０７への書込
み制御に係る各種信号のタイムチャートを示す図であ
る。
み制御に係る各種信号のタイムチャートを示す図であ
る。
【図４７】図２７に示すＡＣＭ・ＲＡＭ１０７への書込
み制御に係る各種信号のタイムチャートを示す図であ
る。
み制御に係る各種信号のタイムチャートを示す図であ
る。
【図４８】図２８に示す空間スイッチ（ＳＳＷ）２２お
よびスイッチコントロール部３４に関係する各信号を表
すタイムチャートである。
よびスイッチコントロール部３４に関係する各信号を表
すタイムチャートである。
【図４９】各実施例において示す回線設定情報変換部２
４の詳細例を示す図である。
４の詳細例を示す図である。
【図５０】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.０について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.０について示すタイムチャートであ
る。
【図５１】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.１について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.１について示すタイムチャートであ
る。
【図５２】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.２について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.２について示すタイムチャートであ
る。
【図５３】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.３について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.３について示すタイムチャートであ
る。
【図５４】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.４について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.４について示すタイムチャートであ
る。
【図５５】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.５について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.５について示すタイムチャートであ
る。
【図５６】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.６について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.６について示すタイムチャートであ
る。
【図５７】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.７について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.７について示すタイムチャートであ
る。
【図５８】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.０について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.０について示すタイムチャートであ
る。
【図５９】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.１について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.１について示すタイムチャートであ
る。
【図６０】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.２について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.２について示すタイムチャートであ
る。
【図６１】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.３について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.３について示すタイムチャートであ
る。
【図６２】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.４について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.４について示すタイムチャートであ
る。
【図６３】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.５について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.５について示すタイムチャートであ
る。
【図６４】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.６について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.６について示すタイムチャートであ
る。
【図６５】図２７、図２８および図４９に現れる各信号
を、Ｃｅｌｌ No.７について示すタイムチャートであ
る。
を、Ｃｅｌｌ No.７について示すタイムチャートであ
る。
【図６６】データ変換部３５における変換動作（ＡＤＤ
側）を表すテーブル（その１）である。
側）を表すテーブル（その１）である。
【図６７】データ変換部３５における変換動作（ＡＤＤ
側）を表すテーブル（その２）である。
側）を表すテーブル（その２）である。
【図６８】データ変換部３５における変換動作（ＡＤＤ
側）を表すテーブル（その３）である。
側）を表すテーブル（その３）である。
【図６９】データ変換部３５における変換動作（ＡＤＤ
側）を表すテーブル（その４）である。
側）を表すテーブル（その４）である。
【図７０】データ変換部３５における変換動作（ＤＲＯ
Ｐ側）を表すテーブル（その１）である。
Ｐ側）を表すテーブル（その１）である。
【図７１】データ変換部３５における変換動作（ＤＲＯ
Ｐ側）を表すテーブル（その２）である。
Ｐ側）を表すテーブル（その２）である。
【図７２】データ変換部３５における変換動作（ＤＲＯ
Ｐ側）を表すテーブル（その３）である。
Ｐ側）を表すテーブル（その３）である。
【図７３】データ変換部３５における変換動作（ＤＲＯ
Ｐ側）を表すテーブル（その４）である。
Ｐ側）を表すテーブル（その４）である。
【図７４】アドレス変換部３６における変換動作（ＡＤ
Ｄ側）を表すテーブル（その１）である。
Ｄ側）を表すテーブル（その１）である。
【図７５】アドレス変換部３６における変換動作（ＡＤ
Ｄ側）を表すテーブル（その２）である。
Ｄ側）を表すテーブル（その２）である。
【図７６】アドレス変換部３６における変換動作（ＡＤ
Ｄ側）を表すテーブル（その３）である。
Ｄ側）を表すテーブル（その３）である。
【図７７】アドレス変換部３６における変換動作（ＡＤ
Ｄ側）を表すテーブル（その４）である。
Ｄ側）を表すテーブル（その４）である。
【図７８】アドレス変換部３６における変換動作（ＤＲ
ＯＰ側）を表すテーブル（その１）である。
ＯＰ側）を表すテーブル（その１）である。
【図７９】アドレス変換部３６における変換動作（ＤＲ
ＯＰ側）を表すテーブル（その２）である。
ＯＰ側）を表すテーブル（その２）である。
【図８０】アドレス変換部３６における変換動作（ＤＲ
ＯＰ側）を表すテーブル（その３）である。
ＯＰ側）を表すテーブル（その３）である。
【図８１】アドレス変換部３６における変換動作（ＤＲ
ＯＰ側）を表すテーブル（その４）である。
ＯＰ側）を表すテーブル（その４）である。
【図８２】ＡＣＭ２３からの出力コードの一例を示すテ
ーブルである。
ーブルである。
【図８３】初期化モード生成部６２の具体例を示す図で
ある。
ある。
【図８４】図２０の構成におけるメモリ面の切替えと複
写についての動作を示すフローチャート（その１）であ
る。
写についての動作を示すフローチャート（その１）であ
る。
【図８５】図２０の構成におけるメモリ面の切替えと複
写についての動作を示すフローチャート（その２）であ
る。
写についての動作を示すフローチャート（その２）であ
る。
【図８６】第８実施例（図２３、図２４）におけるエラ
ー検出機構の具体例を示す図（その１）である。
ー検出機構の具体例を示す図（その１）である。
【図８７】第８実施例（図２３、図２４）におけるエラ
ー検出機構の具体例を示す図（その２）である。
ー検出機構の具体例を示す図（その２）である。
【図８８】図８７のエラー保護部８３の動作を表すフロ
ーチャート（その１）である。
ーチャート（その１）である。
【図８９】図８７のエラー保護部８３の動作を表すフロ
ーチャート（その２）である。
ーチャート（その２）である。
【図９０】本発明が適用される一例としてのリングネッ
トワークを示す図である。
トワークを示す図である。
【図９１】図９０に示した各ノードの主要部を表すブロ
ック図である。
ック図である。
【図９２】従来のＴＳＡ回路の概略を示す図である。
【図９３】図９２に示す回路の中の１つの段＜Ａ−ｎ＞
を詳細に表す図である。
を詳細に表す図である。
１…多重変換装置 ２…レシーバ部 ３…分離部 ４…多重／分離部 ５…多重部 ６…トランスミッタ部 ７…シフト・レジスタ １１…回線選択部 １２…面１データ選択部 １３…面２データ選択部 １４…ＰＧ回路 １５…ＡＣＭデコード回路 Ｉ…ＣＨ単位ＴＳＡ制御部 II…ＡＣＭデータデコード部 ２０…タイムスロット・アサインメント（ＴＳＡ）回路 ２１…時間スイッチ ２２…空間スイッチ ２３…アドレスコントロールメモリ ２４…回線設定情報変換部 ２５…伝送データメモリ ３０…パネル ３１…データメモリ ３２…データメモリ ３３…セレクタ ３４…スイッチコントロール部 ３５…データ変換部 ３６…アドレス変換部（ＣＮＶＡＤＤ） ３７…マイコンインタフェース ３８…受信ｆｉｆｏ ３９…送信ｆｉｆｏ ４０…補助信号発生手段 ４１…補助信号挿入部 ４２…コード検出部 ５０，５０′…フォーマット変換手段 ６１…セレクタ（ＳＥＬ） ６２…初期化モード生成部 ７０…複写手段 ７１…セレクタ（ＳＥＬ） ７２…フィードバックループ ７５…設定情報保持部 ８１…パリティ発生部 ８２…パリティ検出部 ８３…エラー保護部 ８４…エラー検出部 ９１…回線設定情報逆変換部 ９２…データ逆変換部 Ｄｉｎ，Ｄｏｕｔ…伝送データ Ａ…回線設定用アドレス Ｂ…コントロールメモリのアクセス用アドレス Ｃ…外部からの回線設定情報 ＡＣＤ…補助信号挿入コード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｑ 11/04 Ｈ０４Ｑ 11/04 Ｆ Ｍ (72)発明者 村上 康宏 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 塩田 昌宏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (18)
- 【請求項１】 伝送データをシーケンシャルに書き込む
伝送データメモリを備え、該伝送データに対して時間的
なスイッチングを行う時間スイッチと、 前記時間スイッチからの出力に対して空間的なスイッチ
ングを行う空間スイッチと、 前記時間スイッチおよび空間スイッチを制御する回線設
定用アドレスを出力するアドレスコントロールメモリ
と、 外部からの回線設定情報を、前記回線設定用アドレスと
前記アドレスコントロールメモリのアクセス用アドレス
とに変換する回線設定情報変換部とからなることを特徴
とするタイムスロット・アサインメント回路。 - 【請求項２】 前記伝送データメモリはＲＡＭ（Random
Access memory）からなり、第１多重レベルの第１伝送
データを複数多重化してなる第２伝送データが、前記伝
送データとして書き込まれ、前記回線設定用アドレスに
基づいて、該ＲＡＭより読み出される請求項１に記載の
タイムスロット・アサインメント回路。 - 【請求項３】 第１多重レベルの第１伝送データを複数
多重化してなる第２伝送データが、前記伝送データとし
て前記時間スイッチより出力され、前記空間スイッチは
その出力より、前記回線設定用アドレスに基づいて、１
つの前記第１伝送データを選択する請求項１に記載のタ
イムスロット・アサインメント回路。 - 【請求項４】 前記アドレスコントロールメモリはＲＡ
Ｍ（Random Accessmemory）からなり、 第１多重レベルの第１伝送データを複数多重化してなる
第２伝送データが、前記伝送データとして前記伝送デー
タメモリに書き込まれ、これを該伝送データメモリから
読み出すため、および 前記空間スイッチにおいて、前記時間スイッチからの出
力より１つの前記第１伝送データを選択するための、前
記回線設定情報変換部からの前記回線設定用アドレス
が、 前記回線設定情報変換部からの前記アドレスコントロー
ルメモリのアクセス用アドレスにより、該アドレスコン
トロールメモリにランダムに書き込まれ、前記時間スイ
ッチおよび前記空間スイッチに対してシリアルに読み出
される請求項１に記載のタイムスロット・アサインメン
ト回路。 - 【請求項５】 前記空間スイッチ内に、補助信号発生手
段を設け、該補助信号発生手段は、前記アドレスコント
ロールメモリからの前記回線設定用アドレスに含まれる
補助信号挿入コードに応答して、各前記第１伝送データ
を構成する複数のチャネルの中の該当のチャネルに、当
該補助信号を挿入する請求項３に記載のタイムスロット
・アサインメント回路。 - 【請求項６】 前記補助信号は、前記チャネルが未使用
であることを示す第１補助信号（ＵＮＥＱ）および前記
チャネルに障害が発生していることを示す第２補助信号
（Ｐ−ＡＩＳ）であって、前記補助信号発生手段は、前
記補助信号挿入コードを検出するコード検出部と、該補
助信号挿入コードが検出されたときに前記第１補助信号
（ＵＮＥＱ）および第２補助信号（Ｐ−ＡＩＳ）を生成
して当該チャネルに挿入する補助信号挿入部とを有する
請求項５に記載のタイムスロット・アサインメント回
路。 - 【請求項７】 前記回線設定情報変換部内にフォーマッ
ト変換手段を形成し、該フォーマット変換手段は、前記
第１多重レベルの第１伝送データを多重化したフレーム
フォーマットを、前記第２多重レベルの第２伝送データ
のフレームフォーマットへ変換制御するフォーマット変
換制御を行う請求項４に記載のタイムスロット・アサイ
ンメント回路。 - 【請求項８】 前記回線設定情報変換部内にフォーマッ
ト変換手段を形成し、該フォーマット変換手段は、前記
第２多重レベルの第２伝送データのフレームフォーマッ
トを、前記第１多重レベルの第１伝送データを多重化し
たフレームフォーマットへ変換制御するフォーマット変
換制御を行う請求項４に記載のタイムスロット・アサイ
ンメント回路。 - 【請求項９】 当該タイムスロット・アサインメント回
路を含む装置全体の装置立ち上げ時に、該タイムスロッ
ト・アサインメント回路自身を初期化するための初期化
指令を、前記回線設定情報変換部に入力する初期化モー
ド生成部を備える請求項４に記載のタイムスロット・ア
サインメント回路。 - 【請求項１０】 前記初期化指令は、前記第２伝送デー
タを構成する各チャネルが未使用であることを示す補助
信号（ＵＮＥＱ）を当該タイムスロット・アサインメン
ト回路から出力させるための指令または、入力された前
記伝送データをそのまま当該タイムスロット・アサイン
メント回路を通過させるべきことを示す補助信号（DATA
THROUGH）を当該タイムスロット・アサインメント回路
から出力させるための指令である請求項９に記載のタイ
ムスロット・アサインメント回路。 - 【請求項１１】 前記アドレスコントロールメモリは、
第１メモリ面および第２メモリ面を有する２面構成であ
り、前記回線設定用アドレスの該アドレスコントロール
メモリへの書込みおよび書き込まれた該回線設定用アド
レスの該アドレスコントロールメモリからの読出しを、
該第１メモリ面および第２メモリ面に対して交互に行う
請求項４に記載のタイムスロット・アサインメント回
路。 - 【請求項１２】 前記アドレスコントロールメモリを、
第１メモリ面および第２メモリ面を有する２面構成とす
るとともに、該アドレスコントロールメモリに連携する
複写手段を設け、 該複写手段は、 前記回線設定用アドレスの前記第１メモリ面および第２
メモリ面の一方の面に対する書込みが終了したとき、当
該書込み済の回線設定用アドレスを該第１メモリ面およ
び第２メモリ面の他方の面に複写し、かつ、新たな回線
設定用アドレスが与えられたときは、直前の前記回線設
定用アドレスに対して変更された部分のみについて該他
方の面への書き込みを行う請求項４に記載のタイムスロ
ット・アサインメント回路。 - 【請求項１３】 前記外部からの回線設定情報を記憶す
るとともにその記憶した情報を前記アドレスコントロー
ルメモリに供給する設定情報保持部を備える請求項４に
記載のタイムスロット・アサインメント回路。 - 【請求項１４】 前記設定情報保持部は、前記伝送デー
タの伝送系のクロックとは非同期な、タイムスロット・
アサインメント回路内のクロックによって動作する請求
項１３に記載のタイムスロット・アサインメント回路。 - 【請求項１５】 前記回線設定情報変換部からの前記回
線設定用アドレスに対してパリティビットを付加するパ
リティ発生部と、該パリティ発生部を経て前記アドレス
コントロールメモリに書き込まれた、該パリティビット
が付加された該回線設定用アドレスを、該アドレスコン
トロールメモリから読み出してパリティチェックを行う
パリティ検出部とを備える請求項４に記載のタイムスロ
ット・アサインメント回路。 - 【請求項１６】 前記パリティ検出部からの検出結果に
より、各前記第１伝送データを構成する複数のチャネル
の各々について全てパリティエラーなしであるか否かを
判定するエラー保護部と、前記第２伝送データを構成す
る前記第１伝送データのグループ毎に設けられた複数の
該エラー保護部からの出力の少なくとも１つから前記パ
リティエラーなしを否定する結果が出力されたときアラ
ームを発生するエラー検出部とを備える請求項１５に記
載のタイムスロット・アサインメント回路。 - 【請求項１７】 外部のマイコンから与えられた前記回
線設定情報が、前記回線設定情報変換部にて正しく前記
回線設定用アドレスに変換され、しかも前記アドレスコ
ントロールメモリに正しく書き込まれたかを監視するた
めに、該回線設定情報変換部と逆動作をする回線設定情
報逆変換部を設け、該アドレスコントロールメモリに書
き込まれた該回線設定用アドレスを該回線設定情報逆変
換部にフィードバックして元の前記回線設定情報を再生
し、さらに前記マイコンに転送する請求項１に記載のタ
イムスロット・アサインメント回路。 - 【請求項１８】 前記アドレスコントロールメモリから
の前記回線設定用アドレスを構成するビットパターン群
のうち該回線設定用アドレスに使用されない空きのビッ
トパターンを、前記補助信号挿入コードに割り付ける請
求項５に記載のタイムスロット・アサインメント回路。
Priority Applications (4)
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|---|---|---|---|
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| EP98117282A EP0944279B1 (en) | 1998-03-20 | 1998-09-11 | Time slot assignment circuit |
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|---|---|---|---|
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ID=13472237
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|---|---|---|---|
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-
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- 1998-03-20 JP JP07184398A patent/JP3429666B2/ja not_active Expired - Fee Related
- 1998-09-10 US US09/150,721 patent/US6330237B1/en not_active Expired - Lifetime
- 1998-09-11 DE DE69836412T patent/DE69836412T2/de not_active Expired - Lifetime
- 1998-09-11 EP EP98117282A patent/EP0944279B1/en not_active Expired - Lifetime
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