FR2649563A1 - Systeme de remise en phase de trains binaires avant combinaison - Google Patents
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Abstract
L'invention concerne un système de remise en phase de deux trains binaires ChA, ChB avant combinaison, comprenant des circuits de mémorisation 20, 21 associés à chaque train, et un circuit de gestion des adresses de lecture de ces circuits de mémorisation. Application notamment au domaine des faisceaux hertziens.
Description
Système de remise en phase de trains binaires avant combinaison
L'invention concerne un système de remise en phase de trains binaires avant combinaison.
L'invention concerne un système de remise en phase de trains binaires avant combinaison.
La qualité d'une transmission hertzienne impose le plus souvent la présence de deux canaux émission-réception, afin de pouvoir les combiner en vue d'améliorer le rapport signal à bruit, et par conséquent le taux d'erreur du message en sortie. Cette méthode permet de lutter contre les altérations affectant la transmission sur l'un des canaux ("fading", perturbateur).
La combinaison peut être réalisée en fréquence intermédiaire ou en bande de base, selon la formule
s(t) = OÇ *ra(t) + ss*rb(t) avec
s(t) : signal en sortie du combineur
ra(t), rb(t) : signaux en entrée α , ss : coefficients de combinaison, avec d = 1-B
En bande de base, deux solutions sont possibles
. combinaison linéaire où i E [O ; 1] et ss # [0 ; 1] . commutation où α # {0 ; 1} et ss # {0 ; 1}
Il est impératif, afin de ne pas provoquer d'erreurs ou de pertes de synchronisation, d'effectuer en réception une remise en phase des deux messages à combiner afin que les instants d'apparition des informations soient les mêmes sur les deux canaux.
s(t) = OÇ *ra(t) + ss*rb(t) avec
s(t) : signal en sortie du combineur
ra(t), rb(t) : signaux en entrée α , ss : coefficients de combinaison, avec d = 1-B
En bande de base, deux solutions sont possibles
. combinaison linéaire où i E [O ; 1] et ss # [0 ; 1] . commutation où α # {0 ; 1} et ss # {0 ; 1}
Il est impératif, afin de ne pas provoquer d'erreurs ou de pertes de synchronisation, d'effectuer en réception une remise en phase des deux messages à combiner afin que les instants d'apparition des informations soient les mêmes sur les deux canaux.
En effet, à la réception, il existe un décalage entre les messages des deux canaux dû aux différences de longueur des feeders et aux trajets de propagation :
d=df+d avec d : retard total
fp
df : retard fixe dû aux feeders
d : retard variable dû à la propagation p
Il convient donc de faire précéder le combineur par un dispositif capable de compenser en permanence ce retard.
d=df+d avec d : retard total
fp
df : retard fixe dû aux feeders
d : retard variable dû à la propagation p
Il convient donc de faire précéder le combineur par un dispositif capable de compenser en permanence ce retard.
Dans le système de l'invention on se place dans le cadre de la combinaison en bande de base, et on suppose que les messages binaires sont synchrones, c'est-à-dire que la densité de probabilité du décalage d tend vers zéro quand d augmente.
La demande de brevet français n 88 16137 (MM. Szcepanowski et de
Léon) décrit un dispositif de commutation d'un train binaire sur l'autre dans lequel on a : écriture de chaque train au rythme de son horloge dans une mémoire tampon ; lecture à l'aide d'une horloge commune synchronisée sur l'une des deux horloges d'écriture ; recherche de coincidence par gestion du nombre de coups d'horloge d'écriture commutation train + horloge sur ordre externe validé par la coincidence.
Léon) décrit un dispositif de commutation d'un train binaire sur l'autre dans lequel on a : écriture de chaque train au rythme de son horloge dans une mémoire tampon ; lecture à l'aide d'une horloge commune synchronisée sur l'une des deux horloges d'écriture ; recherche de coincidence par gestion du nombre de coups d'horloge d'écriture commutation train + horloge sur ordre externe validé par la coincidence.
Un système de remise en phase des messages binaires et de leurs horloges comme celui de l'invention doit satisfaire aux critères suivants . fonctionnement entièrement automatique . conception numérisée au maximum afin d'envisager l'intégration ultérieure dans un circuit prédiffusé ; . indépendance de la partie numérique vis-à-vis du débit . transparence face au contenu des messages binaires . aptitude à rattraper un décalage d'au moins + 20 bits . aptitude à fonctionner en présence de gigue et d'erreurs (entre les deux canaux) . reproductibilité et absence de réglage.
L'invention a pour but de répondre à ces différents critères
Elle propose, à cet effet, un système de remise en phase de deux trains binaires (ChA, ChB) avant combinaison, comprenant des circuits de mémorisations associés à chaque train, caractérisé en ce qu'il comprend un circuit de gestion des adresses de lecture de ces circuits de mémorisation.
Elle propose, à cet effet, un système de remise en phase de deux trains binaires (ChA, ChB) avant combinaison, comprenant des circuits de mémorisations associés à chaque train, caractérisé en ce qu'il comprend un circuit de gestion des adresses de lecture de ces circuits de mémorisation.
Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple non limitatif, en référence aux figures annexées sur lesquelles - la figure 1 illustre les circuits de transmission avec diversité d'ordre 2; - la figure 2 illustre le système selon l'invention ; - les figures 3 à 6 illustrent différentes parties du système selon l'invention tel que représenté en figure 2.
La figure 1 représente le synoptique de transmission d'un faisceau en diversité d'ordre 2. Le signal entrée E est après passage dans un interface 10 émis par deux émetteurs 11 et 12 sous la forme de deux trains binaire ChA et ChB. Après réception par deux récepteurs 13 et 14, les trains ChA et ChB sont remis en phase l'un par rapport à l'autre dans un circuit 15 pour compenser le décalage entre les signaux des deux canaux A et B. Les signaux sont ensuite entrés dans un combineur 16 suivi d'un interface 17.
L'invention concerne donc le système de remise en phase 15 des trains binaires ChA et ChB avant combinaison.
Dans le système de l'invention qui a pour mission de compenser le décalage entre les deux canaux A et B, tel que représenté sur la figure 2, chaque train binaire ChA (ChB) est écrit au rythme de son horloge HA (HB) dans un circuit 'interface de mémorisation 20 (21). On effectue la lecture de ces circuits 20 et 21 au rythme d'une horloge commune HXO.
Cette horloge HXO est obtenue en sortie d'une boucle de verrouillage de phase VCXO 22 ("Voltage Control Oscillator") recevant un signal horloge sélectionné et modifié Hsm d'un circuit de traitement des signaux horloges HA et HB.
Deux circuits de détection de butée 24 et 25 des circuits interfaces 20 et 21 permettent de gérer les bornes de ces circuits 20 et 21 et délivrent des signaux de détection et de butée DlA et TA (D1B, TB) qui sont envoyés sur le circuit de traitement horloge 23.
Un circuit d'analyse de coincidence 26 permet de piloter les deux circuits 20 et 21.
Les signaux représentés sur la figure 2 ont la signification suivante
ChA, CnB : trains binaires en entrée
HA, HB : horloges en entrée
SL : sélection du canal actif
HXO : horloge lissée issue du VCXO
AdW, AdR : adresses d'écriture, de lecture
Hsm : horloge sélectionnée et modifiée
D1, D12 ; T : signaux de détection ; et type de butée
CD, Vld Hscn : signaux de colncidence, de validation, horloge de recherche Hs : horloge sélectionnée
D1A, D1B : signaux de butée
MSB (A, B) : "most significant bits" (canal A ou B).
ChA, CnB : trains binaires en entrée
HA, HB : horloges en entrée
SL : sélection du canal actif
HXO : horloge lissée issue du VCXO
AdW, AdR : adresses d'écriture, de lecture
Hsm : horloge sélectionnée et modifiée
D1, D12 ; T : signaux de détection ; et type de butée
CD, Vld Hscn : signaux de colncidence, de validation, horloge de recherche Hs : horloge sélectionnée
D1A, D1B : signaux de butée
MSB (A, B) : "most significant bits" (canal A ou B).
Dans l'invention, chacun des circuits d'interface 20 et 21 comprend une RAM (Random Access Memory) double port, qui permet de séparer totalement l'écriture de la lecture, et qui permet une gestion des adresses très souple. Le circuit d'analyse de coïncidence 26 permet de déterminer le couple d'adresses de lecture afin que colncident en permanence les messages en sortie.
Le système de l'invention présente donc les particularités suivantes - la gestion des circuits mémoires tampon 20 et 21 (RAM) se fait par le biais des adresses de lecture et non par le nombre de coups d'horloge.
- les circuits 24 et 25 permettent de réaliser le traitement de butées (rapprochement lecture écriture) afin que la recherche puisse toujours trouver une issue.
- l'algorithme de recherche du circuit de colncidence 26 est optimisé en durée (très important en combinaison) afin de minimiser la durée de la recherche pendant laquelle les informations en sortie du canal correspondant sont altérées et nuisibles à la combinaison.
Dans l'exemple décrit le nombre de canaux est choisi égal à 2, mais il peut, tout aussi bien, être supérieur à 2 sans s'écarter du cadre de l'invention.
La figure 3 représente un schéma bloc de gestion des données et des adresses de chaque mémoire RAM 36 (37) contenue dans un circuit 20 (21). Les circuits représentés sont les mêmes pour chaque canal.
Le bus de données (ChA par exemple) est connecté, via une bascule de validation 35, à l'un des ports de la mémoire RAM 36, utilisé comme port d'écriture ; l'horloge associée HA pilote un compteur 27 qui génère les adresses d'écriture AdW.
Le même dispositif est utilisé pour la lecture, et utilise l'autre port de la mémoire. L'horloge commune HXO pilote un compteur 28 qui génère les adresses de lecture AdR. Toutefois, une bascule 29 n'autorise le démarrage du compteur d'adresses de lecture 28 que lorsque la mémoire 36 est à moitié remplie afin d'imposer un écart entre les adresses d'écriture et de lecture égal, au début, à la moitié de la capacité mémoire exploitée. De plus, les adresses de lecture issues du compteur 28 sont appliquées à la mémoire 36 via un additionneur 30 et une bascule de validation 34, afin d'ajouter un déplacement déterminé D lors de la phase de recherche.
Le déplacement D est obtenu grâce à un compteur d'étapes de recherche 31 suivi d'un codeur 32 ; le compteur 31 recevant le signal de coincidence CD et une horloge de recherche Hscn issus du circuit d'analyse de coincidence 26 représenté sur la figure 2.
L'horloge commune HXO est élaborée à l'aide de la boucle à verrouillage de phase 22 représentée sur la figure 2, synchronisée sur l'une des horloges d'entrée (HA ou HB) grâce au circuit de traitement horloge 23. Le canal dit actif est celui dont l'horloge sert de référence à la boucle 22.
La phase de recherche, qui s'effectue sur le canal non actif se déroule de la façon suivante : tant que les messages issus des mémoires
RAM 36 et 37 ne coïncident pas, est générée une suite de déplacement qui viennent s'ajouter à la sortie du compteur de lecture 28 : adresse de lecture = valeur des sorties du compteur de lecture + déplacement
Les différentes valeurs du déplacement permettent de décaler la lecture à différents endroits de la mémoire et de rechercher la coincidence. Lorsque cette dernière survient, la recherche est stoppée et le déplacement est mémorisé.
RAM 36 et 37 ne coïncident pas, est générée une suite de déplacement qui viennent s'ajouter à la sortie du compteur de lecture 28 : adresse de lecture = valeur des sorties du compteur de lecture + déplacement
Les différentes valeurs du déplacement permettent de décaler la lecture à différents endroits de la mémoire et de rechercher la coincidence. Lorsque cette dernière survient, la recherche est stoppée et le déplacement est mémorisé.
Les signaux CD et Hscn issus du circuit 28, qui sera détaillé plus loin, servent à piloter le compteur d'étapes de recherche 31 et la mémoire 33 de validation du déplacement.
La suite de valeurs du déplacement est générée comme suit D(n+l)=D(n)+f(n+l) où D(k) : valeur du déplacement à l'étape k
de recherche
f(k) : valeur codée de la sortie du compteur
d'étape de recherche
Le codage permet d'effectuer une exploration en zig-zag à partir de la valeur D du déplacement lors de la rupture de coincidence, selon la séquence : D, D+1, D-l, D+2, D-2, etc...
de recherche
f(k) : valeur codée de la sortie du compteur
d'étape de recherche
Le codage permet d'effectuer une exploration en zig-zag à partir de la valeur D du déplacement lors de la rupture de coincidence, selon la séquence : D, D+1, D-l, D+2, D-2, etc...
I1 est à noter que la recherche de coincidence doit être optimisée en vitesse car le canal non actif, entaché d'erreurs supplémentaires dues à la recherche, est utilisé dans la combinaison, ce qui dégrade très momentanément le message en sortie du combineur. Une information peut être appliquée à ce dernier afin de mettre à zéro le coefficient du canal en recherche pendant la durée de celle-ci.
La figure 4 illustre le circuit d'analyse de coincidence représenté en 26 sur la figure 2. Ce circuit comprend un compteur de divergences 38 qui reçoit d'une part le signal issu d'un circuit 39 ou exclusif des signaux MSB(A) et MSB(B) (most significant bits) des signaux en sortie des mémoires RAM 36 et 37, et d'autre part le signal
HX0/16 en sortie d'un diviseur par 16 40, et qui commande un circuit de décodage de seuil 41 suivi à la fois d'un registre à décalage 42 et d'un circuit de sélection 43 pour élaborer les signaux CD, Hscn, VîdA et VldB destinés aux différents circuits représentés sur la figure 2.
HX0/16 en sortie d'un diviseur par 16 40, et qui commande un circuit de décodage de seuil 41 suivi à la fois d'un registre à décalage 42 et d'un circuit de sélection 43 pour élaborer les signaux CD, Hscn, VîdA et VldB destinés aux différents circuits représentés sur la figure 2.
Ainsi dans ce circuit d'analyse de coincidence est réalisée une comparaison sur les MSB (Most Significant Bit) des messages en sortie des RAM.
L'analyse de coincidence repose sur deux paramètres : la durée de l'observation et le seuil de décision. La détermination de leur valeur repose sur la minimisation de la probabilité d'erreur sur la décision de coincidence. Les erreurs de décision sont dues aux erreurs présentes sur les messages ; elles consistent soit en une détection de coincidence alors que les trains ne sont pas en phase, soit en une détection de non coincidence alors que les trains sont en phase. A titre d'exemple des calculs ont mené à l'algorithme suivant . durée d'un cycle complet : 16 coups d'horloge . durée d'analyse : 14 coups d'horloge . seuil de première décision : au moins 10 coincidences seuil de décision principale : 4 cycles consécutifs avec coincidence.
Les différentes opérations à l'issue de l'analyse sont . non coincidence : passage à l'étape de recherche suivante . coincidence primaire : poursuite de l'analyse sur un autre cycle
(jusqu'à 4 au total) . coincidence principale : mémorisation du déplacement remise à zéro du
compteur d'étapes.
(jusqu'à 4 au total) . coincidence principale : mémorisation du déplacement remise à zéro du
compteur d'étapes.
Lors du fonctionnement du système de remise en phase, il peut survenir un "rapprochement" des adresses de lecture et d'écriture, allant même jusqu'à l'égalité ; ce qui provoque un conflit dans la RAM, et empêche le suivi des écarts entre les canaux : c'est le problème de la butée. Ce problème peut survenir soit lors d'une commutation de canal actif soit en phase de recherche.
La figure 5 illustre donc les circuits de traitement de butée, représentés schématiquement par les circuits 23, 24 et 25 sur la figure 2. Chaque circuit de détection de butée 24(25) comprend un soustracteur 46(47) recevant les adresses de lecture et d'écriture relié à un comparateur à seuil 48(49) qui délivre les signaux de butée D1, D12, T.
Ces signaux (relativement aux deux canaux) sont entrés dans le circuit de traitement horloge 23, représenté sur la figure 2, qui comprend un circuit de création de trous 50 dans l'horloge sélectionnée Hs, à partir des horloges NA et HB, en utilisant le signal SL de sélection du canal actif grâce à un circuit de sélection 51, et un circuit de création d'impulsions 52 dans la même horloge Hs ; un circuit
OU 55 permettant alors d'obtenir le signal Hsm qui est le-signal horloge sélectionné et modifié. Ces deux circuits 50 et 52 de création de trous et d'impulsions sont commandés par les signaux de butée D1, après remise en forme (circuit 53), et T après passage dans un circuit de sélection 54.
OU 55 permettant alors d'obtenir le signal Hsm qui est le-signal horloge sélectionné et modifié. Ces deux circuits 50 et 52 de création de trous et d'impulsions sont commandés par les signaux de butée D1, après remise en forme (circuit 53), et T après passage dans un circuit de sélection 54.
Grâce à ces différents circuits, représentés sur la figure 5, le principe du traitement de la butée est le suivant : on calcule la valeur absolue de la différence entre les adresses de lecture et d'écriture, on compare le résultat à un seuil puis on "accélère" l'horloge de lecture
HXO ou on la "ralentit" suivant le cas.
HXO ou on la "ralentit" suivant le cas.
Avec AdR : adresse de lecture
AdW : adresse d'écriture
p : seuii de comparaison
64 : capacité de mémoire utilisée à titre d'exemple on a . AdW-AdR < p ou AdW-AdR > 64-p on rålentit HXO
(la lecture se rapproche de l'écriture) . AdR-AdW < p ou AdR-AdW ) 64-p on accélère HXO
(la lecture s'éloigne de l'écriture) (on rappelle pour une meilleure compréhension, qu'il faut voir la suite des adresses exploitées comme organisée circulairement, 0 fait donc suite à 63).
AdW : adresse d'écriture
p : seuii de comparaison
64 : capacité de mémoire utilisée à titre d'exemple on a . AdW-AdR < p ou AdW-AdR > 64-p on rålentit HXO
(la lecture se rapproche de l'écriture) . AdR-AdW < p ou AdR-AdW ) 64-p on accélère HXO
(la lecture s'éloigne de l'écriture) (on rappelle pour une meilleure compréhension, qu'il faut voir la suite des adresses exploitées comme organisée circulairement, 0 fait donc suite à 63).
Si le phénomène se produit en phase de recherche, ce qui est normal du fait de l'addition d'un déplacement, le traitement consiste à inhiber la lecture afin de ne pas perturber l'écriture.
Dans les autres cas, et suivant le type de butée, on efface un créneau ou on rajoute un front montant à l'horloge servant de référence à la boucle 22 générant HXO ce qui a pour effet de la ralentir ou de l'accélérer. Tout ceci intervient sur le canal non actif.
Ces différents circuits, représentés sur la figure 5, réalisent également la sélection de l'horloge Hsm qui sert de référence à la boucle 22.
La figure 6 illustre la boucle de verrouillage de phase 22, représentée sur la figure 2.
Cette boucle comprend successivement - un convertisseur logique TTL-logique ECL 57 - un diviseur par 4 (58) - la boucle proprement dite formée de
. un comparateur de phase 59 (par exemple un OU exclusif)
. un filtre passe-bas 60
. un VCXO 61
. un tripleur 62
. un amplificateur 63
. un diviseur par quatre 64 rebouclé sur le comparateur 59 - un convertisseur logique ECL-logique TTL 65 relié en sortie de l'amplificateur 63 qui délivre le signal HXO.
. un comparateur de phase 59 (par exemple un OU exclusif)
. un filtre passe-bas 60
. un VCXO 61
. un tripleur 62
. un amplificateur 63
. un diviseur par quatre 64 rebouclé sur le comparateur 59 - un convertisseur logique ECL-logique TTL 65 relié en sortie de l'amplificateur 63 qui délivre le signal HXO.
Ce circuit 22 a pour rôle de délivrer une horloge lissée HXO sachant que l'horloge d'entrée Hsm possède des irrégularités dues au passage de l'horloge d'un canal à l'autre, ou au traitement de la butée.
Le schéma est celui d'une boucle à verrouillage de phase classique, aménagée pour satisfaire à une contrainte supplémentaire rattraper la période ajoutée ou supprimée sur l'horloge modifiée Hsm. Le nombre de périodes entre Hsm et HXO doit rester rigoureusement égal.
Les diviseurs par 4 permettent de ramener les sauts de phase de T à T/4, valeur compatible avec un bon fonctionnement de la boucle. Le comparateur de phase est un classique, mais efficace, OU exclusif ; le
VCXO, le tripleur et le filtre permettent de faire travailler le quartz en mode fondamental.
VCXO, le tripleur et le filtre permettent de faire travailler le quartz en mode fondamental.
I1 est bien entendu que la présente invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et que l'on pourra remplacer ses éléments constitutifs par des éléments équivalents sans, pour autant, sortir du cadre de l'invention.
Claims (11)
1/ Système de remise en phase de deux trains binaires (ChA, ChB) avant combinaison, comprenant des circuits de mémorisation (20, 21) associés à chaque train, caractérisé en ce qu'il comprend un circuit de gestion des adresses de lecture de ces circuits de mémorisation.
2/ Système selon la revendication 1, caractérisé en ce que chaque circuit interface (20, 21) comprend une RAM (36, 37) double port de manière à séparer totalement l'écriture et la lecture et à permettre une gestion très souple des adresses.
3/ Système selon l'une quelconque des revendications 1 ou 2, caractérisé en ce qu'il comprend un compteur (27) associé à chaque canal, qui reçoit l'horloge associé à ce canal et qui génère les adresses d'écriture dans le circuit interface correspondant.
4/ Système selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend un compteur (28) qui reçoit une horloge commune (HXO) et qui génère les adresses lectures des circuits interfaces (20, 21).
5/ Système selon la revendication 4, caractérisé en ce qu'une horloge commune (HXO) est élaborée à l'aide d'une boucle à verrouillage de phase (22) synchronisée sur l'une des horloges d'entrée (HA ou HB).
6/ Système selon la revendication 4, caractérisé en ce qu'une bascule (29) n'autorise le démarrage du compteur d'adresses de lecture (28) que lorsque la mémoire (36) est à moitié remplie afin d'imposer un écart entre les adresses d'écriture et de lecture, égal au début à la moitié de la capacité mémoire exploitée, les adresses de lecture issues de ce compteur (28) étant appliquées à la mémoire (36) via un additionneur (30) afin d'ajouter un déplacement déterminé obtenu grâce à un compteur d'étape et de recherche (31).
7/ Système selon la revendication 6, caractérisé en ce que le compteur d'étape et de recherche génère une suite de valeurs du déplacement telle que : D(n+l) = D(n) + f(n+l) avec D(k) r valeur du déplacement à l'étape k de recherche, et f(k) : valeur codée de la sortie du compteur d'étape de recherche.
8/ Système selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend, associé à chaque circuit de mémorisation (20, 21) un circuit de traitement de la butée (rapprochement lecture/écriture) (24, 25) afin que la recherche puisse toujours trouver une issue.
9/ Système selon la revendication 8, caractérisé en ce que chaque circuit de détection de butée (24, 25) comprend un soustracteur (46, 47) recevant les adresses de lecture. et d'écriture relié à un comparateur à seuil (48, 49) qui délivre les signaux de butée (dol, D12, T) relativement aux deux canaux, qui sont entrés dans le circuit de traitement horloge (23) comprenant un circuit de création de trous (50) dans l'horloge sélectionnée, et un circuit de création d'impulsions (52) dans la même horloge (Hs).
10/ Système selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend un circuit de recherche de colncidence (26) afin de minimiser la durée de la rechérche pendant laquelle les informations en sortie du canal correspondant sont altérées et nuisibles à la combinaison.
11/ Système selon la revendication 10, caractérisé en ce que le circuit d'analyse de colncidence comprend un compteur de divergence (38) qui reçoit d'une part le signal issu d'un circuit (39) OU exclusif de signaux ((MSB(A) et MSB(B)) en sortie des interfaces de mémorisation (20 et 21), et d'autre part le signal (HX0/16) en sortie d'un diviseur par 16 (40), recevant l'horloge commune (HXO) et qui commande un circuit de décodage de seuil (41) suivi d'un registre à décalage (42).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8909248A FR2649563A1 (fr) | 1989-07-10 | 1989-07-10 | Systeme de remise en phase de trains binaires avant combinaison |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8909248A FR2649563A1 (fr) | 1989-07-10 | 1989-07-10 | Systeme de remise en phase de trains binaires avant combinaison |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2649563A1 true FR2649563A1 (fr) | 1991-01-11 |
Family
ID=9383633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8909248A Pending FR2649563A1 (fr) | 1989-07-10 | 1989-07-10 | Systeme de remise en phase de trains binaires avant combinaison |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2649563A1 (fr) |
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1989
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