JPH0227834A - 位相整合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 １００Ｍｂ／ｓ以上の高速データを処理するのに好適な
位相整合回路に関し、 入力側クロックに同期した入力データを、入力側クロッ
クと同一周波数の出力側クロックに同期し且つ入力側デ
ータと同一内容の出力データに変換する位相整合回路に
おいて、位相整合の際の余裕を大きくすることを目的と
し、 入力側クロックで、これに同期した入力データを取り込
む入力バッファと、該入力側クロックを所定分周比で分
周する第１の分周部と、該第１の分周部で分周されたク
ロックにより該入力バッファの出力データを該分周比に
対応した並列データに変換する直／並列変換部と、該直
／並列変換部の並列出力データの一つを選択する選択部
と、該選択部の出力データを該入力側クロックと同一周
波数の出力側クロックでラッチする出力バッファと、該
出力側クロックを該所定分周比で分周する第２の分周部
と、該第２の分周部で分周されたクロックが該第１の分
周部による分周クロックに対し同相か逆相かを各分周段
毎に判定する位相判定部と、各分周段毎の該位相判定結
果に従って該第２の分周部の各分周段の分周クロックを
そのまま又は位相反転して該選択部に選択信号として与
える位相制御部とで構成する。

〔産業上の利用分野〕

本発明は、位相整合回路に関し、特に１００Ｍｂ／ｓ以
上の高速データを処理するのに好適な位相整合回路に関
するものである。

例えば、ＣＡＴＶＩＩにおいては、Ｉ００Ｍｂ八程度の
ビデオ信号及び音声信号を多重化して各チャネルの信号
に変換し、更に複数チャネルを多重化して加入者への供
給データとしている。このような高速データを多重化す
る場合、或いはデータハイウェイ上に挿入し又は分岐す
る場合、各部におけるデータとクロックの位相整合は重
要であり、各ビットデータを各クロックで確実に打ち抜
く必要がある。

〔従来の技術〕

第９図には、本発明者が特願昭６２−２３２４８３号に
おいて既に提案した位相整合回路が示されており、入力
側に第１のクロックＣＫＩに同期した入力データＤＩを
取り込む入力バッファとしてのＤ−フリップフロップ（
以下、単にＦＦという）５１を備え、出力側に第２のク
ロックＣＫ２に同期した第２のデータＤ２を送出する出
力バッファとじてのＦＦ５２を備えている。また、第１
のクロックＣＫＩは遅延回路５６（遅延時間２ｎｓ）を
介して位相判定部としてのＦＦ５３の入力データとして
入力され、第２のクロックＣＫ２は遅延回路５７（遅延
時間２．７ｎｓ）を介してＦＦ５３のクロックとして入
力される。このＦＦ５３の出力は位相制御部を構成する
ＥＮＯＲゲート５４に第１のクロックＣＫＩとともに入
力され、その−敗／不−敗検出出力がやはり位相制御部
を構成するＦＦ５５のクロックとして与えられ、ＦＦ５
１からのデータをラッチした後、ＦＦ５２に送り、第２
のクロックＣＫ２によりラッチ出力する。

このような位相整合回路の各部のタイムチャートが第１
０図に示されており、クロックＣＫＩとＣＫ２は、共通
のクロック源から生成されるため同一周波数であるので
、この図示のように、ＦＦ５３のＤ入力とクロック入力
が“同相”の時にはＦＦ５３の出力は１″となるが、“
逆相”の時は０”となる。

従って、ＥＮＯＲゲート５４は、ＦＦ５３の出力が°“
Ｏ″のときクロックＣＫＩの位相を反転し、ｌ″のとき
そのままの位相でクロックＣＫＩをＦＦ５５のクロック
とする。そして、ＦＦ５５では、入力クロックによって
打たれたＦＦ５１の出力データがＦＦ５２に入力され、
第２のクロックＣＫ２によって打たれてデータＤ２とし
て出力される。

このようにして、安価且つ小規模な構成で位相整合を行
っている。

また、上記の特許出願では、クロックＣＫＩとＣＫ２と
の位相ずれが僅かであると、僅かなジッタで上記の判定
結果がチャタリングするので、これを防ぐために、一方
のクロックにヒステリシスを持たせる工夫も同時に行っ
ている。

〔発明が解決しようとする課題〕

しかしながら、このような位相整合回路においては、次
のような問題点があった。

（ｉ）ＦＦ５５の出力データ（ＦＦ５２への入力データ
）の位相範囲は第１１図伽）に示すようにアイのクロス
ポイント（変化点）を除いた略３６０゜に渡っているが
、これに対して出力側のクロックＣＫ２　（ＦＦ５２の
入力クロック）は、同図（Ｃ）、（ロ）に示すように左
右の位相余裕が同じに（位相範囲の略中間位置に）なる
よう回路設計されている。

即ち、ＦＦ５５の出力データのクロスポイントから所定
の時間間隔（この例では遅延回路５７等の素子によって
決まる遅延時間１．６ｎｓ）で立ち上がる波形とすると
、同図（ａ）に示すＦＦ５５の入力クロックがクロック
ＣＫＩの正転状Ｓ（又は反転状態）を保つための可変範
囲（同図（ロ）に示すように１８０′）を上記位相範囲
から引いた位相余裕（ＦＦ５５の出力データをクロック
ＣＫ２で打ち抜ける位相の余裕）が左右路間じとなる。

しかしながら、この位相余裕は各々図示のように片側路
９０＠になってしまい、同図（ｅ）に示すような通常の
固定位相を採用した場合のクロックＣＫ２の位相余裕（
１８０″）の半分になってしまう、この位相余裕は、ヒ
ステリシスを付加した場合には更に半分以下になってし
まう。

このため、回路設計に余裕がなくなり、調整を厳しく行
う必要が生じる。

（ｉｉ）クロックＣＫＩ、ＣＫ２を直接用いているため
、クロック波形の影響を受け、ＦＦ５３の出力がそれに
応じて変化し、例えば“ビの期間が長く、“０”の期間
が短（なって、上記の（ｉ）に述べた位相余裕を消費し
てしまうことがあり、かかる場合には、データに誤りが
生じてしまう。

従って、本発明は、入力側クロックに同期した入力デー
タを、入力側クロックと同一周波数の出力側クロックに
同期し且つ入力側データと同一内容の出力データに変換
する位相整合回路において、位相整合の際の余裕を大き
くすることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために為された本発明の位相整合
回路では、第１図に原理的に示すように、入力側クロッ
クＣＫＩで、これに同期した入力データを取り込む入力
バッファｌと、該入力側クロックＣＫＩを所定分周比で
分周する第１の分周部２と、該第１の分周部２で分周さ
れたクロックにより該入力バッファｌの出力データを該
分周比に対応した並列データに変換する直／並列変換部
３と、該直／並列変換部３の並列出力データの一つを選
択する選択部４と、該選択部４の出力データを該入力側
クロックＣＫＩと同一周波数の出力側クロックＣＫ２で
ラッチする出力バッファ５と、該出力側クロックＣＫ２
を該所定分周比で分周する第２の分周部６と、該第２の
分周部６で分周されたクロックが該第１の分周部２によ
る分周クロックに対し同相か逆相かを各分周段毎に判定
する位相判定部７と、各分周段毎の該位相判定結果に従
って該第２の分周部６の各分周段の分周クロックをその
まま又は位相反転して該選択部４に選択信号として与え
る位相制御部８とを備えている。

また、本発明では、該第１の分周部２及び第２の分周部
６を、トリガ型フリップフロップで構成することができ
る。

〔作　　用〕

第１図に示した位相整合回路の動作タイムチャートを示
すと第２図Ｏようになる。尚、この第２図においては第
１及び第２の分周部２．６として「２分周」を例に取っ
て説明するが、その他の分周比でも同様に適用すること
ができる。また、各素子の遅延時間を適宜考慮して示し
ている。

このタイムチャートに示すように、位相制御部８から出
力されるクロック（選択部４への選択信号）は位相判定
部７での判定結果（“０”又は“ｌ”）に従って出力側
クロックＣＫ２を所定分周比として２分周したクロック
を正転又は反転したものであり、この位相制御部８の出
力クロックの論理値により選択部４が直／並列変換部３
の２つの並列出力データの一方を選択して出力バッファ
５に入力するものである。

そこで、出力バッファ５の入力データを出力側クロック
ＣＫ２で打ち抜ける位相の余裕を第３図を参照して見る
と、出力バッファ５の入力データと出力側クロックＣＫ
２とは必ず第３図に示すような位相関係になり、入力側
クロックＣＫＩと出力側クロックＣＫ２の位相関係が同
図（ａ）から同図（ｂ）のように反転しても、出力バッ
ファ５の入力データと出力側クロックＣＫ２との位相関
係は不変であり、図示の通り位相余裕は固定位相の場合
と同しくクロスポイントを除いた１８０”に近い範囲に
渡って確保されていることが分かる。

これは、入力側クロックＣＫＩ及び出力側クロックＣＫ
２を共に２分周して位相判定を行ったことに他ならない
。

また、本発明において、第１の分周部２及び第２の分周
部６を、トリガ型フリップフロップで構成することによ
り、それぞれのクロックの立ち上がりで必ず分周クロッ
クを発生するので、入力クロックの波形にかかわらずデ
ユーティ５０％のクロックを得ることができる。

〔実　施　例］ 第４図は、第１図に原理的に示した本発明の位相整合回
路の一実施例を示しており、この実施例では、所定分周
比として「２分周部を例にとり、入力バッファｌ、分周
部２．６、位相判定部７、出力バッファ５に共にＴ−Ｆ
Ｆ（）リガ型フリップフロップ）としてのＤ−ＦＦを用
いており、分周部２．６の場合には、互出力をＤ入力と
して２分周クロックを生成している。また、直／並列変
換部３は、ＦＦＩのＱ出力を並列に入力し、ＦＦ２のＱ
出力及びａ出力をそれぞれクロック入力とする２つのＤ
−ＦＦ９．１０から成っている。但し、ＦＦ２の出力ク
ロックは例えばＱ出力のみを用い、これを例えばインバ
ータで反転させれば互出力を用いずに済む、ＦＦ９．１
０の各Ｑ出力端子は選択部４の各入力側子に接続されて
いる。また、位相制御部８としてはＥＯＲ回路を用いて
いる。更にこの実施例では、データ速度を１５０Ｍｂ／
ｓ（１周期ζ６．７ｎｓ）とし、遅延回路１１（遅延時
間３．５ｎｓ）、遅延回路１２（遅延時間５．９ｎｓ）
、及び遅延回路１３（遅延時間５．２ｎｓ）を用いる。

第５図は第４図の実施例の各部の動作タイムチャートを
示したもので、一部第２図のタイムチャートと重複する
が、このタイムチャートを参照して以下に説明する。

まず、入力側クロックＣＫＩにより叩かれて入力データ
はＦＦＩからＱ出力としてＦＦ９．１０に共通に送られ
る。また、入力側クロックＣＫＩは遅延回路１１で３．
５ｎｓ遅延された後、ＦＦ２のクロックとして入力され
２分周される。そして、そのＱ出力をＦＦ９のクロック
とし、互出力をＦＦｌ０のクロックとしてその立ち上が
りでＦＦＩの出力データをラッチし、それぞれ並列して
選択部４に送るので、１つ置きの２並列データとなる。

ＦＦ２のＱ出力は遅延回路１２で５．９ｎｓ遅延されて
ＦＦ７の０入力となる。

一方、入力側クロックＣＫＩと同一周波数の出力側クロ
ックＣＫ２はＦＦ５のクロックとなるが、同時に遅延回
路１３で５．２ｎｓ遅延された後、ＦＦ６のクロックと
なり、ＦＦ２と同様にして２分周されてＥＯＲ回路回路
入力されるとともにＦＦ７のクロックとして入力される
。

従って、ＦＦ７はそれぞれ２分周されたクロックＣＫＩ
、ＣＫ２の位相関係が同相か逆相かを判定する。この判
定結果は、常に“１”か“Ｏ”であり、この実施例のよ
うに“０″のときはＥＯＲ回路８によりＦＦ６の出力ク
ロックをそのまま通し、“ｌ”のときは反転させて選択
部４に与える。

選択部４はＥＯＲ回路８から出力されるクロックが１”
のときＦＦ９の出力データを選択し、０”のときＦＦｌ
０の出力データを選択するようにスイッチを切り替える
。

このようにして出力バッファとしてのＦＦ５への入力デ
ータが与えられ、これは第３図に示したように出力側ク
ロックＣＫ２と常に固定位相と同じ関係にあるので、略
１８０°の位相余裕が確保できることとなる。

この位相余裕（１周期−可変範囲）を時間で観察すると
、 ■従来では、（６，７−３，３）／２＝１．７ｎｓ■本
発明では、（１３，３−６，７）／２Ｊ、３ｎｓとなり
、固定位相の場合（３，３ｎｓ）と同様の位相余裕を有
することができる。

また、これにｌｎｓのヒステリシスを加えれば、従来例
の場合には、１．２ｎｓと小さくなってしまい、ＦＦの
要求値（約０．９ｎｓ）をかろうじて満足している状態
であるが、本発明の場合には、２．８ｎｓと充分余裕が
認められる。

更に、ＦＦとしてトリガ型のものを用いているので、入
力クロックの波形にかかわらず、常に５０％のデユーテ
ィ比のクロックが得られる。

第６図は、所定分周比として「４分周」を例にとった場
合の本発明の一実施例を示しており、この実施例では、
第１の分周部２が２つのＦＦ２　Ｌ２２から成り、直／
並列変換部３が分周比に対応した４つのＦＦ３１〜３４
とこれらのＦＦ３１〜３４へのデータを切り分けを行う
デコーダ３５とで構成され、選択部４が４→１セレクタ
で構成され、第２の分周部６が第１の分周部２に対応し
てＦＦ６１．６２から成り、位相判定部７が第１及び第
２の分周部２．６の各分周段に対応して位相判定を行う
ＦＦ７１，７２で構成され、そして、位相制御部８が上
記の各分周段毎に選択信号を発生するＥＯＲ８１，８２
で構成されている。但し、第４図に示した遅延回路１１
−１３は省略しである。

この実施例から分かるように、ＦＦ２１と、ＦＦ３１，
３２と、ＦＦ６１と、ＦＦ７１と、ＥＯＲ回路８１とを
用いれば、第４図と同じ「２分周」になり、この実施例
では、「４分周」にするために更にＦＦ２２と、ＦＦ３
３．３４と、ＦＦ６２と、ＦＦ７２と、ＥＯＲ回路８２
とを加えただけである。

この実施例の場合の選択部４の一実施例が第７図に示さ
れており、この選択部４は２→１セレクタを２段構成し
たもので、１段目のセレクタをＥＯＲ回路８２の出力で
入力データ３１−３２、及び入力データＳ３−３４間の
切替制御を行い、２段目のセレクタをＥＯＲ回路８１の
出力で更に２→１切替制御することにより４→１セレク
トを行っている。

従って、選択部４への入力データ５ｌ−３４の一つと、
選択信号を形成するＥＯＲ回路８１．８２の出力との位
相関係（前端及び後端で示す可変範囲）は第８図に示す
ようになり、これにより、４分周の場合も第３図に示す
ように１８０°近い位相余裕が得られる。また、可変範
囲の前後に余裕があることから、クロックにヒステリシ
スを付与したり、回路素子にバラツキがあったりしても
、この１８０°の位相余裕を確保することができる。

このように、本発明では所定分周比は種々の値を取るこ
とができ、そして、この分周比を大きくして行けば行く
程、位相余裕は確実に１８０°に近づくことになる。

〔発明の効果〕

以上のように、本発明の位相整合回路によれば、入力側
クロック及び出力側クロックを所定分周比で分周し、こ
れに合わせて入力データも分周した分の並列データにし
、両クロックの位相関係に基づいて出力側クロックを正
転又は逆転させてその並列データを直列データに戻し、
位相整合させるように構成したので、出力側クロックで
出力バッファの入力データを打つ位相余裕が大きくなり
、データの誤る確率も非常に小さいものとなり、また回
路設計が非常に楽になるという効果がある。

更に、分周部にトリガ型のフリップフロップを用いるこ
とによりクロックの波形に影響されない安定した動作が
得られることになる。

【図面の簡単な説明】

第１図は本発明に係る位相整合回路の原理ブロック図、 第２図及び第３図は本発明の詳細な説明するためのタイ
ムチャート図、 第４図は本発明に係る位相整合回路の一実施例を示す回
路図、 第５図は本発明実施例の動作タイムチャート図、第６図
は本発明に係る位相整合回路の他の実施例を示す回路図
、 第７図は本発明の実施例に用いる４→ｌセレクタの一実
施例を示す図、 第８図は本発明において４分周比を用いた場合のタイム
チャート図、 第９図は従来の位相整合回路の回路図、第１０図及び第
１１図は従来例の動作を説明するためのタイムチャート
図、である。 第１図において、 ｌ・・・入力バッファ、 ２・・・第１の分周部、 ３・・・直／並列変換部、 ４・・・選択部、 ５・・・出力バッファ、 ６・・・第２の分周部、 ７・・・位相判定部、 ８・・・位相制御部。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）入力側クロック（ＣＫ１）で、これに同期した入
   力データを取り込む入力バッファ（１）と、該入力側ク
   ロック（ＣＫ１）を所定分周比で分周する第１の分周部
   （２）と、該第１の分周部（２）で分周されたクロック
   により該入力バッファ（１）の出力データを該分周比に
   対応した並列データに変換する直／並列変換部（３）と
   、該直／並列変換部（３）の並列出力データの一つを選
   択する選択部（４）と、 該選択部（４）の出力データを該入力側クロック（ＣＫ
   １）と同一周波数の出力側クロック（ＣＫ２）でラッチ
   する出力バッファ（５）と、 該出力側クロック（ＣＫ２）を該所定分周比で分周する
   第２の分周部（６）と、 該第２の分周部（６）で分周されたクロックが該第１の
   分周部（２）による分周クロックに対し同相か逆相かを
   各分周段毎に判定する位相判定部（７）と、各分周段毎
   の該位相判定結果に従って該第２の分周部（６）の各分
   周段の分周クロックをそのまま又は位相反転して該選択
   部（４）に選択信号として与える位相制御部（８）と、 を備えたことを特徴とする位相整合回路。
2. （２）該第１の分周部（２）及び第２の分周部（６）が
   、トリガ型フリップフロップで構成されていることを特
   徴とする請求項１記載の位相整合回路。