JPWO2009081472A1 - クロック乗せ換え装置及びクロック乗せ換え方法 - Google Patents

Abstract

第１クロックに同期したパケット形式のシリアルデータを第２クロックに同期したシリアルデータに変換するクロック乗せ換え方法は、第１クロックに同期したシリアルデータをパラレルデータへ変換し（Ｓ２）、第２クロックの所定クロック数毎に生じる取り込みタイミングで、変換されたパラレルデータを所定のデータ保持回路へ保持し（Ｓ６）、保持されたパラレルデータを第２クロックに同期したシリアルデータに変換し（Ｓ７）、第１クロックに同期したシリアルデータをパラレルデータへ変換する変換タイミングから所定時間離れた時刻に取り込みタイミングが生じるようにこの取り込みタイミングを調整するタイミング調整処理を、第１クロックに同期したシリアルデータのパケットを受信する毎に行う（Ｓ４）。

Description

本発明は、パケット形式のデータをやりとりする通信装置や通信方法において、伝送クロックに同期した入力信号を、他のクロック信号に同期する信号へ変換するクロック乗せ換え装置及びクロック乗せ換え方法に関する。

所定の周波数及び位相を有する第１のクロック信号に同期した信号を受信し、受信装置内部でこの信号を処理するには、受信した信号を、受信装置内部で使用するクロックである第２のクロック信号に同期した信号に変換する必要がある。この変換処理は、一般に「クロックの乗せ換え」と称されている。
図１は、従来行われているクロック乗せ換え処理の第１例を示す図である。従来から行われているクロック乗せ換え処理では、受信したパケットデータを、このパケットデータが同期している第１のクロック信号（以下、本明細書において「伝送クロック」と記す）ＣＬＫｔに同期したタイミングでメモリ１０１に書き込む。その後、受信装置内部で使用する第２のクロック信号（以下、本明細書において「受信装置内クロック」と記す）ＣＬＫｒに同期したタイミングでメモリ１０１から読み出すことでクロックの乗せ換えを行っていた。

この乗せ換え処理に使用するメモリ１０１として、デュアルポート構成のＲＡＭやＦＩＦＯメモリを使用することができる。ある程度のデータ量がメモリ１０１内に蓄積されてからデータの読み出しを開始することで、クロック乗せ換え前後のクロック偏差、すなわち伝送クロックＣＬＫｔと受信装置内クロックＣＬＫｒのずれを吸収することができる。
書き込みクロックが読み出しクロックよりも早い場合、すなわち伝送クロックＣＬＫｔが受信装置内クロックＣＬＫｒよりも早い場合には、図２Ａに示すようにメモリ１０１内のデータ蓄積量が増大する。反対に、書き込みクロックが読み出しクロックよりも遅い場合、すなわち受信装置内クロックＣＬＫｒが伝送クロックＣＬＫｔよりも早い場合には、メモリ内にあるデータ蓄積量が減少する。
メモリ１０１の読み出し開始タイミングを決定したり、メモリ１０１内のデータの有無を判定したりするために、容量監視部１０２が設けられる。

図３は、従来行われているクロック乗せ換え処理の第２例を示す図である。この方法では、クロック乗せ換え処理を行うべきシリアルデータを、シリアルパラレル変換部（Ｓ／Ｐ変換部）１１１にて、伝送クロックに同期したサンプリング時刻においてサンプリングしてシリアルパラレル変換する。
シリアルパラレル変換することにより、変換後のパラレルデータの変化周期は（伝送クロックＣＬＫｔの周期）×（パラレル変換後のパラレルデータのビット数）となるから、シリアルパラレル変換前のシリアルデータよりもデータの不変時間が長くなる。このようにしてシリアルパラレル変換によりデータの不変時間を延ばし、その間に受信装置内クロックＣＬＫｒに同期したシリアルデータに変換する。
図３に示す例では、パラレルデータの不変時間の間にパラレルデータをデータ保持部１１２に保持し、データ保持部１１２に保持されているパラレルデータを、パラレルシリアル変換部１１３によって受信装置内クロックに同期したシリアルデータに変換する。

パラレルデータの不変時間の中間付近の時刻でパラレルデータをデータ保持部１１２に取り込むために、図３に示す例では、データ保持部１１２にパラレルデータを取り込むタイミングを定める取り込みタイミング信号を生成するタイミング信号生成部１１４が設けられる。
取り込みタイミング信号は、（伝送クロックＣＬＫｔの周期）×（パラレル変換後のパラレルデータのビット数）の周期で立ち上がり、（受信装置内クロックＣＬＫｒの周期）×（パラレル変換後のパラレルデータのビット数）の周期で立ち下がる信号である。
図４は、図３に示すクロック乗せ換え処理を説明するタイムチャートである。図示の例では、伝送クロックＣＬＫｔに同期したシリアルデータをシリアルパラレル変換部１１１によって８ビットのパラレルデータに変換する場合のタイムチャートを示している。
取り込みタイミング信号は、その立ち上がりエッジが伝送クロックＣＬＫｔの周期Ｔ１の８倍周期のクロックと同期するように、かつ立ち下がりエッジが受信装置内クロックＣＬＫｒの周期Ｔ２の８倍周期のクロックと同期するように生成される。

図４の例では、シリアルパラレル変換部１１１の変換が、取り込みタイミング信号の立ち上がり時刻と同じ時刻に行われている。またデータ保持部１１２へのデータの取り込みを取り込みタイミング信号の立ち下がりエッジにより行う。かつ取り込みタイミング信号のデューティー比が５０％となるように、立ち上がりエッジ及び立ち下がりエッジのタイミングを設定されている。
このような方法により、データ保持部１１２へのパラレルデータの取り込み時期を、パラレルデータの不変時間の中間付近に設定することができる。

伝送クロックＣＬＫｔと受信装置内クロックＣＬＫｒとの間のクロック偏差があると、取り込みタイミング信号のデューティー比が５０％でなくなるため、データ保持部１１２へのデータ取り込み時期が、パラレルデータの不変時間の中間付近の時刻からずれてしまう。タイミング信号生成部１１４は、取り込みタイミング信号のデューティー比を５０％に維持するように、取り込みタイミング信号の立ち下がり位置を調整する。
取り込みタイミング信号の立ち下がり位置の調整が発生すると、パラレルシリアル変換を行う際にデータ欠落や重複が発生する場合がある。この様子を図５Ａ、５Ｂ、図６Ａ及び図６Ｂを参照して説明する。

図５Ａは、伝送クロックＣＬＫｔが受信装置内クロックＣＬＫｒよりも早い状態を示す図である。伝送クロックＣＬＫｔが受信装置内クロックＣＬＫｒよりも早いと、取り込みタイミング信号の立ち下がり時刻に遅れが生じるため、図示するとおり取り込みタイミング信号が「Ｈ」の値を取る時間ＴＨが「Ｌ」の値を取る時間ＴＬよりも長くなり、取り込みタイミング信号のデューティー比を５０％からずれることになる。

このためタイミング信号生成部１１４が、取り込みタイミング信号のデューティー比を５０％に維持しようとして、取り込みタイミング信号の立ち下がりエッジの位置を、図５Ｂに示すように受信装置内クロックＣＬＫｒ１つ分だけ早めたとする。すると、データ保持部１１２に保持されたパラレルデータの全てのビットがパラレルシリアル変換部１１３によってシリアルデータに変換される前に、データ保持部１１２の保持内容が更新されてしまうので、変換されたシリアルデータにデータ欠落が生じる。

図６Ａは、受信装置内クロックＣＬＫｒが伝送クロックＣＬＫｔよりも早い状態を示す図である。受信装置内クロックＣＬＫｒが伝送クロックＣＬＫｔよりも早いと、図示するとおり取り込みタイミング信号が「Ｈ」の値を取る時間ＴＨが「Ｌ」の値を取る時間ＴＬよりも短くなり、取り込みタイミング信号のデューティー比を５０％からずれる。

そこでタイミング信号生成部１１４が、取り込みタイミング信号の立ち下がりエッジの位置を、図６Ｂに示すように受信装置内クロックＣＬＫｒ１つ分だけ遅らせたとする。すると、データ保持部１１２に保持されたパラレルデータの全てのビットがパラレルシリアル変換部１１３によってシリアルデータに変換されても、データ保持部１１２の保持内容が更新されないので、変換されたシリアルデータにデータ重複が生じる。

特開平２−０２７８３４号公報

従来の処理の第１例では、クロック乗せ換え処理のために大量のメモリが必要となってしまうという問題があった。またメモリの読み出し開始タイミングを決定したりメモリ内のデータの有無を判定する処理が必要であり制御が複雑になってしまうという問題があった。
従来の処理の第２例では、伝送クロックと受信装置内クロックとの間に周波数偏差があると、パケットデータが破壊される可能性があるという問題があった。

上記の問題点に鑑み、本発明は、使用メモリが低減された簡素な構成で動作するクロック乗せ換え装置及び方法を提供することを目的とする。
また本発明は、パケットデータの破壊を防止できる、またはパケットデータの破壊を低減しうるクロック乗せ換え装置及び方法を提供することも目的とする。

上記目的を達成するために、このクロック乗せ換え装置及び方法では、第１クロックに同期したパケット形式のシリアルデータを第２クロックに同期したシリアルデータに変換する際に、第１クロックに同期したシリアルデータをパラレルデータへ変換し、第２クロックの所定クロック数毎に生じる取り込みタイミングで、変換されたパラレルデータを所定のデータ保持回路へ保持し、保持されたパラレルデータを第２クロックに同期したシリアルデータに変換する。
このような処理を行うことにより、第１クロックに同期したシリアルデータを第２クロックに同期したシリアルデータに変換するまで保持しておくメモリの容量を節約することができる。

さらにこのクロック乗せ換え装置及び方法は、第１クロックに同期したシリアルデータをパラレルデータへ変換する変換タイミングから所定時間離れた時刻に取り込みタイミングが生じるようにこの取り込みタイミングを調整するタイミング調整処理を行う。このタイミング調整処理によって、シリアルパラレル変換処理が行われる時刻と変換後のパラレルデータを所定のデータ保持回路へ保持する時刻との間の相対的関係を調整し、適切な時刻に変換後のパラレルデータを所定のデータ保持回路へ取り込む。

このクロック乗せ換え装置及び方法は、このタイミング調整処理を第１クロックに同期したシリアルデータのパケットが受信される毎に行う。取り込みタイミングの調整が各パケットを受信する度に行われるように、タイミング調整処理を行うタイミングを定めることによって、各パケットの受信時刻とそれぞれ所定の相対的な時間関係にある時刻にタイミング調整処理を実行することができる。

図７を参照してこのクロック乗せ換え方法の概略を説明する。図７に示すタイムチャートの第１段の信号は、受信された第１クロックに同期したシリアルデータ列を示し、各数字はシリアルデータに含まれる各ビットの順番を示す。第２段の信号は第１クロックを示し、第３段に示す同期信号は（第１クロックの周期）×（シリアルパラレル変換後のパラレルデータのビット数）の周期を有する信号であり、シリアルパラレル変換が行われるタイミングを示す。

第４段の信号は第２クロックを示し、第５段に示す取り込みタイミング指示信号は（第２クロックの周期）×（シリアルパラレル変換後のパラレルデータのビット数）の周期を有し、シリアルパラレル変換されたパラレルデータをデータ保持回路へ保持するタイミングを示す。第６段の信号はシリアルパラレル変換されたパラレルデータを示し、第７段はデータ保持回路へ保持されたパラレルデータを示す。第６段及び第７段において信号中に示す数字は第１段に示したシリアルデータのビット順序を示す。第８段の信号は、データ保持回路へ保持されたパラレルデータを第２クロックに同期したシリアルデータに変換した結果生じたデータを示す。

図示するとおり、本方法では、時刻ｔ１においてパケットデータの受信を開始する度に、これに応答して、時刻ｔ４において取り込みタイミング指示信号の調整処理、すなわちタイミング調整処理を行う。この調整処理では、シリアルパラレル変換タイミング（時刻ｔ２）から所定時間離れた時刻に取り込みタイミングが生じるように、取り込みタイミング指示信号の位相を調整する。その後、取り込みタイミング指示信号は、第２クロックに基づく自走信号として生成される。すなわち、取り込みタイミング指示信号は、取り込みタイミングを指示する信号変化が、第２クロックが、シリアルパラレル変換後のパラレルデータのビット数だけ乗じた数だけ発生する期間毎に生じるように生成される。

このようにパケットデータの受信する度にタイミング調整処理を行うように、取り込みタイミングの調整タイミングを定めることによって、データ保持回路の内容が有効データでない期間、すなわち、例えばパケット間に存在するフレーム間ギャップ中や、あるいはパケット内に存在することが予め分かっているデータ不在期間中に受信した信号がデータ保持回路内に保持されている期間内に、タイミング調整処理を済ませることができる。

例えば図７に示す例では、時刻ｔ３の直後には、パケット先頭の直前のデータがデータ保持回路内に収容される。パケット間にフレーム間ギャップが設けられていれば、このデータは有効データではないので、時刻ｔ３の後の取り込みタイミングが生じる時刻ｔ４までの時間を調整することによってタイミング調整処理を行えば、パケットデータを破損することなくタイミング調整処理を行うことができる。

タイミング調整処理を行うタイミングは、各パケットの受信開始後の所定時間経過後に行うように定めてもよく、各パケットの受信完了後の所定時間経過後に行うように定めてもよい。
またタイミング調整処理を行うタイミングは、第１クロックに同期したシリアルデータから変換されたパラレルデータがパケットの先頭データを含むとき、このパラレルデータを取り込む際にタイミング調整処理を行うように定めてもよい。

第１クロックに同期したシリアルデータから変換されるパラレルデータのビット幅を、パケット間に設けられるフレーム間ギャップの半分よりも小さく設定してもよい。このようにパラレルデータのビット幅を設定すれば、有効データを全く含まないパラレルデータを少なくとも１つ生成することができるので、このパラレルデータがデータ保持回路にある間にタイミング調整処理を行うことにより、データ破損の防止をより確実に行うことができる。

第１クロックに同期したシリアルデータから変換されるパラレルデータのビット幅は、シリアルデータをパラレルデータへ変換する変換タイミングの周期が、１つのパケットを処理している間に許容される第１クロックと第２クロックとの間のクロック偏差の許容幅よりも大きくなるように定めてもよい。

このクロック乗せ換え装置及び方法によって、使用メモリが低減された簡素な構成でクロック乗せ換え処理を実行することができる。また、このクロック乗せ換え装置及び方法によって、パケットデータの破壊を防止し、若しくはパケットデータの破壊を低減しうる。

従来行われているクロック乗せ換え処理の第１例を示す図である。 伝送クロックが受信装置内クロックよりも早い状態を示す図である。 受信装置内クロックが伝送クロックよりも早い状態を示す図である。 従来行われているクロック乗せ換え処理の第２例を示す図である。 図３に示すクロック乗せ換え処理を説明するタイムチャートである。 伝送クロックが受信装置内クロックよりも早い状態を示す図である。 図５Ａの場合にデータ欠落が発生することを説明する図である。 受信装置内クロックが伝送クロックよりも早い状態を示す図である。 図６Ａの場合にデータ重複が発生することを説明する図である。 本方法を説明するタイムチャートである。 本発明の実施例による受信装置の概略構成図である。 図８に示すレイヤ２スイッチの概略構成図である。 図９に示すクロック乗せ換え部の第１構成例の構成図である。 イーサネット（登録商標）パケットのフォーマットを示す図である。 図１０に示すデータ遅延部の構成図である。 図１０に示すデータ保持部の構成図である。 本発明の実施例によるクロック乗せ換え方法のフローチャートである。 図１０に示すクロック乗せ換え部各部の信号を示すタイムチャート（その１）である。 図１０に示すクロック乗せ換え部各部の信号を示すタイムチャート（その２）である。 伝送クロックが受信装置内クロックよりも早い場合のタイミング調整を示す図である。 受信装置内クロックが伝送クロックよりも早い場合のタイミング調整を示す図である。 図９に示すクロック乗せ換え部の第２構成例の構成図である。

符号の説明

１ 受信装置
３，６ 物理層インタフェース
５ レイヤ２スイッチ
１０ クロック乗せ換え部
３０ シリアルパラレル変換部
５０ パケット先頭指示部
６０ タイミング調整部
８０ データ保持部
９０ パラレルシリアル変換部

以下、添付する図面を参照して本発明の実施例を説明する。図８は、本発明の実施例による受信装置の概略構成図である。受信装置１は、イーサネット（登録商標）パケットデータを受信する機能を有する情報処理装置であり、中央処理ユニット（ＣＰＵ）２、物理層インタフェース（ＰＨＹ）３及び４、レイヤ２スイッチ５、レイヤ３スイッチ６、並びにオシレータ（ＯＳＣ）７を有している。
中央処理ユニット２は、コンピュータなどの情報処理装置である受信装置１全体の動作を制御し、また図示しない記憶装置に記憶されたコンピュータプログラムを実行する。物理層インタフェース３及び４は、イーサネット（登録商標）回線Ｌ１及びＬ２を流れる実際の電気信号と、受信装置１内のディジタル処理回路が取り扱う論理信号との間の変換を行う。

レイヤ２スイッチ５は、受信したパケット信号に含まれるＭＡＣアドレスに従って、このＭＡＣアドレスに対応するポートへパケット信号を転送することによりこのパケット信号のルーティングを行う。また、レイヤ３スイッチ６は、受信したパケット信号に含まれるＩＰアドレスに従って、このＭＡＣアドレスに対応するポートへパケット信号を転送することにより、このパケット信号のルーティングを行う。オシレータ（ＯＳＣ）７は、受信装置１の動作に使用する受信装置内クロックＣＬＫｒを供給する。

図９は、図８に示すレイヤ２スイッチ５の概略構成図である。レイヤ２スイッチ５は、物理層インタフェース３から受信したシリアル形式のパケットデータを、オシレータ７が供給する受信装置内クロックＣＬＫｒへ同期したパケットデータへ変換するクロック乗せ換え部１０と、パケットデータのＭＡＣアドレスに従ってパケットデータの方路を判定する方路判定部１１と、判定された方路に対応するポートへパケットデータを出力する交換部１２とを備える。

物理層インタフェース３から受信されるパケットデータは、所定の伝送クロックＣＬＫｔに同期したシリアルデータであるが、物理層インタフェース３は、受信されたシリアルデータからこの伝送クロックＣＬＫｔを抽出してよい。また同じ伝送クロックＣＬＫｔに同期したシリアル信号を受信する装置が他にある場合には、この装置によって抽出された伝送クロックＣＬＫｔを使用してもよい。

図１０は、図９に示すクロック乗せ換え部１０の第１構成例の構成図である。クロック乗せ換え部１０は、乗せ換え同期信号生成部２０と、シリアルデータを８ビットのパラレルデータへ変換するシリアルパラレル変換部３０と、データ遅延部４０と、パケット先頭指示部５０と、８進カウンタ６０と、タイミング調整部７０と、データ保持部８０と、８ビットのパラレルデータをシリアルデータへ変換するパラレルシリアル変換部９０とを有している。なお以下の説明において、シリアルパラレル変換部３０及びパラレルシリアル変換部９０が取り扱うパラレルデータのビット数を、「並列ビット数」と記すことがある。本実施例では並列ビット数の値は８であるが、並列ビット数はこれに限定されず、４ビット、１６ビット、３２ビットなどの他の値を用いてもよい。

乗せ換え同期信号生成部２０は、シリアルパラレル変換部３０が物理層インタフェース３から受信されるパケットデータをパラレルデータに変換するタイミングを指示するシリアルパラレル変換イネーブル信号ＥＮ１を生成する。
また乗せ換え同期信号生成部２０は、シリアルパラレル変換部３０により変換されたパラレルデータを所定クロック数の間だけ遅延させるデータ遅延部４０において、パラレル信号を遅延させるデータ遅延部４０内部のシフトレジスタにパラレルデータをシフトさせるためのシフトイネーブル信号ＥＮｓを生成する。
さらに、乗せ換え同期信号生成部２０は、シリアルパラレル変換イネーブル信号ＥＮ１に同期した同期信号Ｓｓを生成する。

乗せ換え同期信号生成部２０は、伝送クロックＣＬＫｔのクロック数をカウントする８進カウンタ２１と、シリアルパラレル変換イネーブル信号ＥＮ１及びシフトイネーブル信号ＥＮｓを生成するデコーダ２２及び２３と、同期信号Ｓｓを生成するパルス生成部２４を備える。
デコーダ２２は、８進カウンタ２１の出力値がある値の間だけ値「Ｈ」を出力し、その他の期間は「Ｌ」の値を出力することにより、８進カウンタ２１が伝送クロックＣＬＫｔを並列ビット数、即ち８個分カウントする毎に、１クロックの間、「Ｈ」の値となるシリアルパラレル変換イネーブル信号ＥＮ１を生成する。

シリアルパラレル変換部３０は、シリアルパラレル変換イネーブル信号ＥＮ１の立ち上がりエッジが発生したとき、すなわち並列ビット数分（８個分）の伝送クロックＣＬＫｔが発生する度に、そのとき受信したビットを８ビット信号の最初のビットであると識別してシリアルデータをパラレルデータへ変換する。

デコーダ２３は、８進カウンタ２１の出力値がある値の間だけ値「Ｈ」を出力し、その他の期間は「Ｌ」の値を出力することにより、８進カウンタ２１が伝送クロックＣＬＫｔを並列ビット数分（８個分）カウントする毎に、１クロックの間、「Ｈ」の値となるシフトイネーブル信号ＥＮｓを生成する。データ遅延部４０は、シフトイネーブル信号ＥＮｓの立ち上がりエッジが発生したとき、すなわち並列ビット数分（８個分）の伝送クロックＣＬＫｔが発生する度に、データ遅延部４０内部のシフトレジスタに蓄えたパラレルデータをシフトする。

またパルス生成部２４は、８進カウンタ２１の出力値が所定の値の間だけ値「Ｈ」を出力し、その他の期間は「Ｌ」の値を出力することにより、８進カウンタ２１が伝送クロックＣＬＫｔを並列ビット数分（８個分）カウントする毎に、２クロックの間、「Ｈ」の値となる同期信号Ｓｓを生成する。パルス生成部２４はデコーダを用いて構成してもよい。

データ遅延部４０は、シリアルパラレル変換部３０により変換されたパラレルデータを遅延させることにより、データ遅延部４０内部に設けたシフトレジスタ内に、所定ビット数のパラレルデータを保持する。
データ遅延部４０が保持するパラレルデータのビット数は、受信装置１が受信するパケットデータの先頭に挿入されたプリアンブル部を保持できる大きさに設定される。図１１は、イーサネット（登録商標）パケットのフォーマットを示す図である。図示するように、パケットデータはその先頭に５６ビットのプリアンブルと８ビットのフレーム開始部（SFD: Start Frame Delimiter）を有している。

図１２Ａは、図１０に示すデータ遅延部４０の構成図である。データ遅延部４０は、シリアルパラレル変換部３０から出力される８ビットのパラレルデータを保持するべく、各段毎に８個ずつ並列に配置したフリップフロップＦ１１〜Ｆ１８、Ｆ２１〜Ｆ２８、Ｆ３１〜Ｆ３８、Ｆ４１〜Ｆ４８、Ｆ５１〜Ｆ５８、Ｆ６１〜Ｆ６８、Ｆ７１〜Ｆ７８、Ｆ８１〜Ｆ８８及びＦ９１〜Ｆ９８を、９段直列に接続したシフトレジスタを備えている。したがってデータ遅延部４０は８×９＝７２ビットのデータを保持することができる。
また、それぞれの段間におけるシフトは、前述のシフトイネーブル信号ＥＮｓの立ち上がりエッジによって行われるので、並列ビット数分（８個分）の伝送クロックＣＬＫｔが発生する度に、データがシフトされる。

パケット先頭指示部５０は、データ遅延部４０のフリップフロップＦ１１〜Ｆ１８、Ｆ２１〜Ｆ２８、Ｆ３１〜Ｆ３８、Ｆ４１〜Ｆ４８、Ｆ５１〜Ｆ５８、Ｆ６１〜Ｆ６８、Ｆ７１〜Ｆ７８、Ｆ８１〜Ｆ８８及びＦ９１〜Ｆ９８に保持されるデータを読み込み、これらのフリップフロップに、パケットデータの先頭に設けられたプリアンブル及びフレーム開始部が保持されているか否かを判定する。パケット先頭指示部５０は、フリップフロップの所定の段にプリアンブル及びフレーム開始部が保持されているとき、その後に続いてパケットデータの先頭のデータを含むはじめの８ビットのパラレルデータがパケット先頭指示部５０から出力される期間の間は「Ｈ」の値を示し、それ以外の場合には「Ｌ」の値を示す、パケット先頭指示信号を出力する。

８進カウンタ６０及びデコーダ６１は、データ遅延部４０から出力されるパラレルデータをデータ保持部８０へ保持するタイミングを指示する取り込みタイミング指示信号ＥＮ２を生成する。
また８進カウンタ６０及びデコーダ６２は、パラレルシリアル変換部９０が、データ保持部８０に保持されたパラレルデータを、受信装置内クロックＣＬＴｒに同期したシリアルデータへ変換するタイミングを指示するパラレルシリアル変換タイミング信号を生成する。

８進カウンタ６０は、受信装置内クロックＣＬＫｒのクロック数をカウントする。
デコーダ６１は、８進カウンタ６０の出力値がある値の間だけ値「Ｈ」を出力し、その他の期間は「Ｌ」の値を出力することにより、８進カウンタ６０が受信装置内クロックＣＬＫｒを並列ビット数（８個分）をカウントする毎に、１クロックの間、「Ｈ」の値となる取り込みタイミング指示信号ＥＮ２を生成する。
データ保持部８０は取り込みタイミング指示信号ＥＮ２の立ち上がりエッジが発生したとき、データ遅延部４０から出力されるパラレルデータを保持する。

図１２Ｂは、図１０に示すデータ保持部８０の構成図である。データ保持部８０は、データ遅延部４０から出力される８ビットのパラレルデータを保持する８つのフリップフロップＦ１〜Ｆ８を備え、フリップフロップＦ１〜Ｆ８は取り込みタイミング指示信号ＥＮ２の立ち上がりエッジにてデータ遅延部４０から出力されるパラレルデータを保持する。

図１０に示すデコーダ６２は、８進カウンタ６０の出力値がある値の間だけ値「Ｈ」を出力し、その他の期間は「Ｌ」の値を出力することにより、８進カウンタ６０が受信装置内クロックＣＬＫｒを並列ビット数（８個分）をカウントする毎に、１クロックの間、「Ｈ」の値となるパラレルシリアル変換タイミング信号を生成する。
パラレルシリアル変換部９０は、パラレルシリアル変換タイミング信号の立ち上がりエッジが発生したとき、データ保持部８０に保持された８ビットのパラレルデータを、受信装置内クロックＣＬＫｒに同期したシリアルデータへ変換する。

タイミング調整部７０は、乗せ換え同期信号生成部２０が出力する同期信号Ｓｓと、パケット先頭指示部５０が出力するパケット先頭指示信号とを受信し、同期信号Ｓｓ及びパケット先頭指示信号とが共に「Ｈ」であるとき、８進カウンタ６０のプリセット(PRESET)端子に所定のカウント値を書き込む。参照符号７１は同期信号Ｓｓとパケット先頭指示信号との間の論理積を生成するＡＮＤ回路であり、参照符号７２及び７３はメタステーブル対策用のフリップフロップ素子である。タイミング調整部７０は、フリップフロップ７３の出力が「Ｈ」であるとき、８進カウンタ６０のプリセット(PRESET)端子に所定のカウント値ＬＤを書き込む。
ここで同期信号Ｓｓは８進カウンタ２１のカウント値が予め決まった値にあるとき「Ｈ」の値を有する。したがって、同期信号Ｓｓに同期したタイミングで８進カウンタ６０のカウント値を予め決まった値ＬＤに設定することにより、８進カウンタ２１のカウント値と８進カウンタ６０のカウント値との差が予め定めた所望の値になる。
このため、同期信号Ｓｓの立ち上がりエッジの発生時刻と取り込みタイミング指示信号ＥＮ２の立ち上がりエッジの発生時刻との間隔が、予め定めた所定の時間間隔となるので、同期信号Ｓｓに同期しているシリアルパラレル変換のタイミングと、データ保持部８０へのデータ取り込みタイミングとの間の時間間隔が、予め定めた時間間隔に設定される。

このような構成により、タイミング調整部７０は、同期信号Ｓｓと取り込みタイミング指示信号ＥＮ２との間の立ち上がりエッジの時間間隔を調整する。言い換えれば、タイミング調整部７０は、データ保持部８０へのデータ取り込みタイミングが、シリアルパラレル変換部３０によるシリアルパラレル変換タイミングから所定時間経過後になるように、データ保持部８０へのデータ取り込みタイミングを調整する。

図１３は、本発明の実施例によるクロック乗せ換え方法のフローチャートである。
また、図１４は、クロック乗せ換え部１０の各部の信号を示すタイムチャート（その１）である。図１４に示すタイムチャートの第１段の信号は、伝送クロックＣＬＫｔに同期した受信シリアルデータ列を示し、各数字はシリアルデータに含まれる各ビットの順番を示す。第２段の信号は伝送クロックＣＬＫｔを示し、第３段は上述のシリアルパラレル変換イネーブル信号ＥＮ１を示す。シフトイネーブル信号ＥＮｓのタイムチャートもシリアルパラレル変換イネーブル信号ＥＮ１と同様であってよい。

第４段の信号はシリアルパラレル変換されたパラレルデータを示し、第５段の信号は、データ遅延部４０から出力されたパラレルデータを示す。第６段の信号は同期信号Ｓｓを示し、第７段の信号はパケット先頭指示信号を示し、第８段の信号はタイミング調整部７０から８進カウンタ６０のプリセット(PRESET)端子に書き込まれる所定のカウント値ＬＤを示す。

さらに図１５は、クロック乗せ換え部１０の各部の信号を示すタイムチャート（その２）である。図１５に示すタイムチャートの第１〜４段の信号は、図１４の第５〜８段にそれぞれ示した、データ遅延部４０から出力されたパラレルデータ、同期信号Ｓｓ、パケット先頭指示信号及びカウント値ＬＤと同様である。
図１５に示すタイムチャートの第５段の信号は受信装置内クロックＣＬＫｒを示し、第６段の信号は取り込みタイミング指示信号を示し、第７段はデータ保持部８０へ保持されたパラレルデータを示し、第８段はデータ保持部８０へ保持されたパラレルデータをパラレルシリアル変換部９０がシリアルデータに変換した結果生じたデータを示す。
なお、図１４の第４段及び第５段並びに図１５の第１段及び第７段に示すパラレルデータにおいて、信号中に示す数字は、そのパラレルデータが含んでいるビットに対応する、第１段に示したシリアルデータのビットを示す。

図１３にステップＳ１では、乗せ換え同期信号生成部２０は、伝送クロックＣＬＫｔに基づいて同期信号Ｓｓを生成する。同期信号Ｓｓは図１４の第６段及び図１５の第２段に示す通りであり、伝送クロックＣＬＫｔが並列ビット数分（８個分）カウントされる毎に、２クロックの間「Ｈ」の値となりその他の期間は「Ｌ」の値を有している。

ステップＳ２では、シリアルパラレル変換部３０は、伝送クロックＣＬＫｔに同期したシリアルデータをパラレルデータに変換する。具体的には、乗せ換え同期信号生成部２０が、図１４の第３段に示すようなシリアルパラレル変換イネーブル信号ＥＮ１を生成する。シリアルパラレル変換部３０は、シリアルパラレル変換イネーブル信号ＥＮ１の立ち上がりエッジが発生するタイミングで、シリアルデータをパラレルデータへ変換する。

ステップＳ３では、パケット先頭支持部５０は、データ遅延部４０内のシフトレジスタ、すなわち、フリップフロップＦ１１〜Ｆ１８、Ｆ２１〜Ｆ２８、Ｆ３１〜Ｆ３８、Ｆ４１〜Ｆ４８、Ｆ５１〜Ｆ５８、Ｆ６１〜Ｆ６８、Ｆ７１〜Ｆ７８、Ｆ８１〜Ｆ８８及びＦ９１〜Ｆ９８の所定の段にプリアンブル及びフレーム開始部が保持されているか否かを判定する。

もし、シフトレジスタにプリアンブル及びフレーム開始部が保持されている場合（ステップＳ４）には、その後に続いて起こる８ビットのパラレルデータの出力期間において、このパラレルデータにパケットデータの先頭のデータを含まれるとき、データ遅延部４０からこのパラレルデータが出力される期間だけ、パケット先頭指示信号の値を「Ｈ」にする。
例えば図１４に示す時刻ｔ１〜ｔ２において、データ遅延部４０からパケットデータの先頭のデータ（第１〜８ビット）が出力される間、パケット先頭指示信号の値が「Ｈ」となる。このため時刻ｔ１において８進カウンタ６０のプリセット(PRESET)端子に所定のカウント値ＬＤ書き込まれる。
この結果、時刻ｔ１から所定の時間経過後の時刻ｔ３に、図１５の第６段に示す取り込みタイミング指示信号は「Ｈ」の値となるように、取り込みタイミング指示信号ＥＮ２の位相が調整され、データ保持部８０への取り込みタイミングが調整される。

ステップＳ３の判定にて、もし、シフトレジスタにプリアンブル及びフレーム開始部が保持されていない場合（ステップＳ５）には、８進カウンタ６０は、取り込みタイミング指示信号を受信装置内クロックＣＬＫｒに基づく自走信号として生成する。すなわち、前回立ち上がりエッジが生じてから、受信装置内クロックＣＬＫｒを並列ビット数だけカウントした時刻に、再び立ち上がりエッジが生じるように取り込みタイミング指示信号ＥＮ２が生成される。したがって、ステップＳ４にて取り込みタイミング指示信号ＥＮ２の位相の調整が行われると、その後は再び新たなパケットの先頭データを取り込むまでは、取り込みタイミング指示信号は自走信号として生成される。

例えば時刻ｔ４、ｔ５及びｔ６では、データ遅延部４０から出力されるデータがパケット先頭のデータでないため、これらの時刻では自走信号として生成された取り込みタイミング指示信号ＥＮ２によって、データ保持部８０へのデータの取り込みが行われる。

ステップＳ６では、取り込みタイミング指示信号ＥＮ２の立ち上がりエッジが生じたタイミングで、データ保持部８０へのデータの取り込みが行われる。ステップＳ７では、パラレルシリアル変換部９０は、データ保持部８０へ取り込まれたデータを、受信装置内クロックＣＬＫｒに同期したシリアルデータへ変換する。

図１６Ａは、伝送クロックＣＬＫｔが受信装置内クロックＣＬＫｒよりも早い場合において、取り込みタイミング指示信号ＥＮ２の立ち上がり時期の調整を示す図である。取り込みタイミング指示信号ＥＮ２が受信装置内クロックＣＬＫｒに基づいて自走信号として生成されている間は、伝送クロックＣＬＫｔが受信装置内クロックＣＬＫｒよりも早ければ、取り込みタイミング指示信号ＥＮ２はシリアルパラレル変換タイミングから徐々に遅れてゆく。したがって上記ステップＳ４において、取り込みタイミング指示信号ＥＮ２の立ち上がりタイミングを調整すれば、立ち上がりタイミングが早まる方向へ調整される。
しかし、本方法によれば、このようなタイミングの調整が行われるのは、必ずパケット先頭データをデータ保持部８０へ取り込むときであり、それ以前には、パケット先頭データ以前の無効データがデータ保持部８０に入っているため、データ保持部８０への取り込みタイミングが早まっても、有効データの欠落は生じない。

図１６Ｂは、受信装置内クロックＣＬＫｒが伝送クロックＣＬＫｔよりも早い場合の取り込みタイミング指示信号ＥＮ２の立ち上がり時期の調整を示す図である。この場合には、取り込みタイミング指示信号ＥＮ２の立ち上がりタイミングは遅くなる方向へ調整される。
同様に、このようなタイミングの調整が行われる以前のデータ保持部８０には、無効データが入っているため、データ保持部８０への取り込みタイミングが遅くなっても、有効データの重複は生じない。

本実施例では、１つのパケットを受信している間は、データ保持部８０への取り込みタイミングを受信装置内クロックＣＬＫｒに基づく自走信号として生成する。このため、伝送クロックＣＬＫｔと受信装置内クロックＣＬＫｒとの間に周波数偏差があると、１つのパケットを受信している間に、取り込みタイミングがパケット先頭において調整された位置から徐々にずれてゆく。
本実施例によれば、シリアルパラレル変換されたデータのセットアップ時間及びホールド時間を確保するための余裕として２クロック分を用意したと仮定すると、

パラレルデータの不変期間（８クロック）／２−余裕（２クロック）＝２クロック
となり、１パケットを受信している間の取り込みタイミングのずれ量が前後２クロックまでであれば、シリアルパラレル変換したパラレルデータを、それぞれのパラレルデータの出力期間において１回だけデータ保持部８０への取り込むことができる。
ここで、イーサネット（登録商標）パケットの最大長が１５５６Ｂｙｔｅ（１２，２０８ｂｉｔ）の場合には、１ｂｉｔあたり１／６１０４クロック周期未満の誤差（クロック偏差が１６３ｐｐｍ未満）であれば、取り込みタイミングの変動許容範囲は±２クロック以内となる。

また使用するパケットが最大長９６００Ｂｙｔｅ（７６，８００ｂｉｔ）のジャンボパケットの場合にはデータの並列化ビット数を３２ビットとする。このようにして、３２クロック間のパラレルデータの不変期間をつくりだすことで、取り込みタイミングの変動許容範囲は±１４クロック以内とすれば、クロック偏差１８２ｐｐｍまで使用することができる。
なお、イーサネット（登録商標）パケットのフレーム間ギャップ（ＩＦＧ）は通常１２ｂｙｔｅ＝９６ｂｉｔであるため、データの並列数ビットをその半分の４８ビット以下にすることによって、パケット先頭のデータが含まれるパラレルデータの１つ前の周期のパラレルデータに有効なパケットデータが含まれることはなくなるため、タイミング調整処理によってパケットデータが破壊される可能性をきわめて小さくすることができる。

図１７は、図９に示すクロック乗せ換え部１０の第２構成例の構成図である。図１７に示す構成要素中、図１０に示す構成要素と同じものは同じ参照符号を付して示す。
受信されるパケット信号がＲ−ＧＭＩＩに準拠する信号のようなパケット信号である場合には、パケット信号が存在する間としない間とで異なる論理値を持つイネーブル信号（ＥＮ信号）がパケット信号と共に伝送される。

本実施例は、このようなイネーブル信号を入力してパケットを検出しパケット検出信号を生成するパケット検出部５１を備える。

パケット検出部５１は、イネーブル信号の変化を検出してパケットの先頭を検出する。そして、パケットの先頭を検出してからパケットデータの先頭のデータを含む初めの８ビットのパラレルデータがシリアルパラレル変換部３０から出力されるまでの既知の所要時間の間が経過した後に、この初めの８ビットのパラレルデータがシリアルパラレル変換部３０から出力される期間の間は「Ｈ」の値を示し、それ以外の場合には「Ｌ」の値を示す、パケット先頭指示信号を出力する。

パケット検出部５１は、イネーブル信号の変化を検出してパケットの受信完了を検出してもよい。このときパケット検出部５１は、パケットの受信完了を検出してから、次のパケットデータの先頭のデータを含む初めの８ビットのパラレルデータがシリアルパラレル変換部３０から出力されるまでの既知の所要時間の間が経過した後に、この初めの８ビットのパラレルデータがシリアルパラレル変換部３０から出力される期間の間は「Ｈ」の値を示し、それ以外の場合には「Ｌ」の値を示す、パケット先頭指示信号を出力する。

以上、本発明の好適な実施態様について詳述したが、当業者が種々の修正及び変更をなし得ること、並びに、特許請求の範囲は本発明の真の精神および趣旨の範囲内にあるこの様な全ての修正及び変更を包含することは、本発明の範囲に含まれることは当業者に理解されるべきものである。

本発明は、広くパケット形式のデータをやりとりする通信装置や通信方法に利用可能である。特にあるクロックに同期しているシリアルデータを、他のクロックに同期したシリアルデータに変換するクロック乗せ換え装置及びクロック乗せ換え方法に利用可能である。例えば、伝送クロックに同期した入力信号を、受信側の装置内クロックに同期する信号へ変換するクロック乗せ換え装置及びクロック乗せ換え方法に利用可能である。

Claims (14)

1. 第１クロックに同期したパケット形式のシリアルデータを第２クロックに同期したシリアルデータに変換するクロック乗せ換え装置であって、
   前記第１クロックに同期した前記シリアルデータをパラレルデータへ変換するシリアルパラレル変換部と、
   前記第２クロックの所定クロック数毎に生じる取り込みタイミングで、前記シリアルパラレル変換部から出力される前記パラレルデータを保持するデータ保持部と、
   前記データ保持部に保持された前記パラレルデータを前記第２クロックに同期したシリアルデータに変換するパラレルシリアル変換部と、
   前記取り込みタイミングが前記シリアルパラレル変換部による変換タイミングから所定時間離れた時刻に生じるように前記取り込みタイミングを調整するタイミング調整処理を、前記第１クロックに同期したシリアルデータのパケットを受信する毎に行うタイミング調整部と、
   を備えることを特徴とするクロック乗せ換え装置。
2. 前記タイミング調整部は、前記データ保持部の保持内容が前記パケット間に設けられるフレーム間ギャップの間に受信した信号であるときに、前記タイミング調整処理を行うことを特徴とする請求項１に記載のクロック乗せ換え装置。
3. 前記タイミング調整部は、各前記パケットの受信開始後の所定時間経過後に前記タイミング調整処理を行うことを特徴とする請求項２に記載のクロック乗せ換え装置。
4. 前記タイミング調整部は、各前記パケットの受信完了後の所定時間経過後に前記タイミング調整処理を行うことを特徴とする請求項２に記載のクロック乗せ換え装置。
5. 前記シリアルパラレル変換部によって前記第１クロックに同期した前記シリアルデータから変換されたパラレルデータが、前記パケットの先頭データを含むか否かを示すパケット先頭指示信号を生成するパケット先頭指示部を備え、
   前記タイミング調整部は、前記タイミング調整処理を、前記先頭データを含むパラレルデータを取り込む際に行うことを特徴とする請求項２に記載のクロック乗せ換え装置。
6. 前記シリアルパラレル変換部により変換されるパラレルデータのビット幅は、前記パケット間に設けられる前記フレーム間ギャップの半分より小さいことを特徴とする請求項２に記載のクロック乗せ換え装置。
7. 前記シリアルパラレル変換部により変換されるパラレルデータのビット幅は、前記シリアルパラレル変換部による変換タイミングの周期が、１つの前記パケットを処理している間に許容される前記第１クロックと前記第２クロックとの間のクロック偏差の許容幅よりも大きくなるように定められていることを特徴とする請求項２に記載のクロック乗せ換え装置。
8. 第１クロックに同期したパケット形式のシリアルデータを第２クロックに同期したシリアルデータに変換するクロック乗せ換え方法であって、
   前記第１クロックに同期した前記シリアルデータをパラレルデータへ変換し、
   前記第２クロックの所定クロック数毎に生じる取り込みタイミングで、変換された前記パラレルデータを所定のデータ保持回路へ保持し、
   保持された前記パラレルデータを前記第２クロックに同期したシリアルデータに変換し、ここに、
   前記第１クロックに同期した前記シリアルデータをパラレルデータへ変換する変換タイミングから所定時間離れた時刻に前記取り込みタイミングが生じるようにこの取り込みタイミングを調整するタイミング調整処理を、前記第１クロックに同期したシリアルデータのパケットを受信する毎に行うことを特徴とするクロック乗せ換え方法。
9. 前記データ保持回路の保持内容が前記パケット間に設けられるフレーム間ギャップの間に受信した信号であるときに、前記タイミング調整処理を行うことを特徴とする請求項８に記載のクロック乗せ換え方法。
10. 各前記パケットの受信開始後の所定時間経過後に前記タイミング調整処理を行うことを特徴とする請求項９に記載のクロック乗せ換え方法。
11. 各前記パケットの受信完了後の所定時間経過後に前記タイミング調整処理を行うことを特徴とする請求項９に記載のクロック乗せ換え方法。
12. 前記第１クロックに同期した前記シリアルデータから変換された前記パラレルデータが前記パケットの先頭データを含むとき、このパラレルデータを取り込む際に前記タイミング調整処理を行うことを特徴とする請求項９に記載のクロック乗せ換え方法。
13. 前記第１クロックに同期した前記シリアルデータから変換される前記パラレルデータのビット幅は、前記パケット間に設けられるフレーム間ギャップの半分より小さいことを特徴とする請求項９に記載のクロック乗せ換え方法。
14. 前記第１クロックに同期した前記シリアルデータから変換される前記パラレルデータのビット幅は、このシリアルデータからパラレルデータへの変換タイミングの周期が、１つの前記パケットを処理している間に許容される前記第１クロックと前記第２クロックとの間のクロック偏差の許容幅よりも大きくなるように定められていることを特徴とする請求項９に記載のクロック乗せ換え方法。

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