JP2000068991A - クロック識別再生回路 - Google Patents
クロック識別再生回路Info
- Publication number
- JP2000068991A JP2000068991A JP10240501A JP24050198A JP2000068991A JP 2000068991 A JP2000068991 A JP 2000068991A JP 10240501 A JP10240501 A JP 10240501A JP 24050198 A JP24050198 A JP 24050198A JP 2000068991 A JP2000068991 A JP 2000068991A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 回路の高速性を要求することなく、クロック
データの識別再生を可能とする。 【解決手段】 入力端子１に第１Ｄ型フリップフロップ
１０を接続し、ＶＣＯ４のクロック信号をラッチタイミ
ングとした反転出力と入力端子１とを第１論理積ゲート
１１の入力端子に接続し、第１Ｄ型フリップフロップ１
０の出力を第２Ｄ型フリップフロップ１３に接続し、反
転クロック信号をラッチタイミングとした反転出力を遅
延回路１７に接続し、第２論理積ゲート１４に第１Ｄ型
フリップフロップ１０の出力と遅延回路１７の出力を入
力する。遅延回路１７の内部遅延時間を調節すること
で、回路が高速応答しなくとも、データ信号とクロック
信号の位相差を定量的に比較出来る。また、論理積ゲー
トを用いて、クロックの立ち上がりあるいは立ち下がり
時のみに位相差検出を行って、後続データによる波形干
渉を減らす。
データの識別再生を可能とする。 【解決手段】 入力端子１に第１Ｄ型フリップフロップ
１０を接続し、ＶＣＯ４のクロック信号をラッチタイミ
ングとした反転出力と入力端子１とを第１論理積ゲート
１１の入力端子に接続し、第１Ｄ型フリップフロップ１
０の出力を第２Ｄ型フリップフロップ１３に接続し、反
転クロック信号をラッチタイミングとした反転出力を遅
延回路１７に接続し、第２論理積ゲート１４に第１Ｄ型
フリップフロップ１０の出力と遅延回路１７の出力を入
力する。遅延回路１７の内部遅延時間を調節すること
で、回路が高速応答しなくとも、データ信号とクロック
信号の位相差を定量的に比較出来る。また、論理積ゲー
トを用いて、クロックの立ち上がりあるいは立ち下がり
時のみに位相差検出を行って、後続データによる波形干
渉を減らす。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック識別再生
回路に関し、特に高速なＮＲＺ信号からクロック信号を
再生するクロック識別再生回路に関する。
回路に関し、特に高速なＮＲＺ信号からクロック信号を
再生するクロック識別再生回路に関する。
【０００２】
【従来の技術】光通信のような高速通信に用いる信号と
しては、ＮＲＺ信号が用いられ、データ信号にクロック
信号成分を含まないのが一般的である。そこで、受信用
ＩＣには、データ信号の増幅のみならず、データ信号に
同期するクロック信号を識別し、回路内部でクロック信
号を再生するクロック識別再生回路が必要である。
しては、ＮＲＺ信号が用いられ、データ信号にクロック
信号成分を含まないのが一般的である。そこで、受信用
ＩＣには、データ信号の増幅のみならず、データ信号に
同期するクロック信号を識別し、回路内部でクロック信
号を再生するクロック識別再生回路が必要である。
【０００３】クロック識別再生回路は、図１に示すよう
に、位相比較器２、フィルタ３、ＶＣＯ（電圧制御発振
器）４からなる帰還ループで構成されている。位相比較
器２は、入力端子１からのデータ信号と、ＶＣＯ４のク
ロック信号との位相比較を行い、位相差に応じた出力電
圧を発生する。そして、フィルタ３によって、出力電圧
の帯域制限を行った後、ＶＣＯ４のクロック信号を制御
する電圧として帰還される。この帰還ループにより、デ
ータ信号に同期したＶＣＯ４のクロック信号が得られ
る。
に、位相比較器２、フィルタ３、ＶＣＯ（電圧制御発振
器）４からなる帰還ループで構成されている。位相比較
器２は、入力端子１からのデータ信号と、ＶＣＯ４のク
ロック信号との位相比較を行い、位相差に応じた出力電
圧を発生する。そして、フィルタ３によって、出力電圧
の帯域制限を行った後、ＶＣＯ４のクロック信号を制御
する電圧として帰還される。この帰還ループにより、デ
ータ信号に同期したＶＣＯ４のクロック信号が得られ
る。
【０００４】このようなクロック識別再生回路の従来例
として、Ｃ．Ｒ．Ｈｏｇｇｅ，ＪＲ．が考案した回路構
成が知られている（C.R.Hogge,JR.,"A Self Correcting
Clock Recovery Circuit"Journal of Lightwave Tec
h.,Vol.LT-3,No.6,1985,p1312参照）。図７は、この従
来のクロック識別回路示すブロック図である。以下、そ
の動作について説明する。
として、Ｃ．Ｒ．Ｈｏｇｇｅ，ＪＲ．が考案した回路構
成が知られている（C.R.Hogge,JR.,"A Self Correcting
Clock Recovery Circuit"Journal of Lightwave Tec
h.,Vol.LT-3,No.6,1985,p1312参照）。図７は、この従
来のクロック識別回路示すブロック図である。以下、そ
の動作について説明する。
【０００５】データ信号は、入力端子１から第１Ｄ型フ
リップフロップ２３に入力され、ＶＣＯ４のクロック信
号をラッチタイミングクロックとして第１Ｄ型フリップ
フロップ２３から出力される。
リップフロップ２３に入力され、ＶＣＯ４のクロック信
号をラッチタイミングクロックとして第１Ｄ型フリップ
フロップ２３から出力される。
【０００６】入力端子１と第１Ｄ型フリップフロップ２
３の出力端子２１は、第１ＥＸ−ＯＲゲート２４に接続
しており、入力したデータ信号と第１Ｄ型フリップフロ
ップ２３の出力とのＥＸ−ＯＲ信号が、第１ＥＸ−ＯＲ
ゲート２４の出力端子２５に出力される。従って、ＶＣ
Ｏ４のクロック信号とデータ信号の位相差に応じて、こ
のＥＸ−ＯＲ信号の出力パルス幅が変化し、これが比較
パルス信号となる。
３の出力端子２１は、第１ＥＸ−ＯＲゲート２４に接続
しており、入力したデータ信号と第１Ｄ型フリップフロ
ップ２３の出力とのＥＸ−ＯＲ信号が、第１ＥＸ−ＯＲ
ゲート２４の出力端子２５に出力される。従って、ＶＣ
Ｏ４のクロック信号とデータ信号の位相差に応じて、こ
のＥＸ−ＯＲ信号の出力パルス幅が変化し、これが比較
パルス信号となる。
【０００７】また、第１Ｄ型フリップフロップ２３の出
力は、端子２１から第２Ｄ型フリップフロップ２６に入
力され、ＶＣＯ４の反転クロック信号をラッチタイミン
グクロックとして第２Ｄ型フリップフロップ２６から端
子７に出力される。
力は、端子２１から第２Ｄ型フリップフロップ２６に入
力され、ＶＣＯ４の反転クロック信号をラッチタイミン
グクロックとして第２Ｄ型フリップフロップ２６から端
子７に出力される。
【０００８】端子２１と端子７は第２ＥＸ−ＯＲゲート
２７に接続しており、第１Ｄ型フリップフロップ２３の
出力と第２Ｄ型フリップフロップ２６の出力とのＥＸ−
ＯＲ信号が、出力端子２８に出力される。
２７に接続しており、第１Ｄ型フリップフロップ２３の
出力と第２Ｄ型フリップフロップ２６の出力とのＥＸ−
ＯＲ信号が、出力端子２８に出力される。
【０００９】この出力信号は、データ信号に対するクロ
ック信号の位相差によらず、常に一定のパルス幅なの
で、基準パルス信号となる。従って、比較パルス信号と
比較することによって、位相差が定量的にわかる。
ック信号の位相差によらず、常に一定のパルス幅なの
で、基準パルス信号となる。従って、比較パルス信号と
比較することによって、位相差が定量的にわかる。
【００１０】図８、図９はこの回路の各信号のタイミン
グチャート図である。入力端子１からのデータ信号
（ａ）を、クロック信号（ｂ）によってラッチ（ｃ）
し、データ信号（ａ）とラッチ出力（ｃ）から比較パル
ス信号（ｆ）を求める。また、ラッチ出力（ｃ）を反転
クロック信号（ｄ）によって、再びラッチ（ｅ）して、
基準パルス信号（ｇ）を求める。
グチャート図である。入力端子１からのデータ信号
（ａ）を、クロック信号（ｂ）によってラッチ（ｃ）
し、データ信号（ａ）とラッチ出力（ｃ）から比較パル
ス信号（ｆ）を求める。また、ラッチ出力（ｃ）を反転
クロック信号（ｄ）によって、再びラッチ（ｅ）して、
基準パルス信号（ｇ）を求める。
【００１１】図８は、クロック信号の位相がデータ信号
より早い状態である。この場合、クロックの半周期分よ
りも短い幅の比較パルス信号（ｆ）が発生する。一方、
図９は、クロック信号の位相がデータ信号より遅い状態
である。この場合、クロックの半周期分よりも長い幅の
比較パルス信号（ｆ）が発生する。
より早い状態である。この場合、クロックの半周期分よ
りも短い幅の比較パルス信号（ｆ）が発生する。一方、
図９は、クロック信号の位相がデータ信号より遅い状態
である。この場合、クロックの半周期分よりも長い幅の
比較パルス信号（ｆ）が発生する。
【００１２】したがって、比較パルス信号（ｆ）と基準
パルス信号（ｇ）を加算器２９に入力して加算（減算）
した後、フィルタ３によって高域信号成分を除去するこ
とで、ＶＣＯ４のクロック信号制御用の入力電圧に変換
できる。このような帰還ループを構成することで、デー
タ信号に同期したクロック信号の再生が可能となる。
パルス信号（ｇ）を加算器２９に入力して加算（減算）
した後、フィルタ３によって高域信号成分を除去するこ
とで、ＶＣＯ４のクロック信号制御用の入力電圧に変換
できる。このような帰還ループを構成することで、デー
タ信号に同期したクロック信号の再生が可能となる。
【００１３】
【発明が解決しようとする課題】図７に示す従来のクロ
ック識別再生回路では、図８（ｆ）に示すように、ＶＣ
Ｏ４のクロック信号の位相が入力データ信号に対して早
くなるほど、第１ＥＸ−ＯＲ出力２５で発生する比較パ
ルス信号の幅が狭くなるので、第１ＥＸ−ＯＲの応答速
度に十分な高速性が要求される。
ック識別再生回路では、図８（ｆ）に示すように、ＶＣ
Ｏ４のクロック信号の位相が入力データ信号に対して早
くなるほど、第１ＥＸ−ＯＲ出力２５で発生する比較パ
ルス信号の幅が狭くなるので、第１ＥＸ−ＯＲの応答速
度に十分な高速性が要求される。
【００１４】また、図９のようにクロック信号が、デー
タ信号に対してその位相が遅れてくるほど、比較パルス
信号（ｆ）は、互いにその間隔が狭くなる。この場合
も、ＥＸ−ＯＲ回路の応答速度が十分に速くなければ、
波形の垂れの影響などで、お互いに波形が干渉する恐れ
があり、位相差を定量的に判別できなくなる可能性があ
る。
タ信号に対してその位相が遅れてくるほど、比較パルス
信号（ｆ）は、互いにその間隔が狭くなる。この場合
も、ＥＸ−ＯＲ回路の応答速度が十分に速くなければ、
波形の垂れの影響などで、お互いに波形が干渉する恐れ
があり、位相差を定量的に判別できなくなる可能性があ
る。
【００１５】そのため、ＥＸ−ＯＲ回路として応答速度
が十分でない場合には、速いデータ信号のラッチタイミ
ングのマージンは狭くなり、クロック識別再生が困難に
なり、回路動作の信頼性が低くなる。また、回路設計の
自由度も低くなるという問題点がある。
が十分でない場合には、速いデータ信号のラッチタイミ
ングのマージンは狭くなり、クロック識別再生が困難に
なり、回路動作の信頼性が低くなる。また、回路設計の
自由度も低くなるという問題点がある。
【００１６】本発明の目的は、回路の高速性を要求する
ことなく、データ信号とクロック信号との位相差を定量
的に求めることができる位相比較回路を備えたクロック
識別再生回路を提供することにある。
ことなく、データ信号とクロック信号との位相差を定量
的に求めることができる位相比較回路を備えたクロック
識別再生回路を提供することにある。
【００１７】本発明の他の目的は、ラッチタイミングに
よる波形干渉の恐れがなく、信頼性の高いクロック識別
が可能であり、かつ、回路設計の自由度の高いクロック
識別再生回路を提供することにある。
よる波形干渉の恐れがなく、信頼性の高いクロック識別
が可能であり、かつ、回路設計の自由度の高いクロック
識別再生回路を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、入力端子から
の入力信号とＶＣＯ信号の位相差を検出して出力する位
相比較器を、前記ＶＣＯ信号をラッチタイミングクロッ
クとして前記入力端子からデータ信号を入力する第１の
Ｄ型フリップフロップ回路と、前記データ信号と前記第
１のＤ型フリップフロップ回路の反転出力とを入力する
第１の論理積ゲートと、前記ＶＣＯ信号の反転信号をラ
ッチタイミングクロックとして前記第１のＤ型フリップ
フロップ回路の出力信号を入力する第２のＤ型フリップ
フロップ回路と、前記第１のＤ型フリップフロップ回路
の出力信号と前記第２のＤ型フリップフロップ回路の反
転出力とを入力する第２の論理積ゲートと、前記第１の
論理積ゲートの出力と前記第２の論理積ゲートの出力と
を入力して前記位相差信号を出力する加算器とによって
構成したことを特徴としている。
の入力信号とＶＣＯ信号の位相差を検出して出力する位
相比較器を、前記ＶＣＯ信号をラッチタイミングクロッ
クとして前記入力端子からデータ信号を入力する第１の
Ｄ型フリップフロップ回路と、前記データ信号と前記第
１のＤ型フリップフロップ回路の反転出力とを入力する
第１の論理積ゲートと、前記ＶＣＯ信号の反転信号をラ
ッチタイミングクロックとして前記第１のＤ型フリップ
フロップ回路の出力信号を入力する第２のＤ型フリップ
フロップ回路と、前記第１のＤ型フリップフロップ回路
の出力信号と前記第２のＤ型フリップフロップ回路の反
転出力とを入力する第２の論理積ゲートと、前記第１の
論理積ゲートの出力と前記第２の論理積ゲートの出力と
を入力して前記位相差信号を出力する加算器とによって
構成したことを特徴としている。
【００１９】すなわち、本発明のクロック識別再生回路
における位相比較器は、データ信号の入力端子に、第１
Ｄ型フリップフロップを接続し、この第１Ｄ型フリップ
フロップは、ＶＣＯのクロック信号をラッチタイミング
クロックとするように、ＶＣＯと接続している。そし
て、入力端子と第１Ｄ型フリップフロップの反転出力端
子とを第１論理積ゲートの入力端子に接続している。
における位相比較器は、データ信号の入力端子に、第１
Ｄ型フリップフロップを接続し、この第１Ｄ型フリップ
フロップは、ＶＣＯのクロック信号をラッチタイミング
クロックとするように、ＶＣＯと接続している。そし
て、入力端子と第１Ｄ型フリップフロップの反転出力端
子とを第１論理積ゲートの入力端子に接続している。
【００２０】また、第１Ｄ型フリップフロップの出力端
子は、第２Ｄ型フリップフロップの入力端子に接続し、
この第２Ｄ型フリップフロップは、ＶＣＯの反転クロッ
ク信号をラッチタイミングクロックとするように、ＶＣ
Ｏと接続している。そして、第２Ｄ型フリップフロップ
の反転出力端子と第２Ｄ型フリップフロップの入力端子
とを第２論理積ゲートの入力端子に接続している。
子は、第２Ｄ型フリップフロップの入力端子に接続し、
この第２Ｄ型フリップフロップは、ＶＣＯの反転クロッ
ク信号をラッチタイミングクロックとするように、ＶＣ
Ｏと接続している。そして、第２Ｄ型フリップフロップ
の反転出力端子と第２Ｄ型フリップフロップの入力端子
とを第２論理積ゲートの入力端子に接続している。
【００２１】第１論理積ゲートの出力端子と第２論理積
ゲートの出力端子は、ともに加算器の入力端子に接続さ
れ、加算器の出力端子はフィルタに接続されている。そ
して、フィルタの出力端子は、ＶＣＯの発振周波数制御
用端子に接続されている。
ゲートの出力端子は、ともに加算器の入力端子に接続さ
れ、加算器の出力端子はフィルタに接続されている。そ
して、フィルタの出力端子は、ＶＣＯの発振周波数制御
用端子に接続されている。
【００２２】回路に十分な高速応答性が無い場合、第１
Ｄ型フリップフロップの内部遅延は無視できず、また、
第１論理積ゲートに発生する比較パルス信号幅は、理想
的な状態より広くなる。そのような場合には、第２Ｄ型
フリップフロップ回路の反転出力と第２論理積ゲートの
接続間に、第１遅延回路に接続する。そして、第１遅延
回路の遅延時間を、適当な長さにすることにより、基準
パルス信号の幅を適切な大きさに設定できるので、正確
なラッチタイミングが得られる。
Ｄ型フリップフロップの内部遅延は無視できず、また、
第１論理積ゲートに発生する比較パルス信号幅は、理想
的な状態より広くなる。そのような場合には、第２Ｄ型
フリップフロップ回路の反転出力と第２論理積ゲートの
接続間に、第１遅延回路に接続する。そして、第１遅延
回路の遅延時間を、適当な長さにすることにより、基準
パルス信号の幅を適切な大きさに設定できるので、正確
なラッチタイミングが得られる。
【００２３】また、論理積ゲートを用いることにより、
比較パルス信号を、クロックの立ち上がり時点のみ、あ
るいは立ち下がり時点のみに発生させているので、上記
のように基準パルス信号幅を大きくしても、波形干渉を
起こす恐れは無い。従って、正確なクロック信号の識別
再生が可能となる。
比較パルス信号を、クロックの立ち上がり時点のみ、あ
るいは立ち下がり時点のみに発生させているので、上記
のように基準パルス信号幅を大きくしても、波形干渉を
起こす恐れは無い。従って、正確なクロック信号の識別
再生が可能となる。
【００２４】
【発明の実施の形態】図２は、本発明によるクロック識
別再生回路の第１の実施の形態を示すブロック図であ
り、図３及び図４は、本実施の形態における各信号のタ
イミングチャート図である。
別再生回路の第１の実施の形態を示すブロック図であ
り、図３及び図４は、本実施の形態における各信号のタ
イミングチャート図である。
【００２５】本発明のクロック識別再生回路も、位相比
較器２と、ループ時定数制御用のフィルタ３と、クロッ
ク信号発生用のＶＣＯ４とから構成される。入力端子１
から入力されるデータ信号は、位相比較器２に入力さ
れ、ＶＣＯ４からのクロック信号に対する位相差が定量
的に識別される。この位相差信号に含まれる高域周波数
成分をフィルタ３で除去した後、ＶＣＯ４に対するクロ
ック信号制御用の電圧として帰還される。これによっ
て、ＶＣＯ４の出力端子から、データ信号に同期したク
ロック信号が得られる。
較器２と、ループ時定数制御用のフィルタ３と、クロッ
ク信号発生用のＶＣＯ４とから構成される。入力端子１
から入力されるデータ信号は、位相比較器２に入力さ
れ、ＶＣＯ４からのクロック信号に対する位相差が定量
的に識別される。この位相差信号に含まれる高域周波数
成分をフィルタ３で除去した後、ＶＣＯ４に対するクロ
ック信号制御用の電圧として帰還される。これによっ
て、ＶＣＯ４の出力端子から、データ信号に同期したク
ロック信号が得られる。
【００２６】次に、このクロック識別再生回路の位相比
較器２について、図２を参照して説明する。この位相比
較器２は、第１、第２Ｄ型フリップフロップ１０、１３
と、第１、第２論理積ゲート１１，１４と、第１遅延回
路１７と、クロックバッファ９と、加算器１６とから構
成される。
較器２について、図２を参照して説明する。この位相比
較器２は、第１、第２Ｄ型フリップフロップ１０、１３
と、第１、第２論理積ゲート１１，１４と、第１遅延回
路１７と、クロックバッファ９と、加算器１６とから構
成される。
【００２７】入力端子１は第１Ｄ型フリップフロップ１
０のデータ入力端子に接続され、第１Ｄ型フリップフロ
ップ１０のデータ出力端子は、第２Ｄ型フリップフロッ
プ１３のデータ入力端子に接続される。また、入力端子
１と第１Ｄ型フリップフロップ１０の反転データ出力端
子は、第１論理積ゲート１１の２つの入力端子に各々接
続される。
０のデータ入力端子に接続され、第１Ｄ型フリップフロ
ップ１０のデータ出力端子は、第２Ｄ型フリップフロッ
プ１３のデータ入力端子に接続される。また、入力端子
１と第１Ｄ型フリップフロップ１０の反転データ出力端
子は、第１論理積ゲート１１の２つの入力端子に各々接
続される。
【００２８】第２Ｄ型フリップフロップ１３の反転デー
タ出力端子は、第１遅延回路１７に入力され、第２Ｄ型
フリップフロップ１３の入力端子と第１遅延回路１７の
出力端子１８は、第２論理積ゲート１４の２つの入力端
子に各々接続される。
タ出力端子は、第１遅延回路１７に入力され、第２Ｄ型
フリップフロップ１３の入力端子と第１遅延回路１７の
出力端子１８は、第２論理積ゲート１４の２つの入力端
子に各々接続される。
【００２９】また、ＶＣＯ４のクロック出力端子は、ク
ロックバッファ９を介して、正論理出力端子５を第１Ｄ
型フリップフロップ１０のクロック入力端子に、反転論
理出力端子６を第２Ｄ型フリップフロップ１３のクロッ
ク入力端子にそれぞれ接続される。
ロックバッファ９を介して、正論理出力端子５を第１Ｄ
型フリップフロップ１０のクロック入力端子に、反転論
理出力端子６を第２Ｄ型フリップフロップ１３のクロッ
ク入力端子にそれぞれ接続される。
【００３０】第１論理積ゲート１１と第２論理積ゲート
１４の出力端子はともに、加算器１６の入力端子に接続
される。加算器１６の出力端子はフィルタ３に接続され
る。さらに、フィルタ３の出力端子はＶＣＯ４の発振周
波数制御用端子に接続される。
１４の出力端子はともに、加算器１６の入力端子に接続
される。加算器１６の出力端子はフィルタ３に接続され
る。さらに、フィルタ３の出力端子はＶＣＯ４の発振周
波数制御用端子に接続される。
【００３１】次に、本発明の動作について、図３、図４
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００３２】まず、図３において、入力端子１から入力
したデータ信号（ａ）を、ＶＣＯ４からのクロック信号
（ｂ）をラッチタイミングとして、第１Ｄ型フリップフ
ロップ１０の出力端子８から出力データ（ｃ）を出力す
る。この際、第１Ｄ型フリップフロップ１０の内部遅延
を考慮している。第１Ｄ型フリップフロップ１０の反転
データ出力と入力端子１から入力したデータ信号を、第
１論理積ゲート１１に入力し、その出力端子１２から論
理積データ信号（ｆ）を出力する。これが、位相比較を
行うための比較パルス信号となる。
したデータ信号（ａ）を、ＶＣＯ４からのクロック信号
（ｂ）をラッチタイミングとして、第１Ｄ型フリップフ
ロップ１０の出力端子８から出力データ（ｃ）を出力す
る。この際、第１Ｄ型フリップフロップ１０の内部遅延
を考慮している。第１Ｄ型フリップフロップ１０の反転
データ出力と入力端子１から入力したデータ信号を、第
１論理積ゲート１１に入力し、その出力端子１２から論
理積データ信号（ｆ）を出力する。これが、位相比較を
行うための比較パルス信号となる。
【００３３】次に、第１Ｄ型フリップフロップ１０の出
力８を、第２Ｄ型フリップフロップ１３のデータ入力に
入力し、反転クロック出力信号（ｄ）をラッチタイミン
グとしてデータ出力を出力端子７に出力する。一方、第
２Ｄ型フリップフロップ１３の反転データ出力は第１遅
延回路１７に入力され、出力端子１８に反転データ
（ｅ）として出力される。
力８を、第２Ｄ型フリップフロップ１３のデータ入力に
入力し、反転クロック出力信号（ｄ）をラッチタイミン
グとしてデータ出力を出力端子７に出力する。一方、第
２Ｄ型フリップフロップ１３の反転データ出力は第１遅
延回路１７に入力され、出力端子１８に反転データ
（ｅ）として出力される。
【００３４】この反転データ（ｅ）と出力端子８の出力
データ（ｃ）とを、第２論理積ゲート１４に入力し、そ
の出力端子１５から論理積データ信号（ｇ）を出力す
る。この論理積データ信号（ｇ）は、一度ラッチ出力を
行ったデータ信号に対して、再度ラッチ出力を行ってい
るため、クロック信号とデータ信号の位相差によらず、
パルス幅は一定になる。これが基準パルス信号となる。
データ（ｃ）とを、第２論理積ゲート１４に入力し、そ
の出力端子１５から論理積データ信号（ｇ）を出力す
る。この論理積データ信号（ｇ）は、一度ラッチ出力を
行ったデータ信号に対して、再度ラッチ出力を行ってい
るため、クロック信号とデータ信号の位相差によらず、
パルス幅は一定になる。これが基準パルス信号となる。
【００３５】そして、比較パルス信号幅を定量的に検出
するために、基準パルス信号と比較パルス信号とを加算
器１６に入力し、フィルタ３によって高域成分を除去し
て、位相差に応じた電圧信号を取り出す。この様な帰還
回路によって、データ信号に同期したＶＣＯ４のクロッ
ク信号が得られる。
するために、基準パルス信号と比較パルス信号とを加算
器１６に入力し、フィルタ３によって高域成分を除去し
て、位相差に応じた電圧信号を取り出す。この様な帰還
回路によって、データ信号に同期したＶＣＯ４のクロッ
ク信号が得られる。
【００３６】なお、図３は、クロック信号の位相が、入
力データ信号の位相より進んでいる場合の動作状態を示
している。一方、図４は、クロック信号の位相が、入力
データ信号の位相より送れている場合の動作状態を示し
ている。
力データ信号の位相より進んでいる場合の動作状態を示
している。一方、図４は、クロック信号の位相が、入力
データ信号の位相より送れている場合の動作状態を示し
ている。
【００３７】本発明においては、比較パルス信号及び基
準パルス信号を求めるための回路として論理積ゲートを
用いているので、クロック信号の立ち上がりのみ、ある
いは立ち下がりのみに、これらのパルス信号は発生する
ので、パルスの発生周期が長くなり、比較パルス信号発
生回路の応答特性を緩和することができ、さらに、パル
ス信号幅を大きくしても、波形干渉を起こす恐れはな
い。したがって、信頼性の高いクロック識別再生回路が
実現できる。
準パルス信号を求めるための回路として論理積ゲートを
用いているので、クロック信号の立ち上がりのみ、ある
いは立ち下がりのみに、これらのパルス信号は発生する
ので、パルスの発生周期が長くなり、比較パルス信号発
生回路の応答特性を緩和することができ、さらに、パル
ス信号幅を大きくしても、波形干渉を起こす恐れはな
い。したがって、信頼性の高いクロック識別再生回路が
実現できる。
【００３８】また、第１Ｄ型フリップフロップ１０の遅
延時間が無視できない場合においては、図３〜図４に示
すように、比較パルス信号の幅は理想状態より広くなっ
てしまうが、そのような場合には、第１遅延回路１７の
遅延時間を適当な長さに設定することで、基準パルス信
号の幅を適切な大きさに設定できるので、正確なラッチ
タイミングが設定できる。
延時間が無視できない場合においては、図３〜図４に示
すように、比較パルス信号の幅は理想状態より広くなっ
てしまうが、そのような場合には、第１遅延回路１７の
遅延時間を適当な長さに設定することで、基準パルス信
号の幅を適切な大きさに設定できるので、正確なラッチ
タイミングが設定できる。
【００３９】シミュレーションによると、データ信号の
伝送速度が１０Ｇｂ／ｓの場合、本発明は従来型に比較
して、約２０％エラー率が減少することがわかった。し
たがって、高速な光通信用のクロック識別再生回路とし
て、本発明は非常に有効である。
伝送速度が１０Ｇｂ／ｓの場合、本発明は従来型に比較
して、約２０％エラー率が減少することがわかった。し
たがって、高速な光通信用のクロック識別再生回路とし
て、本発明は非常に有効である。
【００４０】図５は、本発明によるクロック識別再生回
路の第２の実施の形態を示すブロック図であり、図６
は、第２の実施の形態における各信号のタイミングチャ
ート図である。第２の実施の形態における位相比較器の
特徴は、第１の実施の形態よりもラッチタイミングマー
ジンを有効に使い、より正確にタイミング設定を行って
いる点にある。
路の第２の実施の形態を示すブロック図であり、図６
は、第２の実施の形態における各信号のタイミングチャ
ート図である。第２の実施の形態における位相比較器の
特徴は、第１の実施の形態よりもラッチタイミングマー
ジンを有効に使い、より正確にタイミング設定を行って
いる点にある。
【００４１】以下、第２の実施の形態における位相比較
器について図５〜図６を用いて説明する。
器について図５〜図６を用いて説明する。
【００４２】まず、入力端子１は、第１Ｄ型フリップフ
ロップ１０のデータ入力端子に接続され、第１Ｄ型フリ
ップフロップ１０のデータ出力端子は、第２Ｄ型フリッ
プフロップ１３のデータ入力端子に接続される。
ロップ１０のデータ入力端子に接続され、第１Ｄ型フリ
ップフロップ１０のデータ出力端子は、第２Ｄ型フリッ
プフロップ１３のデータ入力端子に接続される。
【００４３】また、入力端子１は、第３遅延回路２０を
介して第１論理積ゲート１１の一方の入力端子に接続さ
れ、第１Ｄ型フリップフロップ１０の反転データ出力端
子は、第１論理積ゲート１１の他方の入力端子に接続さ
れる。
介して第１論理積ゲート１１の一方の入力端子に接続さ
れ、第１Ｄ型フリップフロップ１０の反転データ出力端
子は、第１論理積ゲート１１の他方の入力端子に接続さ
れる。
【００４４】さらに、第１Ｄ型フリップフロップ１０の
データ出力端子は、第２遅延回路１９を介して第２論理
積ゲート１４の一方の入力端子に接続され、第２Ｄ型フ
リップフロップ１３の反転データ出力端子は、第１遅延
回路１７を介して第２論理積ゲート１４の他方の入力端
子に接続される。
データ出力端子は、第２遅延回路１９を介して第２論理
積ゲート１４の一方の入力端子に接続され、第２Ｄ型フ
リップフロップ１３の反転データ出力端子は、第１遅延
回路１７を介して第２論理積ゲート１４の他方の入力端
子に接続される。
【００４５】第１の実施の形態において説明したよう
に、第１Ｄ型フリップフロップ１０の内部遅延時間が無
視できないような場合には、比較パルス信号（ｆ）の幅
が理想的な状態よりも広くなるので、それを考慮して、
第１遅延回路１７を挿入し、第２論理積ゲート１４の出
力端子１５に発生する基準パルス信号の幅を適切な大き
さに設定したが、この第１遅延回路１７のみでは、微妙
な位相差を調節出来ない場合がある。
に、第１Ｄ型フリップフロップ１０の内部遅延時間が無
視できないような場合には、比較パルス信号（ｆ）の幅
が理想的な状態よりも広くなるので、それを考慮して、
第１遅延回路１７を挿入し、第２論理積ゲート１４の出
力端子１５に発生する基準パルス信号の幅を適切な大き
さに設定したが、この第１遅延回路１７のみでは、微妙
な位相差を調節出来ない場合がある。
【００４６】そこで、本発明の第２の実施の形態では、
第２遅延回路１９を挿入することにより、より正確なラ
ッチタイミングの設定を可能としている。つまり、第２
Ｄ型フリップフロップ１３の入力端子から、第２論理積
ゲート１４に入力する信号の位相を微妙に遅らせること
によって、基準パルス信号（ｇ）の幅を、より正確に設
定することができる。
第２遅延回路１９を挿入することにより、より正確なラ
ッチタイミングの設定を可能としている。つまり、第２
Ｄ型フリップフロップ１３の入力端子から、第２論理積
ゲート１４に入力する信号の位相を微妙に遅らせること
によって、基準パルス信号（ｇ）の幅を、より正確に設
定することができる。
【００４７】さらに、第３遅延回路２０を入力端子１と
第１論理積ゲート１１との間に挿入することによって、
入力端子１から、第１論理積ゲート１１に入力する信号
の位相を意図的に遅らせることができ、比較パルス信号
（ｆ）の幅を微妙に変えて、基準パルス信号の幅との相
対的な値を設定することができる。
第１論理積ゲート１１との間に挿入することによって、
入力端子１から、第１論理積ゲート１１に入力する信号
の位相を意図的に遅らせることができ、比較パルス信号
（ｆ）の幅を微妙に変えて、基準パルス信号の幅との相
対的な値を設定することができる。
【００４８】本発明の第２の実施の形態によれば、図６
のタイミングチャートの波形（ｆ）、（ｇ）からわかる
ように、第２遅延回路１９を挿入することによって、基
準パルス信号幅の微妙な設定を行い、第３遅延回路２０
を挿入することで、比較パルス信号幅の微妙な設定を行
うことができ、より正確なラッチタイミングを設定する
ことができる。
のタイミングチャートの波形（ｆ）、（ｇ）からわかる
ように、第２遅延回路１９を挿入することによって、基
準パルス信号幅の微妙な設定を行い、第３遅延回路２０
を挿入することで、比較パルス信号幅の微妙な設定を行
うことができ、より正確なラッチタイミングを設定する
ことができる。
【００４９】なお、第１〜第３遅延回路は、必ずしも全
て接続する必要はなく、何れか一つのみあるいは３つの
遅延回路の内の任意の二つの組合せを用いて構成するこ
とができる。また、各遅延回路の遅延時間は、回路素子
として用いるトランジスタの種類（バイポーラトランジ
スタ、ＭＯＳＦＥＴ等）及びその性能あるいは回路レイ
アウトに応じて、適宜設計を変更する必要がある。
て接続する必要はなく、何れか一つのみあるいは３つの
遅延回路の内の任意の二つの組合せを用いて構成するこ
とができる。また、各遅延回路の遅延時間は、回路素子
として用いるトランジスタの種類（バイポーラトランジ
スタ、ＭＯＳＦＥＴ等）及びその性能あるいは回路レイ
アウトに応じて、適宜設計を変更する必要がある。
【００５０】本発明の第２の実施の形態は、第１の実施
の形態に比べて、回路構成は若干複雑ではあるが、ラッ
チタイミングをかなり広い範囲に選択できることが出来
るため、設計の自由度がより広がり、また、より正確に
ラッチタイミングを設定することができるようになる。
の形態に比べて、回路構成は若干複雑ではあるが、ラッ
チタイミングをかなり広い範囲に選択できることが出来
るため、設計の自由度がより広がり、また、より正確に
ラッチタイミングを設定することができるようになる。
【００５１】
【発明の効果】本発明は、比較パルス信号及び基準パル
ス信号を論理積ゲートを用いて求めているので、クロッ
ク信号の立ち上がり、あるいは立ち下がりのみで、パル
ス信号を出力することができ、ラッチタイミングをデー
タ信号の広い範囲で設定可能とすることができる。
ス信号を論理積ゲートを用いて求めているので、クロッ
ク信号の立ち上がり、あるいは立ち下がりのみで、パル
ス信号を出力することができ、ラッチタイミングをデー
タ信号の広い範囲で設定可能とすることができる。
【００５２】また、論理積ゲートに対して遅延回路を介
してデータ信号を入力しているので、データ信号とクロ
ック信号の位相差を検出する場合に、内部回路の応答速
度が十分に高速でなく、比較パルス信号の幅が理想状態
より広くなっても、遅延回路の内部遅延時間を適当に設
定することでより精細にラッチタイミングの設定を行う
ことができ、高速データ信号に対して、正確なクロック
識別再生が可能となる。
してデータ信号を入力しているので、データ信号とクロ
ック信号の位相差を検出する場合に、内部回路の応答速
度が十分に高速でなく、比較パルス信号の幅が理想状態
より広くなっても、遅延回路の内部遅延時間を適当に設
定することでより精細にラッチタイミングの設定を行う
ことができ、高速データ信号に対して、正確なクロック
識別再生が可能となる。
【図１】本発明が適用されるクロック識別再生回路を示
すブロック図である。
すブロック図である。
【図２】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図３】本発明の第１の実施の形態の動作を示す波形図
である。
である。
【図４】本発明の第１の実施の形態の動作を示す波形図
である。
である。
【図５】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図６】本発明の第２の実施の形態の動作を示す波形図
である。
である。
【図７】従来のクロック識別再生回路の構成を示すブロ
ック図である。
ック図である。
【図８】従来例の動作を示す波形図である。
【図９】従来例の動作を示す波形図である。
１ 入力端子 ２ 位相比較器 ３ フィルタ ４ ＶＣＯ ５ クロック出力端子 ６ 反転クロック出力端子 ７ データ出力端子 ８、２１ 第１Ｄ型フリップフロップ出力端子 ９、２２ クロックバッファ １０、２３ 第１Ｄ型フリップフロップ １１ 第１論理積ゲート １２ 第１論理積ゲート出力端子 １３、２６ 第２Ｄ型フリップフロップ １４ 第２論理積ゲート １５ 第２論理積ゲート出力端子 １６、２９ 加算器 １７ 第１遅延回路 １８ 第１遅延回路出力端子 １９ 第２遅延回路 ２０ 第３遅延回路 ２４ 第１ＥＸ−ＯＲゲート ２５ 第１ＥＸ−ＯＲゲート出力端子 ２７ 第２ＥＸ−ＯＲゲート ２８ 第２ＥＸ−ＯＲゲート出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩入 智美 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC38 CC41 DD42 DD48 JJ02 KK02 KK36 LL02 5K047 AA02 FF02 GG08 MM22 MM28 MM33 MM36 MM50 MM63
Claims (6)
- 【請求項１】 入力端子からの入力信号に対するＶＣＯ
信号の位相差を検出する手段を備えた位相比較器と、ル
ープの時定数を調整するフィルタと、フィルタの出力を
制御信号として入力するＶＣＯとによって構成されるク
ロック識別再生回路において、 前記位相比較器は、前記ＶＣＯ信号をラッチタイミング
クロックとして前記入力端子からデータ信号を入力する
第１のＤ型フリップフロップ回路と、前記データ信号と
前記第１のＤ型フリップフロップ回路の反転出力とを入
力する第１の論理積ゲートと、前記ＶＣＯ信号の反転信
号をラッチタイミングクロックとして前記第１のＤ型フ
リップフロップ回路の出力信号を入力する第２のＤ型フ
リップフロップ回路と、前記第１のＤ型フリップフロッ
プ回路の出力信号と前記第２のＤ型フリップフロップ回
路の反転出力とを入力する第２の論理積ゲートと、前記
第１の論理積ゲートの出力と前記第２の論理積ゲートの
出力とを入力する加算器とを備えていることを特徴とす
るクロック識別再生回路。 - 【請求項２】 前記第２のＤ型フリップフロップ回路の
反転出力と前記第２の論理積ゲートの接続間に、第１の
遅延回路を設けたことを特徴とする請求項１記載のクロ
ック識別再生回路。 - 【請求項３】 前記第１のＤ型フリップフロップ回路の
出力と前記第２の論理積ゲートの接続間に、第２の遅延
回路を設けたことを特徴とする請求項１または２記載の
クロック識別再生回路。 - 【請求項４】 前記入力端子と前記第１の論理積ゲート
の接続間に、第３の遅延回路を設けたことを特徴とする
請求項１〜３の何れかに記載のクロック識別再生回路。 - 【請求項５】 前記クロック識別再生回路を構成するト
ランジスタが、バイポーラトランジスタであることを特
徴とする請求項１〜４の何れかに記載のクロック識別再
生回路。 - 【請求項６】 前記クロック識別再生回路を構成するト
ランジスタが、ＭＯＳトランジスタであることを特徴と
する請求項１〜４の何れかに記載のクロック識別再生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24050198A JP3237829B2 (ja) | 1998-08-26 | 1998-08-26 | クロック識別再生回路 |
| US09/383,099 US6680992B1 (en) | 1998-08-26 | 1999-08-25 | Clock identification and reproduction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24050198A JP3237829B2 (ja) | 1998-08-26 | 1998-08-26 | クロック識別再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068991A true JP2000068991A (ja) | 2000-03-03 |
| JP3237829B2 JP3237829B2 (ja) | 2001-12-10 |
Family
ID=17060464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24050198A Expired - Fee Related JP3237829B2 (ja) | 1998-08-26 | 1998-08-26 | クロック識別再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6680992B1 (ja) |
| JP (1) | JP3237829B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068747B2 (en) | 2001-04-18 | 2006-06-27 | Fuijtsu Limited | Data decision circuit using clock signal which has phase optimized with respect to phase of input data signal |
| US7386083B2 (en) | 2002-05-23 | 2008-06-10 | Nec Corporation | Phase comparator having a flip-flop circuit and a logic circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4015773B2 (ja) | 1999-03-10 | 2007-11-28 | 松下電器産業株式会社 | 送受信装置 |
| TW577152B (en) * | 2000-12-18 | 2004-02-21 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP4684821B2 (ja) * | 2005-09-16 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182938A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | Ｐｌｌ形タイミング抽出回路 |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6427336A (en) | 1987-07-23 | 1989-01-30 | Pioneer Electronic Corp | Phase comparator circuit |
| JPS6427317A (en) | 1987-07-23 | 1989-01-30 | Pioneer Electronic Corp | Phase comparing circuit |
| US5027085A (en) * | 1989-10-03 | 1991-06-25 | Analog Devices, Inc. | Phase detector for phase-locked loop clock recovery system |
| US5185584A (en) * | 1989-10-11 | 1993-02-09 | Seiko Epson Corporation | Phase locked loop (PLL) circuit having enhanced frequency selection range |
| EP0675530B1 (en) * | 1994-03-31 | 2000-09-06 | Denso Corporation | Manufacturing method of a field effect semiconductor device |
| JPH0964859A (ja) | 1995-08-21 | 1997-03-07 | Sharp Corp | 適時位相比較回路 |
| JP3094971B2 (ja) * | 1997-10-08 | 2000-10-03 | 日本電気株式会社 | 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路 |
| JPH11122232A (ja) | 1997-10-17 | 1999-04-30 | Fujitsu Ltd | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
| JP3196725B2 (ja) * | 1998-06-09 | 2001-08-06 | 日本電気株式会社 | 位相比較回路 |
| JP3039526B2 (ja) | 1998-07-22 | 2000-05-08 | 日本電気株式会社 | Ｐｌｌ回路 |
-
1998
- 1998-08-26 JP JP24050198A patent/JP3237829B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-25 US US09/383,099 patent/US6680992B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068747B2 (en) | 2001-04-18 | 2006-06-27 | Fuijtsu Limited | Data decision circuit using clock signal which has phase optimized with respect to phase of input data signal |
| US7386083B2 (en) | 2002-05-23 | 2008-06-10 | Nec Corporation | Phase comparator having a flip-flop circuit and a logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3237829B2 (ja) | 2001-12-10 |
| US6680992B1 (en) | 2004-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5592125A (en) | Modified bang-bang phase detector with ternary output | |
| US7016451B2 (en) | Method and apparatus for generating a phase dependent control signal | |
| EP0952669B1 (en) | Phase comparison circuit | |
| JPH1174734A (ja) | 位相検出器 | |
| JP2001186112A (ja) | データ抽出回路およびデータ抽出システム | |
| JP2704103B2 (ja) | 位相比較回路 | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| JP3237829B2 (ja) | クロック識別再生回路 | |
| KR970002948B1 (ko) | 비트 클럭 재생 장치 | |
| JPH08330950A (ja) | クロック再生回路 | |
| JP3108542B2 (ja) | 位相調整回路 | |
| JP2002314387A (ja) | 位相比較回路 | |
| JP3600208B2 (ja) | クロック／データ・リカバリ回路 | |
| JP2636349B2 (ja) | 位相制御回路 | |
| JP2000196681A (ja) | ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法 | |
| JPH06283985A (ja) | 位相検出回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP4086568B2 (ja) | 位相比較回路 | |
| JP2967713B2 (ja) | クロックパルス位相制御回路 | |
| JP2756116B2 (ja) | データ弁別回路 | |
| JPH0328862B2 (ja) | ||
| JP2982138B2 (ja) | ビット位相同期回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH0354934A (ja) | 位相同期回路 | |
| JPS6316935B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071005 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081005 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091005 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091005 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |