JP2967713B2 - クロックパルス位相制御回路 - Google Patents
クロックパルス位相制御回路Info
- Publication number
- JP2967713B2 JP2967713B2 JP7338747A JP33874795A JP2967713B2 JP 2967713 B2 JP2967713 B2 JP 2967713B2 JP 7338747 A JP7338747 A JP 7338747A JP 33874795 A JP33874795 A JP 33874795A JP 2967713 B2 JP2967713 B2 JP 2967713B2
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- Japan
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- clock
- phase
- pulse
- clock pulse
- retiming
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理装置に適用されるインタフェース回路に関し、特に、
データ信号とクロックパルス信号との間の位相制御を行
うクロックパルス位相制御回路に関する。
理装置に適用されるインタフェース回路に関し、特に、
データ信号とクロックパルス信号との間の位相制御を行
うクロックパルス位相制御回路に関する。
【０００２】
【従来の技術】従来のクロックパルス位相制御回路の一
例を図４に示す。図４を参照すると、このクロックパル
ス位相制御回路は、データ信号入力端子５１−１〜５１
−ｎと、フリップフロップ（以後、一部を除いてＦ／Ｆ
と記す）５２−１〜５２−ｎと、データ信号出力端子５
３−１〜５３−ｎと、フレームパルス（以後、一部を除
いてＦＰと記す）入力端子５４と、Ｆ／Ｆ５５と、ＦＰ
出力端子５６と、クロックパルス入力端子５７と、遅延
回路５８と、バッファ５９とを有している。
例を図４に示す。図４を参照すると、このクロックパル
ス位相制御回路は、データ信号入力端子５１−１〜５１
−ｎと、フリップフロップ（以後、一部を除いてＦ／Ｆ
と記す）５２−１〜５２−ｎと、データ信号出力端子５
３−１〜５３−ｎと、フレームパルス（以後、一部を除
いてＦＰと記す）入力端子５４と、Ｆ／Ｆ５５と、ＦＰ
出力端子５６と、クロックパルス入力端子５７と、遅延
回路５８と、バッファ５９とを有している。
【０００３】データ信号入力端子５１−ｎに入力された
ｎ本のデータ信号は、Ｆ／Ｆ５２−ｎのデータ入力端子
に入力される。Ｆ／Ｆ５２−ｎでは、入力されたデータ
信号から、それぞれ同じ位相のクロックパルスによって
リタイミングし、識別再生されたｎ本のデータ信号をデ
ータ信号出力端子５３−ｎに出力する。また同様に、Ｆ
Ｐ入力端子５４に入力されたＦＰも、Ｆ／Ｆ５５におい
て前述のＦ／Ｆ５２−ｎと同じ位相のクロックパルスに
よりリタイミングされ、ＦＰ出力端子５６に出力され
る。クロックパルス入力端子５７に入力されたクロック
パルスは、同軸ケーブルや分布定数型の遅延線等で構成
される遅延回路５８を経て、バッファ５９により、各Ｆ
／Ｆ５２−ｎおよび５５に対して同位相のクロックパル
スを供給する。
ｎ本のデータ信号は、Ｆ／Ｆ５２−ｎのデータ入力端子
に入力される。Ｆ／Ｆ５２−ｎでは、入力されたデータ
信号から、それぞれ同じ位相のクロックパルスによって
リタイミングし、識別再生されたｎ本のデータ信号をデ
ータ信号出力端子５３−ｎに出力する。また同様に、Ｆ
Ｐ入力端子５４に入力されたＦＰも、Ｆ／Ｆ５５におい
て前述のＦ／Ｆ５２−ｎと同じ位相のクロックパルスに
よりリタイミングされ、ＦＰ出力端子５６に出力され
る。クロックパルス入力端子５７に入力されたクロック
パルスは、同軸ケーブルや分布定数型の遅延線等で構成
される遅延回路５８を経て、バッファ５９により、各Ｆ
／Ｆ５２−ｎおよび５５に対して同位相のクロックパル
スを供給する。
【０００４】従来技術において、各Ｆ／Ｆに入力される
データ信号およびＦＰとクロックパルスとの間の位相
は、遅延回路５８の遅延量を最初に設定し、最適位相に
調整されるものである。
データ信号およびＦＰとクロックパルスとの間の位相
は、遅延回路５８の遅延量を最初に設定し、最適位相に
調整されるものである。
【０００５】
【発明が解決しようとする課題】前述した従来例は、ク
ロックパルスの位相を最初に設定し、その後はこの設定
値で動作するため、回路の周囲温度変化、電源変動等に
よる位相変動は、全てＦ／Ｆの入力位相マージンで吸収
しなければならなかった。このため、各回路の位相変動
を可及的抑えるために、高価な部品や複雑な温度補償回
路を必要とする場合があった。しかし、このような方法
を用いても、あくまで開ループ制御であるので、位相変
動を完全に抑圧することはできない。
ロックパルスの位相を最初に設定し、その後はこの設定
値で動作するため、回路の周囲温度変化、電源変動等に
よる位相変動は、全てＦ／Ｆの入力位相マージンで吸収
しなければならなかった。このため、各回路の位相変動
を可及的抑えるために、高価な部品や複雑な温度補償回
路を必要とする場合があった。しかし、このような方法
を用いても、あくまで開ループ制御であるので、位相変
動を完全に抑圧することはできない。
【０００６】本発明の課題は、高価な部品や複雑な温度
補償回路を用いることなく、回路の周囲温度変化、電源
変動等による位相変動等を吸収し、データ信号とクロッ
クパルスを常に最適な位相関係なるよう制御できるクロ
ックパルス位相制御回路を提供することである。
補償回路を用いることなく、回路の周囲温度変化、電源
変動等による位相変動等を吸収し、データ信号とクロッ
クパルスを常に最適な位相関係なるよう制御できるクロ
ックパルス位相制御回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、データ
信号、フレーム識別パルス信号、およびクロックパルス
を入力し、データ信号およびフレームパルスをリタイミ
ングするインターフェース回路にて、フレームパルスと
クロックパルスとの間の位相差を検出し、この位相差に
応じてクロックパルスの位相を制御する手段を有し、前
記クロックパルスの位相を制御する手段は、入力された
クロックパルスの位相を制御電圧に応じて変化させる遅
延回路と、遅延したクロックパルスを入力し、互いに位
相が180度異なる正相および逆相２種類のクロックパル
スを生成し、正相クロックをデータ信号およびフレーム
パルスをリタイミングするためのクロックとして使用す
る一方、逆相クロックを入力フレームパルスのみをリタ
イミングするためのクロックとして使用する手段と、逆
相クロックでリタイミングされたフレームパルスを、正
相クロックでリタイミングされたフレームパルスによっ
て再度リタイミングする手段と、再度リタイミングされ
たフレームパルスの波形の高周波成分を取り除く低域通
過フィルタと、前記低域通過フィルタの出力が一定にな
るように前記遅延回路の制御入力に負帰還をかける手段
とを有することを特徴とするクロックパルス位相制御回
路が得られる。
信号、フレーム識別パルス信号、およびクロックパルス
を入力し、データ信号およびフレームパルスをリタイミ
ングするインターフェース回路にて、フレームパルスと
クロックパルスとの間の位相差を検出し、この位相差に
応じてクロックパルスの位相を制御する手段を有し、前
記クロックパルスの位相を制御する手段は、入力された
クロックパルスの位相を制御電圧に応じて変化させる遅
延回路と、遅延したクロックパルスを入力し、互いに位
相が180度異なる正相および逆相２種類のクロックパル
スを生成し、正相クロックをデータ信号およびフレーム
パルスをリタイミングするためのクロックとして使用す
る一方、逆相クロックを入力フレームパルスのみをリタ
イミングするためのクロックとして使用する手段と、逆
相クロックでリタイミングされたフレームパルスを、正
相クロックでリタイミングされたフレームパルスによっ
て再度リタイミングする手段と、再度リタイミングされ
たフレームパルスの波形の高周波成分を取り除く低域通
過フィルタと、前記低域通過フィルタの出力が一定にな
るように前記遅延回路の制御入力に負帰還をかける手段
とを有することを特徴とするクロックパルス位相制御回
路が得られる。
【０００８】本発明によれば、正相クロックによってフ
レームパルスをリタイミングする第１のフリップフロッ
プと、逆相クロックによって入力フレームパルスのみを
リタイミングする第２のフリップフロップと、前記第２
のフリップフロップによってリタイミングされたフレー
ムパルスを前記第１のフリップフロップによってリタイ
ミングされたフレームパルスによって再度リタイミング
する第３のフリップフロップとを有する前記クロックパ
ルス位相制御回路が得られる。
レームパルスをリタイミングする第１のフリップフロッ
プと、逆相クロックによって入力フレームパルスのみを
リタイミングする第２のフリップフロップと、前記第２
のフリップフロップによってリタイミングされたフレー
ムパルスを前記第１のフリップフロップによってリタイ
ミングされたフレームパルスによって再度リタイミング
する第３のフリップフロップとを有する前記クロックパ
ルス位相制御回路が得られる。
【０００９】
【発明の実施の形態】以下、図面を参照して、本発明に
よるクロックパルス位相制御回路を詳細に説明する。
よるクロックパルス位相制御回路を詳細に説明する。
【００１０】図１は、本発明の実施の一形態によるクロ
ックパルス位相制御回路を示す図である。図２（ａ）〜
（ｇ）は、本クロックパルス位相制御回路における各部
の波形例を示す図であり、（ａ）はデータ信号、（ｂ）
はフレームパルス、（ｃ）、（ｄ）は後述するＣＬＫ
１、ＣＬＫ２、（ｅ）〜（ｇ）は後述する３つのフリッ
プフロップそれぞれの出力を示す。図３は、本クロック
パルス位相制御回路の特性例を示す図である。
ックパルス位相制御回路を示す図である。図２（ａ）〜
（ｇ）は、本クロックパルス位相制御回路における各部
の波形例を示す図であり、（ａ）はデータ信号、（ｂ）
はフレームパルス、（ｃ）、（ｄ）は後述するＣＬＫ
１、ＣＬＫ２、（ｅ）〜（ｇ）は後述する３つのフリッ
プフロップそれぞれの出力を示す。図３は、本クロック
パルス位相制御回路の特性例を示す図である。
【００１１】図１において、本クロックパルス位相制御
回路は、データ信号入力端子１−１〜１−ｎと、フリッ
プフロップ（Ｆ／Ｆ）２−１〜２−ｎと、データ信号出
力端子３−１〜３−ｎと、フレームパルス（ＦＰ）入力
端子４と、Ｆ／Ｆ５と、ＦＰ出力端子６と、クロックパ
ルス入力端子７と、遅延回路８と、バッファ９と、Ｆ／
Ｆ１１および１２と、低域通過フィルタ（ＬＰＦ）１３
と、演算増幅器１４と、基準電圧１５とを有している。
回路は、データ信号入力端子１−１〜１−ｎと、フリッ
プフロップ（Ｆ／Ｆ）２−１〜２−ｎと、データ信号出
力端子３−１〜３−ｎと、フレームパルス（ＦＰ）入力
端子４と、Ｆ／Ｆ５と、ＦＰ出力端子６と、クロックパ
ルス入力端子７と、遅延回路８と、バッファ９と、Ｆ／
Ｆ１１および１２と、低域通過フィルタ（ＬＰＦ）１３
と、演算増幅器１４と、基準電圧１５とを有している。
【００１２】図１〜図３を参照して、データ信号入力端
子１−ｎに入力されたｎ本のデータ信号は、Ｆ／Ｆ５２
−ｎのデータ入力端子に入力される。データ入力１−ｎ
およびＦＰは、Ｆ／Ｆ２−ｎおよび５においてリタイミ
ングされ、データ信号出力端子３−ｎおよびＦＰ出力端
子６へ出力される。
子１−ｎに入力されたｎ本のデータ信号は、Ｆ／Ｆ５２
−ｎのデータ入力端子に入力される。データ入力１−ｎ
およびＦＰは、Ｆ／Ｆ２−ｎおよび５においてリタイミ
ングされ、データ信号出力端子３−ｎおよびＦＰ出力端
子６へ出力される。
【００１３】Ｆ／Ｆ２−ｎおよびＦＰをリタイミングす
るクロックは、クロックパルス入力端子７より入力され
たクロックを、遅延回路８およびバッファ９を介して供
給されるものであり、これをＣＬＫ１とする。また、こ
のＣＬＫ１に対して位相が１８０度異なるクロックパル
スが同じくバッファ９から出力されており、これをＣＬ
Ｋ２とする。
るクロックは、クロックパルス入力端子７より入力され
たクロックを、遅延回路８およびバッファ９を介して供
給されるものであり、これをＣＬＫ１とする。また、こ
のＣＬＫ１に対して位相が１８０度異なるクロックパル
スが同じくバッファ９から出力されており、これをＣＬ
Ｋ２とする。
【００１４】Ｆ／Ｆ１１では、Ｆ／Ｆ５に入力されるＦ
Ｐと同じＦＰをＣＬＫ２によってリタイミングする（図
２（ｅ））。Ｆ／Ｆ１１の出力は、Ｆ／Ｆ１２におい
て、Ｆ／Ｆ５の出力ＦＰにより再度リタイミングされ
る。ここで、Ｆ／Ｆ５とＦ／Ｆ１１の動作に注目する
と、この２つのＦ／Ｆは同じＦＰを入力していると共
に、それぞれ位相関係が１８０度異なったクロックパル
スＣＬＫ１およびＣＬＫ２を基にリタイミングしてい
る。このため、Ｆ／Ｆ５が位相最適点で動作している場
合、Ｆ／Ｆ１１は位相最悪点で動作し、逆にＦ／Ｆ５が
位相最適点で動作している場合、Ｆ／Ｆ１１では位相最
悪点で動作することになる。
Ｐと同じＦＰをＣＬＫ２によってリタイミングする（図
２（ｅ））。Ｆ／Ｆ１１の出力は、Ｆ／Ｆ１２におい
て、Ｆ／Ｆ５の出力ＦＰにより再度リタイミングされ
る。ここで、Ｆ／Ｆ５とＦ／Ｆ１１の動作に注目する
と、この２つのＦ／Ｆは同じＦＰを入力していると共
に、それぞれ位相関係が１８０度異なったクロックパル
スＣＬＫ１およびＣＬＫ２を基にリタイミングしてい
る。このため、Ｆ／Ｆ５が位相最適点で動作している場
合、Ｆ／Ｆ１１は位相最悪点で動作し、逆にＦ／Ｆ５が
位相最適点で動作している場合、Ｆ／Ｆ１１では位相最
悪点で動作することになる。
【００１５】図２は、Ｆ／Ｆ５が位相最適点で動作して
いる場合を示すが、Ｆ／Ｆ１１では、位相最悪点で動作
しており、出力波形は、図２（ｅ）のように、１クロッ
ク分不定となる箇所が発生する。この１クロック分の不
定箇所をＦ／Ｆ５の出力ＦＰで引き延ばし、Ｆ／Ｆ１２
の出力には図２（ｇ）のような波形が現れる。Ｆ／Ｆ１
１が位相最悪状態であるときは、このＦ／Ｆ１２の出力
は、ＨレベルとＬレベルがほぼ等しく出現するため、Ｌ
ＰＦ１３の出力電圧は、図３のようになる。そして、Ｌ
ＰＦ１３の出力が最適点になるように、演算増幅器１４
および基準電圧１５を介して遅延回路８に負帰還をかけ
る。
いる場合を示すが、Ｆ／Ｆ１１では、位相最悪点で動作
しており、出力波形は、図２（ｅ）のように、１クロッ
ク分不定となる箇所が発生する。この１クロック分の不
定箇所をＦ／Ｆ５の出力ＦＰで引き延ばし、Ｆ／Ｆ１２
の出力には図２（ｇ）のような波形が現れる。Ｆ／Ｆ１
１が位相最悪状態であるときは、このＦ／Ｆ１２の出力
は、ＨレベルとＬレベルがほぼ等しく出現するため、Ｌ
ＰＦ１３の出力電圧は、図３のようになる。そして、Ｌ
ＰＦ１３の出力が最適点になるように、演算増幅器１４
および基準電圧１５を介して遅延回路８に負帰還をかけ
る。
【００１６】
【発明の効果】本発明によるクロックパルス位相制御回
路は、データ信号、フレーム識別パルス信号、およびク
ロックパルスを入力し、データ信号およびフレームパル
スをリタイミングするインターフェース回路にて、フレ
ームパルスとクロックパルスとの間の位相差を検出し、
この位相差に応じてクロックパルスの位相を制御する手
段を有し、前記クロックパルスの位相を制御する手段
は、入力されたクロックパルスの位相を制御電圧に応じ
て変化させる遅延回路と、遅延したクロックパルスを入
力し、互いに位相が180度異なる正相および逆相２種類
のクロックパルスを生成し、正相クロックをデータ信号
およびフレームパルスをリタイミングするためのクロッ
クとして使用する一方、逆相クロックを入力フレームパ
ルスのみをリタイミングするためのクロックとして使用
する手段と、逆相クロックでリタイミングされたフレー
ムパルスを、正相クロックでリタイミングされたフレー
ムパルスによって再度リタイミングする手段と、再度リ
タイミングされたフレームパルスの波形の高周波成分を
取り除く低域通過フィルタと、前記低域通過フィルタの
出力が一定になるように前記遅延回路の制御入力に負帰
還をかける手段とを有しているため、データ信号とクロ
ックパルスが常に最適な位相関係になるように制御さ
れ、温度変動、電源電圧変動、経年変動等による、デー
タ、クロックの位相変動が吸収され、最適な位相関係が
保たれる。
路は、データ信号、フレーム識別パルス信号、およびク
ロックパルスを入力し、データ信号およびフレームパル
スをリタイミングするインターフェース回路にて、フレ
ームパルスとクロックパルスとの間の位相差を検出し、
この位相差に応じてクロックパルスの位相を制御する手
段を有し、前記クロックパルスの位相を制御する手段
は、入力されたクロックパルスの位相を制御電圧に応じ
て変化させる遅延回路と、遅延したクロックパルスを入
力し、互いに位相が180度異なる正相および逆相２種類
のクロックパルスを生成し、正相クロックをデータ信号
およびフレームパルスをリタイミングするためのクロッ
クとして使用する一方、逆相クロックを入力フレームパ
ルスのみをリタイミングするためのクロックとして使用
する手段と、逆相クロックでリタイミングされたフレー
ムパルスを、正相クロックでリタイミングされたフレー
ムパルスによって再度リタイミングする手段と、再度リ
タイミングされたフレームパルスの波形の高周波成分を
取り除く低域通過フィルタと、前記低域通過フィルタの
出力が一定になるように前記遅延回路の制御入力に負帰
還をかける手段とを有しているため、データ信号とクロ
ックパルスが常に最適な位相関係になるように制御さ
れ、温度変動、電源電圧変動、経年変動等による、デー
タ、クロックの位相変動が吸収され、最適な位相関係が
保たれる。
【図１】本発明の実施の一形態によるクロックパルス位
相制御回路を示す図である。
相制御回路を示す図である。
【図２】（ａ）〜（ｇ）は、図１に示すクロックパルス
位相制御回路における各部の波形例を示す図である。
位相制御回路における各部の波形例を示す図である。
【図３】図１に示すクロックパルス位相制御回路におけ
る特性例である。
る特性例である。
【図４】従来例によるクロックパルス位相制御回路を示
す図である。
す図である。
１−１〜１−ｎ データ信号入力端子 ２−１〜２−ｎ フリップフロップ（Ｆ／Ｆ） ３−１〜３−ｎ データ信号出力端子 ４ フレームパルス（ＦＰ）入力端子 ５ Ｆ／Ｆ ６ ＦＰ出力端子 ７ クロックパルス入力端子 ８ 遅延回路 ９ バッファ １１、１２ Ｆ／Ｆ １３ 低域通過フィルタ（ＬＰＦ） １４ 演算増幅器 １５ 基準電圧
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/033 H03L 7/06 H04L 25/40
Claims (2)
- 【請求項１】 データ信号、フレーム識別パルス信号、
およびクロックパルスを入力し、データ信号およびフレ
ームパルスをリタイミングするインターフェース回路に
て、フレームパルスとクロックパルスとの間の位相差を
検出し、この位相差に応じてクロックパルスの位相を制
御する手段を有し、前記クロックパルスの位相を制御す
る手段は、入力されたクロックパルスの位相を制御電圧
に応じて変化させる遅延回路と、遅延したクロックパル
スを入力し、互いに位相が180度異なる正相および逆相
２種類のクロックパルスを生成し、正相クロックをデー
タ信号およびフレームパルスをリタイミングするための
クロックとして使用する一方、逆相クロックを入力フレ
ームパルスのみをリタイミングするためのクロックとし
て使用する手段と、逆相クロックでリタイミングされた
フレームパルスを、正相クロックでリタイミングされた
フレームパルスによって再度リタイミングする手段と、
再度リタイミングされたフレームパルスの波形の高周波
成分を取り除く低域通過フィルタと、前記低域通過フィ
ルタの出力が一定になるように前記遅延回路の制御入力
に負帰還をかける手段とを有することを特徴とするクロ
ックパルス位相制御回路。 - 【請求項２】 正相クロックによってフレームパルスを
リタイミングする第１のフリップフロップと、逆相クロ
ックによって入力フレームパルスのみをリタイミングす
る第２のフリップフロップと、前記第２のフリップフロ
ップによってリタイミングされたフレームパルスを前記
第１のフリップフロップによってリタイミングされたフ
レームパルスによって再度リタイミングする第３のフリ
ップフロップとを有する請求項１に記載のクロックパル
ス位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338747A JP2967713B2 (ja) | 1995-12-26 | 1995-12-26 | クロックパルス位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338747A JP2967713B2 (ja) | 1995-12-26 | 1995-12-26 | クロックパルス位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181711A JPH09181711A (ja) | 1997-07-11 |
| JP2967713B2 true JP2967713B2 (ja) | 1999-10-25 |
Family
ID=18321084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338747A Expired - Lifetime JP2967713B2 (ja) | 1995-12-26 | 1995-12-26 | クロックパルス位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967713B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001274700A1 (en) | 2000-05-22 | 2001-12-03 | Igor Anatolievich Abrosimov | Timing control means for automatic compensation of timing uncertainties |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251329A (ja) * | 1985-08-30 | 1987-03-06 | Nec Corp | 符号識別回路 |
| JPH048546U (ja) * | 1990-05-11 | 1992-01-27 |
-
1995
- 1995-12-26 JP JP7338747A patent/JP2967713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181711A (ja) | 1997-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |