JPS6251329A - 符号識別回路 - Google Patents
符号識別回路Info
- Publication number
- JPS6251329A JPS6251329A JP60191231A JP19123185A JPS6251329A JP S6251329 A JPS6251329 A JP S6251329A JP 60191231 A JP60191231 A JP 60191231A JP 19123185 A JP19123185 A JP 19123185A JP S6251329 A JPS6251329 A JP S6251329A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- clock pulse
- digital signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発ＦＩＡｅユ信号伝送路において帯域制限、雑音等の
影＃を受けて劣化した多値ディジタル信号を識別する符
号識別回路に関する。
影＃を受けて劣化した多値ディジタル信号を識別する符
号識別回路に関する。
（従来の技術）
信号伝送路において、多値ディジタル信号は帯域制限、
雑音等の影響を受けて劣化する。この多値ディジタル信
号を識別するだめの符号識別回路が実施されている。
雑音等の影響を受けて劣化する。この多値ディジタル信
号を識別するだめの符号識別回路が実施されている。
従来の符号識別回路では多値ディジタル信号の各レベル
は同一のクロックパルスで識別していた。
は同一のクロックパルスで識別していた。
しかし、クロックパルスは温度変動により位相が変動す
るため、これを極力少なくするために温度変動の少ない
高価な部品を使用したり、複雑な温度補償用の回路を用
いたりしていた。
るため、これを極力少なくするために温度変動の少ない
高価な部品を使用したり、複雑な温度補償用の回路を用
いたりしていた。
（発明が解決しよりとする問題点）
従来の多値ディジタル信号の符号識別回路では識別部に
入力されるディジタル信号の各レベルの位相を合せなく
てはならないため、伝送路における特性、特に遅延特性
については高度な品質が要求され、さらに温度変動に対
しクロックパルスの位相を常に最適に制御することは困
難である。
入力されるディジタル信号の各レベルの位相を合せなく
てはならないため、伝送路における特性、特に遅延特性
については高度な品質が要求され、さらに温度変動に対
しクロックパルスの位相を常に最適に制御することは困
難である。
本発明の目的は温度変動に対し常にクロックパルスの位
相を、エラーパルス数が最小になるように制御する符号
識別回路？提供することにある。
相を、エラーパルス数が最小になるように制御する符号
識別回路？提供することにある。
、 （問題点全解決するための手段）前記目
的を達成するために本発明による符号識別回路は信号伝
送路の影響により劣化した多値ディジタル信号の各レベ
ルを識別する符号識別回路において、入力されたディジ
タル信号からクロックパルスを抽出するクロック抽出回
路と、前記クロック抽出回路から出力されるクロックの
位相を制御する移相器と、前記移相器から出力されるク
ロックを遅延させ、第２クロックパルスを出力する第１
遅延回路と、前記第２クロックパルスを第１遅延回路と
同じ時間遅延させ、第３クロックパルスを出力する第２
遅延回路と、前記移相器から出力されるクロックパルス
により前記ディジタル信号を識別する第１識別部と、前
記第２クロックパルスにより前記ディジタル信号全識別
する第２識別部と、前記第３クロックパルスによυ前記
ディジタル信号ｔＲ別する第３識別部と、前記第１識別
部の出力信号中のエラーパルスを検出する第１エラーパ
ルス検出部と、前記第１エラーパルス検出部の出力を平
均化する第１積分回路と、前記第３識別部の出力信号中
のエラーパルスを検出する第２エラーパルス検出部ト、
前記第２エラーパルス検出部の出力を平均化する第２積
分回路とからなり、前記第１と第２積分回路の出力が等
しくなるように前記移相器を制御するように構成されて
いる。
的を達成するために本発明による符号識別回路は信号伝
送路の影響により劣化した多値ディジタル信号の各レベ
ルを識別する符号識別回路において、入力されたディジ
タル信号からクロックパルスを抽出するクロック抽出回
路と、前記クロック抽出回路から出力されるクロックの
位相を制御する移相器と、前記移相器から出力されるク
ロックを遅延させ、第２クロックパルスを出力する第１
遅延回路と、前記第２クロックパルスを第１遅延回路と
同じ時間遅延させ、第３クロックパルスを出力する第２
遅延回路と、前記移相器から出力されるクロックパルス
により前記ディジタル信号を識別する第１識別部と、前
記第２クロックパルスにより前記ディジタル信号全識別
する第２識別部と、前記第３クロックパルスによυ前記
ディジタル信号ｔＲ別する第３識別部と、前記第１識別
部の出力信号中のエラーパルスを検出する第１エラーパ
ルス検出部と、前記第１エラーパルス検出部の出力を平
均化する第１積分回路と、前記第３識別部の出力信号中
のエラーパルスを検出する第２エラーパルス検出部ト、
前記第２エラーパルス検出部の出力を平均化する第２積
分回路とからなり、前記第１と第２積分回路の出力が等
しくなるように前記移相器を制御するように構成されて
いる。
前記構成によれば第２識別部において入力されたディジ
タル信号と第２クロックパルスの位相関係を常にエラー
パルス数が最小になるようだ制御でき、本発明の目的は
完全に達成できる。
タル信号と第２クロックパルスの位相関係を常にエラー
パルス数が最小になるようだ制御でき、本発明の目的は
完全に達成できる。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明による符号識別回路の実施例を示す回路
ブロック図である。この回路は多値ディジタル信号のり
ちのルベルを識別する例である。
ブロック図である。この回路は多値ディジタル信号のり
ちのルベルを識別する例である。
伝送路の影響で品質が劣化した多値ディジタル信号は多
値ディジタル信号入力端子ｌに入力される。パルス増幅
器２で必要なレベルまで増幅された後、それぞれ符号識
別部３，４．５に入力される。
値ディジタル信号入力端子ｌに入力される。パルス増幅
器２で必要なレベルまで増幅された後、それぞれ符号識
別部３，４．５に入力される。
一方、クロック抽出回路６にも入力され、クロックパル
スが抽出される。
スが抽出される。
抽出されたクロックパルスは移相器７で移相制御を受け
た後、遅延回路８において一定時間の遅延が与えられ、
さらに遅延回路８のクロックパルスは遅延回路９で前記
と同じ時間の遅延が与えられる。
た後、遅延回路８において一定時間の遅延が与えられ、
さらに遅延回路８のクロックパルスは遅延回路９で前記
と同じ時間の遅延が与えられる。
符号識別部３は移相器７からのクロックパルスにより、
符号識別部４は遅延回路８からのクロックパルスによυ
、符号識別部５は遅延回路９からのクロックパルスにょ
シそれぞれディジタル信号全識別する。
符号識別部４は遅延回路８からのクロックパルスによυ
、符号識別部５は遅延回路９からのクロックパルスにょ
シそれぞれディジタル信号全識別する。
エラーパルス検出回ｊ３１１ 、１２はフレーム同期回
路１０からのフレーム同期信号を用いて符号識別部３，
５の出力信号中からエラーパルスをそれぞれ検出し、各
出力は積分回路１３ 、１４においてそｎぞれ平均化さ
れる。
路１０からのフレーム同期信号を用いて符号識別部３，
５の出力信号中からエラーパルスをそれぞれ検出し、各
出力は積分回路１３ 、１４においてそｎぞれ平均化さ
れる。
演算増幅器１５では積分回路１３．１４からの出力差に
応じたレベルの信号が出力され、移相器７に入力される
。
応じたレベルの信号が出力され、移相器７に入力される
。
移相器７は積分回路１３．１４ の出力を等しくするよ
うにクロック抽出回路６からのクロックの位相を制御す
る。
うにクロック抽出回路６からのクロックの位相を制御す
る。
これは符号識別部３．５から発生するエラーパルスの数
は常に等しくなるように制御されることになる。
は常に等しくなるように制御されることになる。
この結果、符号識別部４におけるディジタル信号とクロ
ックパルスの位相は常にビットエラーが最小になるよう
に制御される。これによりディジタル信号とクロックパ
ルスの位相関係は最適となる。
ックパルスの位相は常にビットエラーが最小になるよう
に制御される。これによりディジタル信号とクロックパ
ルスの位相関係は最適となる。
第２図は多値ディジタル信号の各レベルの識別に第１図
の符号識別回路を適用した例である。
の符号識別回路を適用した例である。
第１図の符号識別回路人は各レベルを識別する符号識別
回路１７，１８．１９にそれぞれ対応する。
回路１７，１８．１９にそれぞれ対応する。
各符号識別回路１７，１８．１９にはパルス増幅器２と
クロック抽出回路６が接続されている。
クロック抽出回路６が接続されている。
以上の回路構成によυ各しベルに対してクロックパルス
の位相を最適にすることができる。
の位相を最適にすることができる。
（発明の効果）
以上、詳しく説明したように本発明によれば伝送路で雑
音等による影響を受けた多値ディジタル信号の各レベル
に対して、温度変動等に対し常にクロックパルスの位相
を１エラーパルスの数が最小となるように制御すること
ができる符号識別回路ｔ−笑現できる。
音等による影響を受けた多値ディジタル信号の各レベル
に対して、温度変動等に対し常にクロックパルスの位相
を１エラーパルスの数が最小となるように制御すること
ができる符号識別回路ｔ−笑現できる。
したがって温度変動に対する対策として従来用いていた
温度変動の少ない高価な部品や複雑な温度補償回路上構
成の一部として含んでいないので、低価格の回路構成で
、クロックパルスの位相を常に最適に制御できるという
効果がある。
温度変動の少ない高価な部品や複雑な温度補償回路上構
成の一部として含んでいないので、低価格の回路構成で
、クロックパルスの位相を常に最適に制御できるという
効果がある。
第１図は本発明による符号識別回路の実施例を示すブロ
ック図、第２因は多値ディジタル信号の各レベルｋｍ別
する符号識別回路に適用した場合のブロック図である。 １・・・ディジタル信号入力端子 ２・・・パルス増幅器 ３．４．５・・・符号識別部
ック図、第２因は多値ディジタル信号の各レベルｋｍ別
する符号識別回路に適用した場合のブロック図である。 １・・・ディジタル信号入力端子 ２・・・パルス増幅器 ３．４．５・・・符号識別部
Claims (1)
- 信号伝送路の影響により劣化した多値ディジタル信号の
各レベルを識別する符号識別回路において、入力された
ディジタル信号からクロックパルスを抽出するクロック
抽出回路と、前記クロック抽出回路から出力されるクロ
ックの位相を制御する移相器と、前記移相器から出力さ
れるクロックを遅延させ、第２クロックパルスを出力す
る第１遅延回路と、前記第２クロックパルスを第１遅延
回路と同じ時間遅延させ、第３クロックパルスを出力す
る第２遅延回路と、前記移相器から出力されるクロック
パルスにより前記ディジタル信号を識別する第１識別部
と、前記第２クロックパルスにより前記ディジタル信号
を識別する第２識別部と、前記第３クロックパルスによ
り前記ディジタル信号を識別する第３識別部と、前記第
１識別部の出力信号中のエラーパルスを検出する第１エ
ラーパルス検出部と、前記第１エラーパルス検出部の出
力を平均化する第１積分回路と、前記第３識別部の出力
信号中のエラーパルスを検出する第２エラーパルス検出
部と、前記第２エラーパルス検出部の出力を平均化する
第２積分回路とからなり、前記第１と第２積分回路の出
力が等しくなるように前記移相器を制御するように構成
したことを特徴とする符号識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191231A JPS6251329A (ja) | 1985-08-30 | 1985-08-30 | 符号識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191231A JPS6251329A (ja) | 1985-08-30 | 1985-08-30 | 符号識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251329A true JPS6251329A (ja) | 1987-03-06 |
Family
ID=16271079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191231A Pending JPS6251329A (ja) | 1985-08-30 | 1985-08-30 | 符号識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251329A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JPH07221800A (ja) * | 1994-02-02 | 1995-08-18 | Nec Corp | データ識別再生回路 |
| JPH09181711A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | クロックパルス位相制御回路 |
| US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
-
1985
- 1985-08-30 JP JP60191231A patent/JPS6251329A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JPH07221800A (ja) * | 1994-02-02 | 1995-08-18 | Nec Corp | データ識別再生回路 |
| JPH09181711A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | クロックパルス位相制御回路 |
| US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
| US9998305B2 (en) | 1999-10-19 | 2018-06-12 | Rambus Inc. | Multi-PAM output driver with distortion compensation |
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