JPS6285513A - スライスレベル自動設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明はスライスレベル自動設定回路、特に入力信号振
幅九対し最適スライスレベルか依存しない信号に対して
も自動的に最適スライスレベルを設定することができる
スライスレベル自動設定回路に関する。

（発明の背景） 従来のこの種の回路は特開昭５９−１１５０２４号に記
載されているように、入力信号の波高値に対して最適ス
ライスレベルが依存する事を前提として、正のピーク値
と負のピーク値を検出し、この平均値をもとにスライス
レベルを決定している。

この回路は信号の波高値とスライスレベルに比例関係が
成りたつ信号に対しては有効である。しかし、この回路
は該比例関係が記鑞再生時に変化したり、経υ寺的に変
化したりする媒体から再生された信号を処理する場合に
は効果が期待できないχいう問題があった。

（発明の目的） 本発明の目的は、前記した従来技術の欠点を除去し、ｅ
ａｔｔ＊の波長情報が正しく再現できるようなスライス
レベルを信号の振幅情報に依存することなく自動的に決
定するスライスレベル設定回路を提供することＫある。

（発明の概要） 本発明の特像は、入力信号の片側たとえば立上り（又は
豆下り）エツジによってクロック再生を行ない、再生し
たクロックのエツジと入力信号の反対側立下り（又は立
上り）エツジの位相ずれを抑える方向にスライスレベル
を制御する事により。

時間軸上の情報をもとにスライスレベルを制御するよう
Ｋした点にある。

（発明の実施例） 以下に０本発明を実施例によって説明する。第１図は本
発明の概要を示すブロック図である。

入力信号ｌは比較回路２によりて入力１０の電圧と比較
され、２値化信号として出力される。比較回路２の出力
信号は立上りエツジ検出回路３により・信号の立上りエ
ツジを検出される。クロック再生回路５は該立上りエツ
ジを取込み、信号（データ）８とこれに同期したクロッ
ク９を出力する。

一方、比較回路２の出力は、立下りエツジ検出回路４に
より立下りエツジが検出され、該立下りエツジと、再生
クロック出力９との位相比較が比較回路６で行なわれる
。その出力は直流電圧発生回路（例えば積分回路）７で
直流に変換される。

直流電圧発生回路７の出力は比較回路２の比較入力とな
る。

ここに、第２図（ａｌは立上りエツジ検出回路３゜同図
（ｂｌは立下りエツジ検出＠ｗ１４の一具体例を示す。

これらの回路はいずれもゲート遅延を利用したものであ
るが、この他高い周波数による同期遅延を利用する回路
も用いることができろ。

第３図は、クロック再生回路５の一例を示す。

この回路は入力信号１５に同期したクロック信号９を発
生する帰還形回路である。回路の入力信号１５と電圧制
御発振器（以下ＶＣＯ）１４との位相は位相比較回路１
１で比較され、その位相誤差は増幅回路１３で増幅され
る。ＶＣＯ１４はこの増幅回路１３の出力信号で制御さ
れ、入力信号１５に同期したクロック９を発生する。な
お・１２　は系の応答特性を決めるループフィルタであ
る。

以上の構成を有する本発明尤よれば、ＰＷＭ紀鎌波形を
再生する時に、記録時の波長情報が正しく再現できるよ
うなスライスレベルを得ることができる。以下忙、本発
明を具体的な実施例によって詳細に説明する。

第４図は本発明の一実施例のブロック図、第５図はこれ
を説明するタイムチャートである。

第５図において、ｌは光ディスク等の媒体に記録された
ディジタル信号を再生した信号を示す。

この信号ｌは本来はディジタル信号であるか、媒体から
の再生時には図示のようなアナログ信号の形で出力され
る。１０．、ｌｏｂ　および１０ｅ　はそれぞれこの信
号ｌをスライスするスライス信号を示し・　１０ａ　　
は直流レベルが高すぎる場合のスライスレベル、　　１
０１）　　は直流レベルが適正な場合のスライスレベル
、ｌＯｃ　は直流レベルが低スキル場合のスライスレベ
ルを示す。また、２１．２ｂおよび２ｃは、それぞれ、
前記スライスレベル１０Ｂ、ＩＯｂおよび１０ｅでスラ
イスされた結果である比較回路２の出力信号を示す。さ
ら罠、９＆。

９ｂおよび９ｃは、それぞれ、前記比較回路２の出力信
号２　＠　＊　２　ｂおよび２ｅの立上りエツジを立上
り検出回路３で検出し、クロック再生回路５で該立上り
エツジに同期するように再生したクロック出力を示す。

また、　　１８１Ｌはセットリセット回ｖ！１１Ｂの出
力、２１ｃおよび２４ｃはそれぞれモノマルチ回路２１
およびセットリセット回路２４の出力を示す。

次に　第４１ｉＡの回路の動作を第５図のタイムチャー
トを用いて説明する。

比較回路２の一方の入力端子圧入力するスライス信号の
スライスレベルがＩＱ＆に示すよう罠高過ぎろ場合には
、比較回路２の出力は信号２．の波形になる。該信号２
ａの立上りエツジは立上りエツジ検出回路３で検出され
、クロック再生回路５からは咳立上りエツジ罠同期した
クロック９１Ｌが出力される。また比較回路２の出力信
号２ａの立下りエツジは立下りエツジ検出回路４で検出
される。

この立下りエツジが検出された時には、ａＩ５図から明
らかなように・クロック９ａはロウレベルにあり、ゲー
１−１６は開、ゲート１９は閉になっている。このため
、咳立下りエツジはゲート１６を通り、セットリセット
回路１８をセットする。

このセットリセット回ｉｔ！１８　は・立上りエツジ検
出回路１７１Ｃよって検出された前記クロック９１の立
上りエツジによりす党、リドされる。したがって、セッ
トリセット回路１８の出力信号は、第５図の１８、　　
の波形になる。

一方、比較回路２の一方の入力端子に入力するスライス
信号のスライスレベルが　１０ｅＫ、示すように低過ぎ
る場合には、比較回路２の出力は信号２゜の波形尤なる
。該信号２ａの立上りエツジは立上りエツジ検出回路３
で検出され、クロック再生回路５からは該立上りエツジ
に同期したクロック９ｅが出力される。また比較回路２
の出力信号２ｃの立下りエツジは立下りエツジ検出回路
４で検出されろ。

この立下りエツジが検出された時には、第５図から明ら
かなように、クロック９ｃはハイレベルにあり、ゲ−）
１６　は閉、ｊ７’−）１９は開になっている。このた
め、該立下リエツジはゲート１９を通り、モノマルチ回
路２１をトリガする。この結果、モノマルチ回路２１か
らは、第５図の信号２１ｅ　　が出力される。該信号２
１ｃがハイレベルの間に立下りエツジ検出回路２０で検
出されたクロック９ｃの立下りエツジがゲー）２２に人
力し。

ゲート２２を通ってセットリセット回路２４をセットす
る。該モノマルチ回路２１の出カイを号の立下りは、立
下りエツジ検出回１１３２３　で検出され・セットリセ
ット回路２４をリセットする。このため、該セラ）　Ｉ
Ｊ上セツト路２４から、第５−圧水されている信号２４
ｅが出力される。

さて、スライスレベルか高すぎる場合ＩＣは・セットリ
セット回路１８の出力信号は、積分回路７ａのＮ−ＭＯ
Ｓトランジスタ２６のゲートに入力し。

コンデンサ２７の充電電荷が放電する。このため、コン
デンサ２７の充電電圧が低丁し、それがバッファ増幅回
路を通り、スライスレベルｌＯを決める電圧として比較
回路２＾帰還される。

一方、スライスレベルが低すぎる場合にはｔセットリセ
ット回路２４の出力信号がＰ−ＭＯＳ）ランジスタ２５
のゲートに人力し、該トランジスタ２５がオンになる。

このため、コンデンサ２７は充電され、充電電圧は高く
なる。したがって、比較回路２に帰還されるスライスレ
ベル１０を決める信号は高くなる方向九補正される。

本実施例によれば、クロック再生回路５を入力信号の立
上りエツジのみ九より制御するようにしているので、不
適正なスライスレベル１０によってクロック再生回路５
に位相の狂った情報が入力する事を防ぐことができる。

また、これと同時に、出力として得られたクロック９の
立上りエツジに対して信号の立下りエツジが１位相誤差
を持たないよう罠スライスレベルを制御することができ
る。

第６図は本発明の第２実施例のブロック図を示し、第７
図にその主要部の信号のタイムチャートを示す。

第６図罠おいて、２９　はクロック発生回路、３０゜３
１はゲート回路、３２はカウンタ、３３はラッチ回路、
３４はコンパレータ、３５はカウンタ。

３６はラッチ回路、３７は減算＠路、３ＢはＤ／Ａ変換
器、３９は誤差信号出力回路、４０はカウンタ、４１は
デユーダ、４２は基準レベル発生回路を示し、他の符号
は第４図と同−物又は岡等物を示す。

また、第７図（ａ）　１１スライスレベル１０が高い場
合の信号波形を示し、２＆は比較回路２の出力、９＆は
クワツク再生回ＷＩＩＳのクロック出力、３２ａはカウ
ンタ３２の出力、３５ａはカウンタ３５の出力、３７．
　　は減算回路３７の出力、および４０゜はカウンタ４
０の出力を示す。また、第７図（ｂｌはスライスレベル
が低い場合の信号波形を示し。

２ｃｅ９ｅ＋３２ｃ＋３５ｃ＋３７ｃｇよび４０ｃは、
それぞれ、前記第７図ｔａ）の出力２ｊｌ＋９１１ｙ３
２＆　　＋３５＆、３７＆　　および４０．と対応する
ものである。

さて、第６図ＩＣおいて、スライスレベルが高過ぎる場
合には、比較回路２＆からは第７図ｔａ）に示されてい
るように・クロック９ａの周期の整数倍より若干短い信
号２ａが出力される。ゲート回路３１はクロック９ＩＬ
がロウレベルの間、開となり１クロック発生回路２９か
ら供給されるクロックはカウンタ３５へ送られる。この
カウンタ３５はクロック９ａの立下りでリセットされる
ので、クロック９ａの立下りから立上りまでのクロック
数、つまり基準となる時間を得る働きをしている。

一方、ゲート回路３０は比較回路２の出力２ａがハイレ
ベルの閣、開になりている。カラ／り３２はカウンタ３
５と同様に、クロック９＆の立下りでリセットされるの
で、カウンタ３２の出力３２ａは゛第７図（ａｌに点線
で示すような変化をする。また・カウンタ４０は同様に
クロック９ａの立下りでリセットされるカウンタであり
、その出力はデコーダ４１でデコードされろ。デコーダ
４１はクロック９ａの立下りのタイミングより少し前の
タイミングで４１．として示されているような信号を出
力する。

コンパレータ３４はデコーダ４１から信号４１゜が入力
すると、カウンタ３２の出力が、予めプリセットされて
いるクロック発生回路２９から出力されたクロツク９ａ
−周期分のクロック数を中心とする所定の幅内に入って
いるか否かを判断し、該幅内に入っていない場合に、ラ
ッチ信号をラッチ回路３３および３６へ出力する。第７
図（！Ｌ）を参照すると、信号４１１′がデコーダ４１
から出力されるタイミングでラッチ信号がラッチ回路３
３゜３６へ送られろ。この時ラッチ回路３６九ラツチさ
れるデータはｎｏであり、ラッチ回路３３にラッチされ
るデータはｎ、　（ｎｏ　＞　ｎ、　）である。

ラッチ＠路３６および３３にラッチされたデータｎ。お
よびｎ、は減算回路３７へ入力される。

減算回路３７はラッチ回路３３の出力データｎ１からラ
ッチ回路３６の出力データｎ。を減算する演算を行ない
、その差分はＤ／Ａ変換器３８へ送られ、アナログ信号
に変換される。−力、前記差分の＋、−の符号は、それ
ぞれハイレベル、ロウレベルの信号として誤差信号出力
回路３９へ送られろ。

該誤差信号出力回路３９は、例えば第８図に示される回
路によって構成することができろ。減算回路３７から出
力される符号信号はトランジスタ３９＆　　のベースに
印加される。前記データｎ、がｎｏ　よＵ小さいときす
なわち減算回路３７の符号が負の時には、トランジスタ
３９のベースＶＵｔハイレベルの信号が印加され、オペ
アンプ３Ｊ、の非反転入力端子はアースに落ちる。この
ため、誤差信号出力回路３９の出力は、Ｄ／Ａ変換器３
８の出力に応じた負の信号になる。

誤差信号出力回路３９から出力された負の誤差信号は、
基準レベル発生回路４２から出力される基準レベルと合
成される。この結果、比較回路２に加えられるスライス
レベルは前記誤差分だけ下げられ、適旧なスライスレベ
ルに補正される。

王妃とは逆に、比較回路２に入力するスライスレベルが
低過ぎる場合には、前記と同じ動作により、誤差信号出
力回４１３３９の出力はカラ／り３２のカウント値ｎ！
とカウンタ３５のカウント値ｎ。

の差ｎ　！　−ｎ　ｇ　（ｎ　＊＞　ｎ　ｏ　）　ＶＣ
，応じた大きさ０）　正０）誤差信号となる。したかっ
て、この正の誤差信号が前記基準レベル発生回路４２か
ら出力された基準レベル九加算され、スライスレベルは
該誤差分だけ上げられ、適正なスライスレベルに補正さ
れる。

なお、この時にはトランジスタ３９．のベースにはロウ
レベルの信号が印加され、トランジスタ３９、　　はカ
ットオフしていることは明らかであろう。

第９図は本発明の＠３の実施例のブロック図を示す。こ
の実施例は入力信号ｌを正の飽ｌｌ１１線を検出する回
路５０と負の飽路線を検出する回＠５１に入力し・それ
ぞれの出力を加重平均を回路５２に入力し、加重平均を
とる。次に、この加重平均をスライスレベル１０の基準
レベルとし、これに第２実施例により説明された誤差信
号を抵抗５３゜５４　で加算し比較回路２のスライスレ
ベル１０を自動調整するようにしたものである。

この実施例によれば、予じめスライス誤差の少ない所匝
加重平均回路５２でスライスレベルを設定できるので、
クロック再生回路５に入る立上り信号の位相誤差及び比
較回路６に入る位相誤差が少な（なり、スライスレベル
の適正値への収束を早くずろことができる。

以上の第１〜３実施例の説明において、信号の立上り、
立下りエツジの役割を入れかえても同等の結果を得るこ
とかできることは自明である。

また、前記第１実施例では、積分回路７の出力をスライ
スレベルとしたが、第２．第３実施例と同様に、これを
誤差信号とし、該第１夷厖例の回路に第２．第３夷厖例
と同様の基準レベル発生回路を追加し、該回路から発生
された基準レベルに前記誤差信号を加算するようにして
もよいことは明らかである。

（発明の効果） 本発明によれば、ＰＷＭ記ａｉ形を比較回路を用いて２
値化する際に、該比較回路の出カイぎ号の始点である立
上り又は立下りに同期する久ロックを再生し、該再生さ
れたクロックと前記出力信号の終点である他力の側のエ
ツジの位相をそろえるようｌＣλ２イスレベルを制御し
ているので、膚に適正なスライスレベルを得ることかで
きる。

また、前記クロックを再生するための＠１１３に、前記
比較回路の出力信号の始点であるエツジのみを印加して
いるので・スライスレベルのずれにより・　クロック再
生回路に誤った位相の信号か入力する事を防ぐことかで
きるという効果がある。

さらに、２値化処理される入力信号はクロックの整数倍
の幅をもつＰＷＭ信号であれば何でもよく、これらの入
力信号に対してＤＣフリー等の特別な制約を付す必要か
ないというメリットもある。

【図面の簡単な説明】

第１図は不発明の概念を示ｒブロック図・第２図は第１
図の立上り、立下り検出回路の一具体例を示す回ｌ！３
図、第３図は第１図のクロック再生回路の一例を示す＠
略図、第４図は本発明の第ｌの実施例を示すブロック図
、第５図は、第４図の動作を示すタイムチャート、第６
図は本発明のｗｈ２の実施例を示すブロック図、第７図
は％第６図の動作を示すタイムチャート、第８図は第７
図の誤差信号出力回路の一例を示す回路図、第９図は本
発明の第３実施例のブロック図を示す。 ｌ・・・入力信号、　２・・・比較回路、　３・・・立
上りエツジ検出回路、　４・・・立下りエツジ検出回路
。 ５・・・クロック再生回路、　７・・・直流電圧発生回
路

Claims (3)

【特許請求の範囲】
1. （１）入力信号とスライス信号とが入力し、該入力信号
   を２値化した信号を出力する比較回路と、該２値化信号
   の始点である立上り（又は立下り）エッジおよび終点で
   ある立下り（又は立上り）エッジを検出する第１および
   第２のエッジ検出回路と、該第１のエッジ検出回路の出
   力に同期したクロックを再生するクロック再生回路と、
   該再生クロックと前記第２のエッジ検出回路の出力信号
   との位相を比較する位相比較回路と、該位相比較回路の
   出力に比例した直流電圧を発生する直流電圧発生回路と
   を具備し、該直流電圧発生回路の出力を前記比較回路に
   導くようにしたことを特徴とするスライスレベル自動設
   定回路。
2. （２）前記直流電圧発生回路が、補正されたスライスレ
   ベルを有するスライス信号を出力することを特徴とする
   前記特許請求の範囲第１項記載のスライスレベル自動設
   定回路。
3. （３）前記直流電圧発生回路が、基準となるスライスレ
   ベルとの誤差信号を出力することを特徴とする前記特許
   請求の範囲第１項記載のスライスレベル自動設定回路。