JPH0339352B2 - - Google Patents
Info
- Publication number
- JPH0339352B2 JPH0339352B2 JP57186838A JP18683882A JPH0339352B2 JP H0339352 B2 JPH0339352 B2 JP H0339352B2 JP 57186838 A JP57186838 A JP 57186838A JP 18683882 A JP18683882 A JP 18683882A JP H0339352 B2 JPH0339352 B2 JP H0339352B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital information
- output
- frequency
- read clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はいわゆる回転ヘツド方式PCM(パルス
符号変調)テープレコーダ等のように、デイジタ
ル情報が垂直同期信号、水平同期信号および上記
デイジタル情報を変換した時系列のデイジタル信
号部を有する疑似ビデオ信号に変換された信号の
ごとく同期信号を含むデイジタル符号化信号から
なる伝送信号を伝送系(この場合記録再生系、変
復調系等も含めて伝送系と称する。)を介して受
信し、もとのデイジタル情報を復元して使用する
装置において上記伝送信号から該伝送信号中の上
記デイジタル信号部のごときデイジタル情報部を
読取るのに用いる読取りクロツク信号を生成する
ための読取りクロツク生成方式に関するものであ
る。
符号変調)テープレコーダ等のように、デイジタ
ル情報が垂直同期信号、水平同期信号および上記
デイジタル情報を変換した時系列のデイジタル信
号部を有する疑似ビデオ信号に変換された信号の
ごとく同期信号を含むデイジタル符号化信号から
なる伝送信号を伝送系(この場合記録再生系、変
復調系等も含めて伝送系と称する。)を介して受
信し、もとのデイジタル情報を復元して使用する
装置において上記伝送信号から該伝送信号中の上
記デイジタル信号部のごときデイジタル情報部を
読取るのに用いる読取りクロツク信号を生成する
ための読取りクロツク生成方式に関するものであ
る。
回転ヘツド方式PCMテープレコーダとしては、
PCMオーデイオプロセツサ等と称されるPCMエ
ンコーダ・デコーダ形式のものや、記録再生系と
一体化したものなどがあるが、いずれにしても、
多くの場合記録再生系にVTR(ビデオテープレコ
ーダ)を流用しており、このためPCM化された
デイジタル情報をさらに疑似ビデオ信号に変換し
て、上記記録再生系に対する入出力を行なつてい
る。
PCMオーデイオプロセツサ等と称されるPCMエ
ンコーダ・デコーダ形式のものや、記録再生系と
一体化したものなどがあるが、いずれにしても、
多くの場合記録再生系にVTR(ビデオテープレコ
ーダ)を流用しており、このためPCM化された
デイジタル情報をさらに疑似ビデオ信号に変換し
て、上記記録再生系に対する入出力を行なつてい
る。
上記疑似ビデオ信号は例えばPCMオーデイオ
プロセツサの場合、垂直同期パルス、水平同期パ
ルス、もとのデイジタル情報が変換された時系列
のデイジタル信号部および白レベル基準信号で構
成されており、上記デイジタル信号部はさらにデ
ータ制御信号、データ同期信号およびデータ部に
わかれている。
プロセツサの場合、垂直同期パルス、水平同期パ
ルス、もとのデイジタル情報が変換された時系列
のデイジタル信号部および白レベル基準信号で構
成されており、上記デイジタル信号部はさらにデ
ータ制御信号、データ同期信号およびデータ部に
わかれている。
ところで、このPCMオーデイオプロセツサに
おいて、それに接続した記録再生系としての
VTR(この場合は主として家庭用カセツト式
VTRが用いられている)から再生した疑似ビデ
オ信号からもとのデイジタル信号を復元する際に
は、疑似ビデオ信号のデイジタル信号部をコンパ
レータでスレシヨールドレベルと比較して波形整
形し、その信号をデイジタル信号部のデータのビ
ツト繰返しに同期したクロツク信号でラツチする
のが一般的である。そして上記クロツク信号を生
成する場合、ビデオ信号の垂直同期信号でPLL
(フエイズロツクループ)をかけて生成すること
が考えられるが、このようにすると所要の周波数
を得るためのPLLの分周器の分周比が非常に大
きくなるため、一垂直同期期間内でジツタが発生
したときに、データとクロツク信号の同期関係に
位相ずれを生じてしまい、正しいデータのラツチ
ができなくなつてしまう。
おいて、それに接続した記録再生系としての
VTR(この場合は主として家庭用カセツト式
VTRが用いられている)から再生した疑似ビデ
オ信号からもとのデイジタル信号を復元する際に
は、疑似ビデオ信号のデイジタル信号部をコンパ
レータでスレシヨールドレベルと比較して波形整
形し、その信号をデイジタル信号部のデータのビ
ツト繰返しに同期したクロツク信号でラツチする
のが一般的である。そして上記クロツク信号を生
成する場合、ビデオ信号の垂直同期信号でPLL
(フエイズロツクループ)をかけて生成すること
が考えられるが、このようにすると所要の周波数
を得るためのPLLの分周器の分周比が非常に大
きくなるため、一垂直同期期間内でジツタが発生
したときに、データとクロツク信号の同期関係に
位相ずれを生じてしまい、正しいデータのラツチ
ができなくなつてしまう。
そこで、従来は例えば水平同期信号でPLLを
かけるようにしてこの問題を解決することが試み
られていた。
かけるようにしてこの問題を解決することが試み
られていた。
しかしながら、水平同期信号でPLLをかける
場合、水平同期信号は垂直同期信号より検出が容
易でなく、誤検出やノイズ等の影響が生じがち
で、しかも垂直同期信号部分など特別な処理の必
要な部分があるため、上述の誤検出やノイズ等の
影響を防止するための構成および垂直同期信号部
分の処理のための構成等を設ける必要がある。し
たがつてこの方式では回路構成が複雑化し、しか
も安定な動作を得ることが容易ではないという問
題がある。
場合、水平同期信号は垂直同期信号より検出が容
易でなく、誤検出やノイズ等の影響が生じがち
で、しかも垂直同期信号部分など特別な処理の必
要な部分があるため、上述の誤検出やノイズ等の
影響を防止するための構成および垂直同期信号部
分の処理のための構成等を設ける必要がある。し
たがつてこの方式では回路構成が複雑化し、しか
も安定な動作を得ることが容易ではないという問
題がある。
そこで本発明者は、上記問題に対処し、垂直同
期信号を用いたPLLによつてもデータに正しく
同期した読取りクロツクを得ることのできる方式
を、先に特願昭57−104981号として提案した。
期信号を用いたPLLによつてもデータに正しく
同期した読取りクロツクを得ることのできる方式
を、先に特願昭57−104981号として提案した。
この方式は、同期信号を含むデイジタル符号化
信号が伝送系を介して与えられた伝送信号から、
上記同期信号に基づいてPLLにより所要とする
読取りクロツク信号の整数倍の周波数の信号を
得、この信号を分周カウンタで読取りクロツク信
号の周波数に分周するとともに上記同期信号後の
デイジタル情報部分の前縁部を検出した点におい
て上記分周カウンタをリセツトして読取りクロツ
ク信号の位相を合せるもので、上記分周カウンタ
の出力を読取りクロツク信号とするものである。
そして上記リセツトのためのデイジタル情報部分
の前縁部の検出は具体的には上記同期信号後の上
記デイジタル情報信号の最初の立上りまたは立下
りスロープを予め定めたスレシヨールドレベルと
比較することによつて行なうことができることを
示した。
信号が伝送系を介して与えられた伝送信号から、
上記同期信号に基づいてPLLにより所要とする
読取りクロツク信号の整数倍の周波数の信号を
得、この信号を分周カウンタで読取りクロツク信
号の周波数に分周するとともに上記同期信号後の
デイジタル情報部分の前縁部を検出した点におい
て上記分周カウンタをリセツトして読取りクロツ
ク信号の位相を合せるもので、上記分周カウンタ
の出力を読取りクロツク信号とするものである。
そして上記リセツトのためのデイジタル情報部分
の前縁部の検出は具体的には上記同期信号後の上
記デイジタル情報信号の最初の立上りまたは立下
りスロープを予め定めたスレシヨールドレベルと
比較することによつて行なうことができることを
示した。
この場合、上記スレシヨールドレベルを調整す
ることにより、上記分周カウンタのリセツトのタ
イミングを調整し、上記デイジタル情報信号と読
取りクロツク信号の位相関係を調整することがで
きる。これによつて最適なタイミングの読取りク
ロツク信号、すなわち読取りクロツク信号の立上
りまたは立下りが上記デイジタル情報信号のデー
タビツトのほぼ中央に位置する読取りクロツク信
号を得ている。
ることにより、上記分周カウンタのリセツトのタ
イミングを調整し、上記デイジタル情報信号と読
取りクロツク信号の位相関係を調整することがで
きる。これによつて最適なタイミングの読取りク
ロツク信号、すなわち読取りクロツク信号の立上
りまたは立下りが上記デイジタル情報信号のデー
タビツトのほぼ中央に位置する読取りクロツク信
号を得ている。
しかしながら、このような方式では経時変化に
よる動作点の変化や、伝送信号の大きな速度変化
に対して、上記スレシヨールドレベルの最適値が
本来変化するのに対し、該スレシヨールドレベル
の設定値を調整後一定とするため最適なタイミン
グの読取りクロツク信号が得られなくなる場合が
ある。
よる動作点の変化や、伝送信号の大きな速度変化
に対して、上記スレシヨールドレベルの最適値が
本来変化するのに対し、該スレシヨールドレベル
の設定値を調整後一定とするため最適なタイミン
グの読取りクロツク信号が得られなくなる場合が
ある。
本発明の目的は、上記スレシヨールドレベルの
自動調整を実現し常に最適なタイミングの読取り
クロツク信号を得ることのできる読取りクロツク
生成方式を提供することにある。
自動調整を実現し常に最適なタイミングの読取り
クロツク信号を得ることのできる読取りクロツク
生成方式を提供することにある。
本発明は、伝送信号中の同期信号に基づく
PLLを用いて所要の読取りクロツク信号の整数
倍の周波数を有するソースクロツク信号を得るソ
ースクロツク生成手段と、上記ソースクロツク信
号を分周カウンタで分周しデイジタル情報部分の
ビツト繰り返しと同じ周波数の読取りクロツク信
号を生成するクロツク生成手段と、上記伝送信号
における上記同期信号後の最初のデイジタル情報
信号の前縁部において上記伝送信号がスレシヨル
ドレベルを横切るタイミングを検出し該検出時点
で上記分周カウンタをリセツトするリセツト手段
と、上記伝送信号におけるデイジタル情報信号と
上記クロツク生成手段で生成した読取りクロツク
信号との位相差を検出し該位相差が小さくなるよ
うに上記リセツト手段にスレシヨールドレベルを
可変制御するレベル制御手段とを具備することを
特徴としている。
PLLを用いて所要の読取りクロツク信号の整数
倍の周波数を有するソースクロツク信号を得るソ
ースクロツク生成手段と、上記ソースクロツク信
号を分周カウンタで分周しデイジタル情報部分の
ビツト繰り返しと同じ周波数の読取りクロツク信
号を生成するクロツク生成手段と、上記伝送信号
における上記同期信号後の最初のデイジタル情報
信号の前縁部において上記伝送信号がスレシヨル
ドレベルを横切るタイミングを検出し該検出時点
で上記分周カウンタをリセツトするリセツト手段
と、上記伝送信号におけるデイジタル情報信号と
上記クロツク生成手段で生成した読取りクロツク
信号との位相差を検出し該位相差が小さくなるよ
うに上記リセツト手段にスレシヨールドレベルを
可変制御するレベル制御手段とを具備することを
特徴としている。
第1図に本発明の一実施例の構成を示す。
第1図において、1は例えば疑似ビデオ信号の
ごとく同期信号を含むデイジタル符号化信号DC
が伝送系から与えられる信号入力端子、2はデイ
ジタル符号化信号DCから検出分離された同期信
号SSが与えられる同期信号入力端子、3はデイ
ジタル符号化信号のデイジタル情報部分のデータ
読取りのための第1のスレシヨールドレベルTL1
が与えられる読取りレベル入力端子であり、4は
読取り出力RDが導出される出力端子である。5
は同期信号入力端子2から入力された同期信号
SSに基づいてデイジタル情報のビツトレートの
m信(mは整数)に相当する周波数のソースクロ
ツク信号を発生するPLL回路、6は上記ソース
クロツク信号を1/mの周波数に分周する1/m
分周カウンタである。7は信号入力端子1から入
力されたデイジタル符号化信号DCと第2のスレ
シヨールドレベルTL2(後述する積分器16の出
力である。)との比較を行なう電圧比較器からな
る第1のコンパレータであり、上記デイジタル符
号化信号DCにおける同期信号後のデイジタル情
報の前縁部の検出を行なつている。8は上記前縁
部の検出がなされ第1のコンパレータ7の出力が
例えばL(ローレベル)からH(ハイレベル)にな
つた時点においてワンシヨツトパルスを発生する
ワンシヨツトパルス発生器であり、このワンシヨ
ツトパルスで分周カウンタ6がリセツトされる。
9は信号入力端子1から与えられるデイジタル符
号化信号DCと読取りレベル入力端子3から与え
られる第1のスレシヨールドレベルTL1とを比較
する電圧比較器からなる第2のコンパレータであ
り、デイジタル符号化信号DCからデイジタル情
報部分を抜き出し、波形整形する。このため第1
のスレシヨールドレベルTL1はデイジタル符号化
信号DCのデイジタル情報部分の中央レベル付近
に予め設定されている。10は第2のコンパレー
タ9で波形整形されたデータを分周カウンタ2か
ら出力される読取りクロツク信号RCの立上り時
点でラツチする第1のDフリツプフロツプ、11
は分周カウンタ2の出力を反転するインバータ、
12はインバータ11の出力の立上りすなわち読
取りクロツク信号RCの立下り時点で上記第1の
Dフリツプフロツプ10の出力をラツチする第2
のDフリツプフロツプである。13,14はエク
スクルーシブオアゲートであり、第1のエクスク
ルーシブオアゲート13は第2のコンパレータ9
の出力と第1のDフリツプフロツプ10の出力の
排他的論理和をとり、第2のエクスクルーシブオ
アゲート14は第1,第2のDフリツプフロツプ
10,12の両出力の排他的論理和をとる。15
は差動増幅器であり、第1のエクスクルーシブオ
アゲート13の出力が反転入力、第2のエクスク
ルーシブオアゲート14の出力が非反転入力とし
てそれぞれ与えられ、これらの差電圧を増幅す
る。16は差動増幅器15の出力すなわち第1,
第2のエクスクルーシブオアゲート13,14の
両出力の差分を積分する積分器であり、この積分
器16の出力を第2のスレシヨールドレベルTL2
として第1のコンパレータ7に与える。出力端子
4へは第1のDフリツプフロツプ10の出力が導
出され、読取り出力RDとなる。
ごとく同期信号を含むデイジタル符号化信号DC
が伝送系から与えられる信号入力端子、2はデイ
ジタル符号化信号DCから検出分離された同期信
号SSが与えられる同期信号入力端子、3はデイ
ジタル符号化信号のデイジタル情報部分のデータ
読取りのための第1のスレシヨールドレベルTL1
が与えられる読取りレベル入力端子であり、4は
読取り出力RDが導出される出力端子である。5
は同期信号入力端子2から入力された同期信号
SSに基づいてデイジタル情報のビツトレートの
m信(mは整数)に相当する周波数のソースクロ
ツク信号を発生するPLL回路、6は上記ソース
クロツク信号を1/mの周波数に分周する1/m
分周カウンタである。7は信号入力端子1から入
力されたデイジタル符号化信号DCと第2のスレ
シヨールドレベルTL2(後述する積分器16の出
力である。)との比較を行なう電圧比較器からな
る第1のコンパレータであり、上記デイジタル符
号化信号DCにおける同期信号後のデイジタル情
報の前縁部の検出を行なつている。8は上記前縁
部の検出がなされ第1のコンパレータ7の出力が
例えばL(ローレベル)からH(ハイレベル)にな
つた時点においてワンシヨツトパルスを発生する
ワンシヨツトパルス発生器であり、このワンシヨ
ツトパルスで分周カウンタ6がリセツトされる。
9は信号入力端子1から与えられるデイジタル符
号化信号DCと読取りレベル入力端子3から与え
られる第1のスレシヨールドレベルTL1とを比較
する電圧比較器からなる第2のコンパレータであ
り、デイジタル符号化信号DCからデイジタル情
報部分を抜き出し、波形整形する。このため第1
のスレシヨールドレベルTL1はデイジタル符号化
信号DCのデイジタル情報部分の中央レベル付近
に予め設定されている。10は第2のコンパレー
タ9で波形整形されたデータを分周カウンタ2か
ら出力される読取りクロツク信号RCの立上り時
点でラツチする第1のDフリツプフロツプ、11
は分周カウンタ2の出力を反転するインバータ、
12はインバータ11の出力の立上りすなわち読
取りクロツク信号RCの立下り時点で上記第1の
Dフリツプフロツプ10の出力をラツチする第2
のDフリツプフロツプである。13,14はエク
スクルーシブオアゲートであり、第1のエクスク
ルーシブオアゲート13は第2のコンパレータ9
の出力と第1のDフリツプフロツプ10の出力の
排他的論理和をとり、第2のエクスクルーシブオ
アゲート14は第1,第2のDフリツプフロツプ
10,12の両出力の排他的論理和をとる。15
は差動増幅器であり、第1のエクスクルーシブオ
アゲート13の出力が反転入力、第2のエクスク
ルーシブオアゲート14の出力が非反転入力とし
てそれぞれ与えられ、これらの差電圧を増幅す
る。16は差動増幅器15の出力すなわち第1,
第2のエクスクルーシブオアゲート13,14の
両出力の差分を積分する積分器であり、この積分
器16の出力を第2のスレシヨールドレベルTL2
として第1のコンパレータ7に与える。出力端子
4へは第1のDフリツプフロツプ10の出力が導
出され、読取り出力RDとなる。
次にこのような構成における動作について説明
する。
する。
信号入力端子1に第2図aに波形の一例を示す
ようなデイジタル符号化信号DCが入力されたと
き、第1のコンパレータ7のスレシヨールドレベ
ルTL2(積分器8出力)が第2図aにおけるレベ
ルTL2−1であるとすれば、ワンシヨツトパルス
発生器8の出力は第2図cのようになり、分周カ
ウンタ6のリセツトパルスとなる。第2図bに示
す波形はPLL回路5で生成されたソースクロツ
ク信号であり、デイジタル符号化信号DCのデイ
ジタル情報部分のビツトレートのm倍の周波数の
クロツク信号である。このソースクロツク信号は
分周カウンタ6によつて1/m分周されるが、該
分周カウンタ6は上記リセツトパルスでリセツト
され、分周カウンタ6の出力は第2図dに示すよ
うな波形となる。この分周カウンタ6の出力が読
取りクロツク信号RCとなる。第2図eはデイジ
タル符号化信号DCが第2のコンパレータ9で波
形整形された信号の波形を示すものであり、この
信号が第1のDフリツプフロツプ10において上
記読取りクロツク信号RCの立上りでラツチされ
第2図fに示す波形が得られる。この第1のDフ
リツプフロツプ10の出力が出力端子4に導出さ
れ読取り出力RDとなるのであるが、この信号は
さらに第2のDフリツプフロツプ12に与えられ
上記読取りクロツク信号RCの立下りでラツチさ
れこの第2のDフリツプフロツプ12からは第2
図gに示すような波形が出力される。この場合、
これら第2のコンパレータ9、第1,第2のDフ
リツプフロツプ10および12の各出力〔第2図
e,f,g〕を用いて上記デイジタル情報部分と
読取りクロツク信号RCの位相差を検出しており、
具体的には上記検出はエクスクルーシブオアゲー
ト13,14と差動増幅器15を用いて行なつて
いる。すなわち、第2のコンパレータ9の出力と
第1のDフリツプフロツプ10の出力〔第2図e
とf〕の排他的論理和は第2図hに示すような波
形となり、この信号がエクスクルーシブオアゲー
ト13から差動増幅器15の反転入力端に入力さ
れる。また、第1のDフリツプフロツプ10の出
力と第2ののDフリツプフロツプ12の出力〔第
2図fとg〕の排他的論理和は第2図iに示すよ
うな波形となり、この信号はエクスクルーシブオ
アゲート14から差動増幅器16の非反転入力端
に入力される。従つて差動増幅器15の出力波形
は第2図jの実線のようになり、これを積分器1
6で積分することによつて同図において破線で示
すような電圧信号が得られる。この場合積分器1
6の出力がほぼ0に収束しており、これは上記デ
イジタル情報部分と読取りクロツク信号RCの位
相差がほとんどなかつたことすなわち最適な位相
関係となつていることを示している。なお、ここ
で位相差0とはデイジタル情報部のデータビツト
の中央で読取りクロツク信号が立上る場合をい
う。
ようなデイジタル符号化信号DCが入力されたと
き、第1のコンパレータ7のスレシヨールドレベ
ルTL2(積分器8出力)が第2図aにおけるレベ
ルTL2−1であるとすれば、ワンシヨツトパルス
発生器8の出力は第2図cのようになり、分周カ
ウンタ6のリセツトパルスとなる。第2図bに示
す波形はPLL回路5で生成されたソースクロツ
ク信号であり、デイジタル符号化信号DCのデイ
ジタル情報部分のビツトレートのm倍の周波数の
クロツク信号である。このソースクロツク信号は
分周カウンタ6によつて1/m分周されるが、該
分周カウンタ6は上記リセツトパルスでリセツト
され、分周カウンタ6の出力は第2図dに示すよ
うな波形となる。この分周カウンタ6の出力が読
取りクロツク信号RCとなる。第2図eはデイジ
タル符号化信号DCが第2のコンパレータ9で波
形整形された信号の波形を示すものであり、この
信号が第1のDフリツプフロツプ10において上
記読取りクロツク信号RCの立上りでラツチされ
第2図fに示す波形が得られる。この第1のDフ
リツプフロツプ10の出力が出力端子4に導出さ
れ読取り出力RDとなるのであるが、この信号は
さらに第2のDフリツプフロツプ12に与えられ
上記読取りクロツク信号RCの立下りでラツチさ
れこの第2のDフリツプフロツプ12からは第2
図gに示すような波形が出力される。この場合、
これら第2のコンパレータ9、第1,第2のDフ
リツプフロツプ10および12の各出力〔第2図
e,f,g〕を用いて上記デイジタル情報部分と
読取りクロツク信号RCの位相差を検出しており、
具体的には上記検出はエクスクルーシブオアゲー
ト13,14と差動増幅器15を用いて行なつて
いる。すなわち、第2のコンパレータ9の出力と
第1のDフリツプフロツプ10の出力〔第2図e
とf〕の排他的論理和は第2図hに示すような波
形となり、この信号がエクスクルーシブオアゲー
ト13から差動増幅器15の反転入力端に入力さ
れる。また、第1のDフリツプフロツプ10の出
力と第2ののDフリツプフロツプ12の出力〔第
2図fとg〕の排他的論理和は第2図iに示すよ
うな波形となり、この信号はエクスクルーシブオ
アゲート14から差動増幅器16の非反転入力端
に入力される。従つて差動増幅器15の出力波形
は第2図jの実線のようになり、これを積分器1
6で積分することによつて同図において破線で示
すような電圧信号が得られる。この場合積分器1
6の出力がほぼ0に収束しており、これは上記デ
イジタル情報部分と読取りクロツク信号RCの位
相差がほとんどなかつたことすなわち最適な位相
関係となつていることを示している。なお、ここ
で位相差0とはデイジタル情報部のデータビツト
の中央で読取りクロツク信号が立上る場合をい
う。
次に、第1のコンパレータ7のスレシヨールド
レベルTL2が最適値よりも低く、第2図aに示す
TL2−2なるレベルであるときは、分周カウンタ
6に与えられるリセツトパルスは第2図kに示す
ようになり、読取りクロツクRC、読取り出力
RD、第2のDフリツプフロツプ12の出力、エ
クスクルーシブオアゲート13および14の出力
がそれぞれ第2図l,m,n,oおよびpに示す
ような波形となつて、差動増幅器15の出力は第
2図qに実線で示すような波形となる。これを積
分器16で積分すると同図に破線で示したように
正側に収束する。これは上記デイジタル情報信号
に対して読取りクロツク信号RCの位相が進んだ
ことを示している。
レベルTL2が最適値よりも低く、第2図aに示す
TL2−2なるレベルであるときは、分周カウンタ
6に与えられるリセツトパルスは第2図kに示す
ようになり、読取りクロツクRC、読取り出力
RD、第2のDフリツプフロツプ12の出力、エ
クスクルーシブオアゲート13および14の出力
がそれぞれ第2図l,m,n,oおよびpに示す
ような波形となつて、差動増幅器15の出力は第
2図qに実線で示すような波形となる。これを積
分器16で積分すると同図に破線で示したように
正側に収束する。これは上記デイジタル情報信号
に対して読取りクロツク信号RCの位相が進んだ
ことを示している。
逆に、第1のコンパレータ7のスレシヨールド
レベルTL2が最適値よりも高く、第2図aに示す
TL2−3なるレベルであるときは、分周カウンタ
2に与えられるリセツトパルスは第2図rのよう
になり、読取りクロツク信号RCは第2図sのよ
うになる。そして読取り出力RD、第2のDフリ
ツプフロツプ12の出力、エクスクルーシブオア
ゲート13および14の出力がそれぞれ第2図t
〜wのようになつて、差動増幅器15の出力は第
2図xの実線のような波形となる。これを積分器
16で積分すると第2図xに破線で示すように負
側に収束する。これは上記デイジタル情報信号に
対して読取りクロツク信号RCの位相が遅れてい
ることを示している。
レベルTL2が最適値よりも高く、第2図aに示す
TL2−3なるレベルであるときは、分周カウンタ
2に与えられるリセツトパルスは第2図rのよう
になり、読取りクロツク信号RCは第2図sのよ
うになる。そして読取り出力RD、第2のDフリ
ツプフロツプ12の出力、エクスクルーシブオア
ゲート13および14の出力がそれぞれ第2図t
〜wのようになつて、差動増幅器15の出力は第
2図xの実線のような波形となる。これを積分器
16で積分すると第2図xに破線で示すように負
側に収束する。これは上記デイジタル情報信号に
対して読取りクロツク信号RCの位相が遅れてい
ることを示している。
このようにして、上記第2のスレシヨールドレ
ベルTL2が最適値よりも低いときは読取りクロツ
ク信号RCの位相が進み、積分器16の出力は正
側に振れ、上記スレシヨールドレベルTL2が最適
値よりも高いときは読取りクロツク信号の位相が
遅れ積分器16の出力は負側に振れる。
ベルTL2が最適値よりも低いときは読取りクロツ
ク信号RCの位相が進み、積分器16の出力は正
側に振れ、上記スレシヨールドレベルTL2が最適
値よりも高いときは読取りクロツク信号の位相が
遅れ積分器16の出力は負側に振れる。
この積分器16の出力が第2のスレシヨールド
レベルTL2として第1のコンパレータ7に与えら
れているので、上記デイジタル情報信号と読取り
クロツク信号RCの位相関係が自動的にほぼ最適
状態に補正制御され、正確なデータ読取りが行な
われる。
レベルTL2として第1のコンパレータ7に与えら
れているので、上記デイジタル情報信号と読取り
クロツク信号RCの位相関係が自動的にほぼ最適
状態に補正制御され、正確なデータ読取りが行な
われる。
この場合、デイジタルデータが反転するすべて
の時点において位相差の検出を行なうようにした
が、このデータの反転の頻度によつて積分器16
の出力が変化してしまう。しかしながら、実使用
上においては、差動増幅器15の増幅率および積
分器16の時定数で調整することにより、ほぼ問
題とならない程度に抑えることができる。
の時点において位相差の検出を行なうようにした
が、このデータの反転の頻度によつて積分器16
の出力が変化してしまう。しかしながら、実使用
上においては、差動増幅器15の増幅率および積
分器16の時定数で調整することにより、ほぼ問
題とならない程度に抑えることができる。
また、同期信号毎に必らず同じデイジタル情報
が存在する部分、例えばデータの頭出し信号等の
部分だけにゲートをかけて取り出し、この部分の
デイジタルデータのみについて位相差を検出する
ようにすれば、デイジタルデータの反転頻度に左
右されることはない。
が存在する部分、例えばデータの頭出し信号等の
部分だけにゲートをかけて取り出し、この部分の
デイジタルデータのみについて位相差を検出する
ようにすれば、デイジタルデータの反転頻度に左
右されることはない。
なお、上記実施例ではデイジタル情報信号と読
取りクロツク信号の位相が最適となつたとき、積
分された信号は上述したように0に収束するが、
この収束は一瞬であり、積分器16の時定数を長
く、且つ差動増幅器15の増幅率を大きめに調整
することにより、第2のスレシヨールドレベル
TL2はほぼ適正な位置を維持することが可能とな
る。
取りクロツク信号の位相が最適となつたとき、積
分された信号は上述したように0に収束するが、
この収束は一瞬であり、積分器16の時定数を長
く、且つ差動増幅器15の増幅率を大きめに調整
することにより、第2のスレシヨールドレベル
TL2はほぼ適正な位置を維持することが可能とな
る。
しかしながら、更に正確に且つ安定に第2のス
レシヨールドレベルTL2を得るためには、第3図
に示すように積分器16の出力側にスイツチ17
を介してコンデンサ18を接続し、このスイツチ
17を積分器16の出力に応動するゼロレベル検
出器19の出力により積分器16の出力が0のと
きにのみオフとなる(0でないときはオンとな
る)ように作動させ、積分器16の出力が0でな
いときに該出力によつてコンデンサ18を充電す
るようにして、このコンデンサ18の充電電位を
第2のスレシヨールドレベルTL2として第1のコ
ンパレータ7に与える方式とすることが考えられ
る。
レシヨールドレベルTL2を得るためには、第3図
に示すように積分器16の出力側にスイツチ17
を介してコンデンサ18を接続し、このスイツチ
17を積分器16の出力に応動するゼロレベル検
出器19の出力により積分器16の出力が0のと
きにのみオフとなる(0でないときはオンとな
る)ように作動させ、積分器16の出力が0でな
いときに該出力によつてコンデンサ18を充電す
るようにして、このコンデンサ18の充電電位を
第2のスレシヨールドレベルTL2として第1のコ
ンパレータ7に与える方式とすることが考えられ
る。
さらに、デイジタル情報信号と読取りクロツク
信号の位相差を検出するのに上記以外の方式、構
成を用いるなど、本発明はその要旨を変更しない
範囲内で種々変形して実施することができること
はいうまでもない。
信号の位相差を検出するのに上記以外の方式、構
成を用いるなど、本発明はその要旨を変更しない
範囲内で種々変形して実施することができること
はいうまでもない。
本発明によれば、常にほぼ最適なタイミングの
読取りクロツク信号を得ることの可能な読取りク
ロツク生成方式を提供することができる。
読取りクロツク信号を得ることの可能な読取りク
ロツク生成方式を提供することができる。
第1図は本発明の一実施例の構成を示すブロツ
ク図、第2図は同実施例の動作、作用を説明する
ための波形図、第3図は本発明の他の実施例の構
成を示す要部のブロツク図である。 1……信号入力端子、2……同期信号入力端
子、3……読取りレベル入力端子、4……出力端
子、5……PLL(フエイズロツクループ)回路、
6……1/m分周カウンタ、7,9……コンパレ
ータ、8……ワンシヨツトパルス発生回路、1
0,12……Dフリツプフロツプ、11……イン
バータ、13,14……エクスクルーシブオアゲ
ート、15……差動増幅器、16……積分器、1
7……スイツチ、18……コンデンサ、19……
ゼロレベル検出器。
ク図、第2図は同実施例の動作、作用を説明する
ための波形図、第3図は本発明の他の実施例の構
成を示す要部のブロツク図である。 1……信号入力端子、2……同期信号入力端
子、3……読取りレベル入力端子、4……出力端
子、5……PLL(フエイズロツクループ)回路、
6……1/m分周カウンタ、7,9……コンパレ
ータ、8……ワンシヨツトパルス発生回路、1
0,12……Dフリツプフロツプ、11……イン
バータ、13,14……エクスクルーシブオアゲ
ート、15……差動増幅器、16……積分器、1
7……スイツチ、18……コンデンサ、19……
ゼロレベル検出器。
Claims (1)
- 1 同期信号を含むデイジタル符号化信号を伝送
する伝送系より出力された伝送信号からもとのデ
イジタル情報を復元する際に上記デイジタル符号
化信号のデイジタル情報部分を判定抽出するため
に用いられる読取りクロツク信号を生成する読取
りクロツク生成方式において、上記伝送信号中の
同期信号に基づくフエイズロツクループを用いて
所要の読取りクロツク信号の整数倍の周波数を有
するソースクロツク信号を得るソースクロツク生
成手段と、上記ソースクロツク信号を分周カウン
タで分周し上記デイジタル情報部分のビツト繰り
返しと同じ周波数のクロツク信号を生成するクロ
ツク生成手段と、上記伝送信号における上記同期
信号後の最初のデイジタル情報信号の前縁部にお
いて上記伝送信号がスレシヨールドレベルを横切
るタイミングを検出し該検出時点で上記分周カウ
ンタをリセツトするリセツト手段と、上記伝送信
号におけるデイジタル情報信号と上記クロツク生
成手段で生成した読取りクロツクとの位相差を検
出し該位相差が小さくなるように上記リセツト手
段のスレシヨールドレベルを可変制御するレベル
制御手段とを具備したことを特徴とする読取りク
ロツク生成方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57186838A JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
US06/545,290 US4580278A (en) | 1982-10-26 | 1983-10-25 | Read clock producing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57186838A JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5977605A JPS5977605A (ja) | 1984-05-04 |
JPH0339352B2 true JPH0339352B2 (ja) | 1991-06-13 |
Family
ID=16195510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57186838A Granted JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4580278A (ja) |
JP (1) | JPS5977605A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62173677A (ja) * | 1986-01-28 | 1987-07-30 | Mitsubishi Electric Corp | 記憶装置 |
US4789838A (en) * | 1987-03-23 | 1988-12-06 | Cheng Jyi Min | Pulse detection circuit using amplitude and time qualification |
JPH0414652Y2 (ja) * | 1987-05-13 | 1992-04-02 | ||
US4949360A (en) * | 1989-08-08 | 1990-08-14 | International Business Machines Corporation | Synchronizing circuit |
US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
US5204848A (en) * | 1991-06-17 | 1993-04-20 | International Business Machines Corporation | Adjusting amplitude detection threshold by feeding back timing-data phase errors |
JP2807362B2 (ja) * | 1991-09-30 | 1998-10-08 | 株式会社東芝 | 情報再生装置 |
US5867332A (en) * | 1992-06-22 | 1999-02-02 | Fujitsu Limited | Window margining apparatus with delayed read data single shot (DRDSS) circuit for adjustably delaying a data pulse reproduced from a data storage device |
US5570243A (en) * | 1993-06-22 | 1996-10-29 | Fujitsu Limited | Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device |
US5892631A (en) * | 1995-09-08 | 1999-04-06 | Seagate Technology, Inc. | Method and an arrangement for detecting state transitions in a read signal during a bit cell timing window |
JP3179429B2 (ja) * | 1999-01-29 | 2001-06-25 | 日本電気アイシーマイコンシステム株式会社 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
US6369967B1 (en) * | 2000-07-11 | 2002-04-09 | Marvell International, Ltd. | Phase-adjustment of divided clock in disk head read circuit |
FR2880482B1 (fr) * | 2004-12-30 | 2007-04-27 | Cit Alcatel | Dispositif de conversion d'un signal transmis en un signal numerique |
JP5407270B2 (ja) * | 2008-10-22 | 2014-02-05 | 日本電気株式会社 | 受信回路、電子機器、及び受信回路の制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3736581A (en) * | 1971-07-02 | 1973-05-29 | Honeywell Inc | High density digital recording |
US3755748A (en) * | 1972-03-06 | 1973-08-28 | Motorola Inc | Digital phase shifter/synchronizer and method of shifting |
JPS5081715A (ja) * | 1973-11-23 | 1975-07-02 | ||
JPS5580867A (en) * | 1978-12-12 | 1980-06-18 | Sony Corp | Block synchronous signal extracting circuit |
-
1982
- 1982-10-26 JP JP57186838A patent/JPS5977605A/ja active Granted
-
1983
- 1983-10-25 US US06/545,290 patent/US4580278A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5977605A (ja) | 1984-05-04 |
US4580278A (en) | 1986-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1070395A (en) | Versatile phase-locked loop phase detector | |
KR950010327B1 (ko) | 광자기 디스크의 정보 재생장치 | |
JPH0339352B2 (ja) | ||
KR900001593B1 (ko) | 디지탈신호 재생회로 | |
JP3345515B2 (ja) | ピークシフト補正回路およびそれを使用した磁気記録媒体再生装置 | |
JP2999508B2 (ja) | 時間軸誤差信号発生装置 | |
US4580100A (en) | Phase locked loop clock recovery circuit for data reproducing apparatus | |
US3656149A (en) | Three frequency data separator | |
KR960035239A (ko) | 디코드장치 및 기억장치 | |
JPS59167813A (ja) | 位相同期回路 | |
JPH01133269A (ja) | アナログフロッピーディスクデータセパレータ | |
JPS6260747B2 (ja) | ||
JPH0879059A (ja) | 基準クロック発生回路 | |
JPS6285513A (ja) | スライスレベル自動設定回路 | |
JP2675096B2 (ja) | 再生信号補正方法 | |
JPH0247653Y2 (ja) | ||
JPH0249573B2 (ja) | ||
JPS6155824B2 (ja) | ||
JPH028385B2 (ja) | ||
JP2659999B2 (ja) | ヘリカルスキャン方式のテープ再生装置 | |
JPH0743890B2 (ja) | デイジタル信号伝送装置 | |
JPH0834039B2 (ja) | ディジタル信号処理装置 | |
JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
JPH0211048B2 (ja) | ||
JPS63220472A (ja) | ディスク記録情報再生装置における位相同期回路 |