JP5407270B2 - 受信回路、電子機器、及び受信回路の制御方法 - Google Patents
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Description
(1)F/F24=“0”、F/F23=“0”のとき
トランジスタ35、36は共にオンとなり、基準電圧のレベルは抵抗31〜34の抵抗値(Ra、Rb、Rc、Rd)の組み合わせにより決定される。このときの基準電圧のレベルをVref_Lとすると、
Vref_L=VDD*(Rb*Rc*Rd)/(Ra*Rb*Rc+Rb*Rc*Rd+Rc*Rd*Ra+Rd*Ra*Rb)
となる。Rd=Rcのとき、RdをRcで置き換えることができ、
Vref_L=VDD*(Rb*Rc*Rc)/(2*Ra*Rb*Rc+Rc*Rc*Ra+Rb*Rc*Rc)
となる。
トランジスタ36はオフとなり、トランジスタ35はオンとなるので、抵抗34は無視され、基準電圧のレベルは抵抗31と抵抗32と抵抗33の抵抗値(Ra、Rb、Rc)の組み合わせにより決定される。このときの基準電圧のレベルを、Vref_M0とすると、
Vref_M0=VDD*(Rb*Rc)/(Ra*Rb+Rb*Rc+Rc*Ra)
となる。
トランジスタ36はオンとなり、トランジスタ35はオフとなるので、抵抗33は無視され、基準電圧のレベルは抵抗31と抵抗32と抵抗34の抵抗値(Ra、Rb、Rd)の組み合わせにより決定される。このときの基準電圧のレベルをVref_M1とすると、
Vref_M1=VDD*(Rb*Rd)/(Ra*Rb+Rb*Rd+Rd*Ra)
となる。
Rc=Rdのとき、RdをRcと置き換えることができ、Vref_M1=Vref_M0となる。このときVref_M0=Vref_M1=Vref_Mとする。
トランジスタ35、36は共にオフとなるので、抵抗33と抵抗34は無視できる。従って、基準電圧のレベルは抵抗31と抵抗32の抵抗値(Ra、Rb)によって決定される。このときの基準電圧のレベルをVref_Hとすると、
Vref_H=VDD*(Rb/(Ra+Rb))
となる。
11 電圧制御回路
12 比較回路
13 記憶回路
14 記憶回路
20 受信回路
21 電圧制御回路
22 コンパレータ
23 F/F
24 F/F
31、32、33、34 抵抗
35、36 トランジスタ
40 受信回路
41 電圧制御回路
42 マルチプレクサ
43 D/A変換回路
50、60 電子機器
Claims (4)
- 入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の1サイクル間保持する第1の記憶回路と、前記第1の記憶回路の出力レベルを次の1サイクル間保持する第2の記憶回路と、前記第1の記憶回路と前記第2の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路とを備え、
前記電圧制御回路は、前記第1の記憶回路と前記第2の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第1の記憶回路の出力レベルがローレベルで前記第2の記憶回路の出力レベルがハイレベルのとき前記基準電圧を2番目に高いレベルとし、前記第1の記憶回路の出力レベルがハイレベルで前記第2の記憶回路の出力レベルがローレベルのとき前記基準電圧を3番目に高いレベルとし、前記第1の記憶回路と前記第2の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定し、
前記電圧制御回路は、電源とグランド間に第1の抵抗と第2の抵抗を直列に接続し、前記第1の抵抗と前記第2の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第3の抵抗と前記第1の記憶回路の出力によりオン/オフされる第1のトランジスタとを直列に接続し、前記接続点とグランド間に第4の抵抗と前記第2の記憶回路の出力によりオン/オフされる第2のトランジスタとを直列に接続した電子回路であることを特徴とする、
受信回路。 - 前記電圧制御回路は、前記2番目に高いレベルと前記3番目に高いレベルとを等しくしたことを特徴とする請求項1の受信回路。
- 入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の1サイクル間保持する第1の記憶回路と、前記第1の記憶回路の出力レベルを次の1サイクル間保持する第2の記憶回路と、前記第1の記憶回路と前記第2の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路を備え、
前記電圧制御回路は、前記第1の記憶回路と前記第2の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第1の記憶回路の出力レベルがローレベルで前記第2の記憶回路の出力レベルがハイレベルのとき前記基準電圧を2番目に高いレベルとし、前記第1の記憶回路の出力レベルがハイレベルで前記第2の記憶回路の出力レベルがローレベルのとき前記基準電圧を3番目に高いレベルとし、前記第1の記憶回路と前記第2の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定し、
前記電圧制御回路は、電源とグランド間に第1の抵抗と第2の抵抗を直列に接続し、前記第1の抵抗と前記第2の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第3の抵抗と前記第1の記憶回路の出力によりオン/オフされる第1のトランジスタとを直列に接続し、前記接続点とグランド間に第4の抵抗と前記第2の記憶回路の出力によりオン/オフされる第2のトランジスタとを直列に接続した電子回路であることを特徴とする、
電子機器。 - 前記電圧制御回路は、前記2番目に高いレベルと前記3番目に高いレベルとを等しくしたことを特徴とする請求項3の電子機器。
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