JPS5977605A - 読取りクロツク生成方式 - Google Patents
読取りクロツク生成方式Info
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- JPS5977605A JPS5977605A JP57186838A JP18683882A JPS5977605A JP S5977605 A JPS5977605 A JP S5977605A JP 57186838 A JP57186838 A JP 57186838A JP 18683882 A JP18683882 A JP 18683882A JP S5977605 A JPS5977605 A JP S5977605A
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- 230000005540 biological transmission Effects 0.000 claims description 19
- 125000004122 cyclic group Chemical group 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 4
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- 238000001514 detection method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000012790 confirmation Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はいわゆる回転へ、ド方式ＰＣＭ （）＋ルス符
号変調）チーブレゴーダ等のように、ディジタル情報が
垂直同期信号、水平同期信号および上ｄＣＣディジタル
報音変換した時系列のディジタル信号部を有する疑似ビ
デオ信号に変換された信号のごとく同期信号を含むディ
ジタル符号化信号からなる伝送信号全伝送系（この場合
記録再生系、変復調系等も含めて伝送系と称する。）を
介して受信し、もとのディジタル情報を復元して使用す
る装置において上記云送信号から該伝送信号中の上記デ
ィジタル信号部のごときディジタル情報部ｔａ取るのに
用いる読取シクロツク信号を生成するための読取シクロ
。
号変調）チーブレゴーダ等のように、ディジタル情報が
垂直同期信号、水平同期信号および上ｄＣＣディジタル
報音変換した時系列のディジタル信号部を有する疑似ビ
デオ信号に変換された信号のごとく同期信号を含むディ
ジタル符号化信号からなる伝送信号全伝送系（この場合
記録再生系、変復調系等も含めて伝送系と称する。）を
介して受信し、もとのディジタル情報を復元して使用す
る装置において上記云送信号から該伝送信号中の上記デ
ィジタル信号部のごときディジタル情報部ｔａ取るのに
用いる読取シクロツク信号を生成するための読取シクロ
。
り生成方式に関するものである。
回転ヘッド方式ＰＣＭテープレコーダとしては、ＰＣＭ
オーディオノロセ、す等と称されるＰＣＭエンコーダ・
デコーダ形式のものや、記録再生系と一体化したものな
どがあるが、いずれにしても、多くの場合記録再生系に
ｖＴａ （ビデオテープレコーダ）を流用しておシ、こ
のためＰＣＭ化されたディジタル情報をさらに疑似ビデ
オ信号に変換して、上記記録再生系に対する入出力を行
なっている。
オーディオノロセ、す等と称されるＰＣＭエンコーダ・
デコーダ形式のものや、記録再生系と一体化したものな
どがあるが、いずれにしても、多くの場合記録再生系に
ｖＴａ （ビデオテープレコーダ）を流用しておシ、こ
のためＰＣＭ化されたディジタル情報をさらに疑似ビデ
オ信号に変換して、上記記録再生系に対する入出力を行
なっている。
上記疑似ビデオ信号は例えばＰＣＭオーディオプロセ、
すの場合、垂直同期パルス、水平同期パルス、もとのデ
ィジタル情報が変換された時系列のディジタル信号部お
よび白レベル基準信号で構成されておシ、上記ディジタ
ル信号部はさらにｒ−タ制御信号、データ同期信号およ
びデータ部にわかれている。
すの場合、垂直同期パルス、水平同期パルス、もとのデ
ィジタル情報が変換された時系列のディジタル信号部お
よび白レベル基準信号で構成されておシ、上記ディジタ
ル信号部はさらにｒ−タ制御信号、データ同期信号およ
びデータ部にわかれている。
ところで、とのＰＣＭオーディオプロセッサにおいて、
それに接続した記録再生系としてのＶＴＲ（この場合は
王として家庭用カセ、ット式ＶＴＲが用いられる）から
再生した疑似ビデオ信号からもとのディジタル信号を復
元する際には、疑似ビデオ信号のディジタル信号部をコ
ンパレータでスレシ、−ルドレペルと比較して波形整形
し、その信号をディジタル信号部のデータのビット繰返
しに同期したクロ、り信号でラッチするのが一般的であ
る。そして上記クロック信号を生成する場合、ビデオ信
号の垂直同期信号でＰＬＬ （フェイズロックルーグ）
をかけて生成することが考えられるが、このようにする
と所要の周波数を得るためのＰＬＬの分周器の分周比が
非常に大きくなるため、−垂直同期期間内でジ、りが発
生したときに、データとクロ、り信号の同期関係に位相
ずれを生じてしまい、正しいデータのう、チができなく
なってしまうっそこで、従来は例えば水平同期信号でＰ
ＬＬ Ｉｋかけるようにしてこの問題を解決することが
試みられていた。
それに接続した記録再生系としてのＶＴＲ（この場合は
王として家庭用カセ、ット式ＶＴＲが用いられる）から
再生した疑似ビデオ信号からもとのディジタル信号を復
元する際には、疑似ビデオ信号のディジタル信号部をコ
ンパレータでスレシ、−ルドレペルと比較して波形整形
し、その信号をディジタル信号部のデータのビット繰返
しに同期したクロ、り信号でラッチするのが一般的であ
る。そして上記クロック信号を生成する場合、ビデオ信
号の垂直同期信号でＰＬＬ （フェイズロックルーグ）
をかけて生成することが考えられるが、このようにする
と所要の周波数を得るためのＰＬＬの分周器の分周比が
非常に大きくなるため、−垂直同期期間内でジ、りが発
生したときに、データとクロ、り信号の同期関係に位相
ずれを生じてしまい、正しいデータのう、チができなく
なってしまうっそこで、従来は例えば水平同期信号でＰ
ＬＬ Ｉｋかけるようにしてこの問題を解決することが
試みられていた。
しかしながら、水平同期信号でＰＬＬ ’ｉかける場合
、水平同期信号は垂−直同期信号より検出が容易でなく
、誤検出やノイズ等の影響が生じがちで、しかも垂直同
期信号部分など特別な処理の必要な部分があるため、上
述の誤検出やノイズ等の影＃を防止するための構成およ
び垂直同期信号部分の処理のための構成等を設ける必要
がある。したがってこの方式では回路構成が複雑化し、
しかも安定な動作上沓ることが容易ではないという問題
がある。
、水平同期信号は垂−直同期信号より検出が容易でなく
、誤検出やノイズ等の影響が生じがちで、しかも垂直同
期信号部分など特別な処理の必要な部分があるため、上
述の誤検出やノイズ等の影＃を防止するための構成およ
び垂直同期信号部分の処理のための構成等を設ける必要
がある。したがってこの方式では回路構成が複雑化し、
しかも安定な動作上沓ることが容易ではないという問題
がある。
そこで本発明者は、上記問題に対処し、垂直同期信号を
用いたＰＬＬによってもデータに正しく同期した読取シ
クロ、りを得ることのできる方式を、先に特願昭５７−
１０４９８１号として提案した。
用いたＰＬＬによってもデータに正しく同期した読取シ
クロ、りを得ることのできる方式を、先に特願昭５７−
１０４９８１号として提案した。
この方式は、同期信号を、含むディジタル符号化信号が
伝送系を介して与えられた伝送信号から、上記同期信号
に基づいてＰＬＬによシ所要とする読取シクロ、り信号
の整数倍の周波数の信号を得、この信号を分局カウンタ
で読取少クロック信号の周波数に分周するとともに上記
同期信号後のディジタル情報部分の前縁部を検出した卓
において上記分局カウンタをリセットして読Ｊｌ）クロ
、り信号の位相を合せるもので、上記分局カウンタの出
力上読取シクロツク信号とするものである０そして上記
リセットのだめのディジタル情報部分の前縁部の演出は
具体的には上記同期信号後の上記ディジタル情報信号の
最初の立上シまたは立下シスローノを予め定めたスレシ
ョールドレづルと比較することによって行なうことがで
きることを示した。
伝送系を介して与えられた伝送信号から、上記同期信号
に基づいてＰＬＬによシ所要とする読取シクロ、り信号
の整数倍の周波数の信号を得、この信号を分局カウンタ
で読取少クロック信号の周波数に分周するとともに上記
同期信号後のディジタル情報部分の前縁部を検出した卓
において上記分局カウンタをリセットして読Ｊｌ）クロ
、り信号の位相を合せるもので、上記分局カウンタの出
力上読取シクロツク信号とするものである０そして上記
リセットのだめのディジタル情報部分の前縁部の演出は
具体的には上記同期信号後の上記ディジタル情報信号の
最初の立上シまたは立下シスローノを予め定めたスレシ
ョールドレづルと比較することによって行なうことがで
きることを示した。
この場合、上記スレショールドレベル’ｔ；ｗｅするこ
とにより、上記分局カウンタのリセットのタイミングを
調整し、上記ディジタル情報信号と読取シクロ、り信号
の位相関係ｔ＋ｉ４ｎする蟻 ことができる。これによって最会なタイミングの読取り
クロック信号、すなわち読取りクロック信号の立上シま
たは立下シが上記ディジタル情報信号のデータビ、トの
はぼ中央に位置する読取シクロ、り信号上沓ている。
とにより、上記分局カウンタのリセットのタイミングを
調整し、上記ディジタル情報信号と読取シクロ、り信号
の位相関係ｔ＋ｉ４ｎする蟻 ことができる。これによって最会なタイミングの読取り
クロック信号、すなわち読取りクロック信号の立上シま
たは立下シが上記ディジタル情報信号のデータビ、トの
はぼ中央に位置する読取シクロ、り信号上沓ている。
しかしながら、このような方式では経時変化による動作
点の変化や、伝送信号の大きな速度変化に対して、上記
スレショルドレベルの最適値が本来変化するのに対し、
該スレショルドレベルの設定値を調整後一定とするため
最適なタイミングの読取ルクロ、り信号が得られなくな
る場合がある。
点の変化や、伝送信号の大きな速度変化に対して、上記
スレショルドレベルの最適値が本来変化するのに対し、
該スレショルドレベルの設定値を調整後一定とするため
最適なタイミングの読取ルクロ、り信号が得られなくな
る場合がある。
本発明の目的は、上記スレショルドレベルの自動調整全
実現し常に最適なタイミングの読取シクロ、り信号を得
ることのできる読取シクロツク生成方式を提供すること
にある。
実現し常に最適なタイミングの読取シクロ、り信号を得
ることのできる読取シクロツク生成方式を提供すること
にある。
〔発１男の概要〕
本発明は、伝送信号中の同期信号に基づくＰＬＬを用い
て新装の読取シクロツク信号の整数倍の周波数を有する
ソー不クロック信号を得るソースクロック生成手段と、
上記ソースクロック信号を分局カウンタで分周しディジ
タル１＃根部分のビット繰シ返しと同じ周波数の読取シ
クロツク信号を生成するクロック生成手段と、上記伝送
信号における上記同期信号後の最初のディジタル情報信
号の前縁部において上記伝送信号がスレショルドレベル
を横切るタイミング全検出し該検出時点で上記分周カウ
ンタｔ−リセットするリセット手段と、上記伝送信号に
おけるディジタル情報信号と上記クロ、り生成手段で生
成した読取シクロ、り信号との位相差を検出し該位相差
が小さくなるように上記リセット手段のスレシ、−ルド
レペル全可変制御するレベル制御手段と全具備すること
′ｌｔ特徴としている。
て新装の読取シクロツク信号の整数倍の周波数を有する
ソー不クロック信号を得るソースクロック生成手段と、
上記ソースクロック信号を分局カウンタで分周しディジ
タル１＃根部分のビット繰シ返しと同じ周波数の読取シ
クロツク信号を生成するクロック生成手段と、上記伝送
信号における上記同期信号後の最初のディジタル情報信
号の前縁部において上記伝送信号がスレショルドレベル
を横切るタイミング全検出し該検出時点で上記分周カウ
ンタｔ−リセットするリセット手段と、上記伝送信号に
おけるディジタル情報信号と上記クロ、り生成手段で生
成した読取シクロ、り信号との位相差を検出し該位相差
が小さくなるように上記リセット手段のスレシ、−ルド
レペル全可変制御するレベル制御手段と全具備すること
′ｌｔ特徴としている。
第１図に本発明の一実施例の構成を示す。
第１図において、Ｊは例えＩＬｆ、疑似ビデオ信号のご
とく同期信号を含むディジタル符号化信号ＤＣ暑！伝送
系から与えられる信号入力端子、２はディジタル符号化
信号ＤＣから検出分離された同期信号ＳＳが与えられる
同期信号入力端子、３はディジタル符号化信号のｆ４ゾ
タル清確報分のデータ読取シのだめの第１のスレショー
ルドレペル゛ｒＬＪが与えられる読取シレペル入力端子
であシ、４は読取υ出力ＲＤが導出される出力端子であ
る。５は同期信号入力端子２から入力された同期信号Ｓ
Ｓに基づいてディジタル情報のビットレードのｍ信（ｍ
は整数）に相当する周波数のソースクロ、り信号を発生
するＰＬＬ回路、６は上記ソースクロック信号を１／ｍ
の周波数に分周する１／ｍ分周カウンタである。７は信
号入力端子１から入力されたディジタル符号（ｔ［ｌＤ
ｃと８２のスレショールドレペルＴＬ２（後述する積分
器Ｊ６の出力である。）との比較を行なう′＃に圧比較
器からなる第１のコンパレータであシ、上記ディジタル
符号化信号ＤＣにおける同期信号後の７”４ジタル清報
の前縁部の検出を行なっている。８は上記前縁部の検出
がなされ第１のコンパレータ７の出力が例えばＬ（ロー
レベル）からＨ（−ごイレベル）になった時点において
ワンシｗ ｙ ） ７４ルスを発生するワンショット・
臂ルス発生器であシ、このワンシ。
とく同期信号を含むディジタル符号化信号ＤＣ暑！伝送
系から与えられる信号入力端子、２はディジタル符号化
信号ＤＣから検出分離された同期信号ＳＳが与えられる
同期信号入力端子、３はディジタル符号化信号のｆ４ゾ
タル清確報分のデータ読取シのだめの第１のスレショー
ルドレペル゛ｒＬＪが与えられる読取シレペル入力端子
であシ、４は読取υ出力ＲＤが導出される出力端子であ
る。５は同期信号入力端子２から入力された同期信号Ｓ
Ｓに基づいてディジタル情報のビットレードのｍ信（ｍ
は整数）に相当する周波数のソースクロ、り信号を発生
するＰＬＬ回路、６は上記ソースクロック信号を１／ｍ
の周波数に分周する１／ｍ分周カウンタである。７は信
号入力端子１から入力されたディジタル符号（ｔ［ｌＤ
ｃと８２のスレショールドレペルＴＬ２（後述する積分
器Ｊ６の出力である。）との比較を行なう′＃に圧比較
器からなる第１のコンパレータであシ、上記ディジタル
符号化信号ＤＣにおける同期信号後の７”４ジタル清報
の前縁部の検出を行なっている。８は上記前縁部の検出
がなされ第１のコンパレータ７の出力が例えばＬ（ロー
レベル）からＨ（−ごイレベル）になった時点において
ワンシｗ ｙ ） ７４ルスを発生するワンショット・
臂ルス発生器であシ、このワンシ。
、トノやルスで分周カウンタ６がリセットされる。
９は信号入力端子ノから与えられるディジタル符号化信
号ＤＣと読取シレペル入カ端子３がら与、ｔられる第１
のスレショールドレペルＴＬＪ 、！：を比較する電圧
比較器からなる第２のコンパレータであシ、ディジタル
符号化信号ＤＣからディジタル情報部分を抜き出し、波
形整形する。
号ＤＣと読取シレペル入カ端子３がら与、ｔられる第１
のスレショールドレペルＴＬＪ 、！：を比較する電圧
比較器からなる第２のコンパレータであシ、ディジタル
符号化信号ＤＣからディジタル情報部分を抜き出し、波
形整形する。
このため第１のスレショールドレペルＴＬ７ ハディジ
タル符号化信号ＤＣのディジタル情報部分の中央レベル
付近に予め設定されている。１０は第２のコンパレータ
９で波形整形されたデータを分周カウンタ２から出力さ
れる読取シクロ、り信号ＲＣの立上シ時点でラッチする
第１のＤフリップフロラ！、１ノは分周カウンタ２の出
力を反転するインバータ、１２はインバータ１ノの出力
の立上りすなわち読取シクロ、り信号ＲＣの立下シ時点
で上記第１のＤフＩＪ 、 、ＯフロップＪＯの出力を
ラッチする第２のＤ７す。
タル符号化信号ＤＣのディジタル情報部分の中央レベル
付近に予め設定されている。１０は第２のコンパレータ
９で波形整形されたデータを分周カウンタ２から出力さ
れる読取シクロ、り信号ＲＣの立上シ時点でラッチする
第１のＤフリップフロラ！、１ノは分周カウンタ２の出
力を反転するインバータ、１２はインバータ１ノの出力
の立上りすなわち読取シクロ、り信号ＲＣの立下シ時点
で上記第１のＤフＩＪ 、 、ＯフロップＪＯの出力を
ラッチする第２のＤ７す。
プ７０，７６である。１３．１４はエクスクル−シブオ
アダートであ夛、第１のエクスクルーシブオアｒ−ト１
３は第２のコンノ４レータ９の出力と第１のＤフリッグ
７０ッ！ｉｏの出力の排他的論理和をとシ、第２のエク
スクル−シブオフ）ｙ”−）Ｊ４は第１．第２のＤフリ
アゾフロッグ１０９１２の両出力の排他的論理和をとる
Ｏ１２は差動増幅器であυ、第１のエクスクル−シブオ
アゲートＪ３の出力が反転入力、第２のエクスクル−シ
ブオアダート１４の出力が非反転入力としてそれぞれ与
えられ、これらの差電圧を増幅する。Ｊ６は差動増幅器
１５の出力すなわち第１．第２のエクスクル−シブオア
ダート１３．１４の両出力の差分に＋１分する積分器孔 セラ、この積分器１６の出力を第２のスレシ四−ルドレ
ペルＴＬ２ トして第１のコンノやレータ７に与える。
アダートであ夛、第１のエクスクルーシブオアｒ−ト１
３は第２のコンノ４レータ９の出力と第１のＤフリッグ
７０ッ！ｉｏの出力の排他的論理和をとシ、第２のエク
スクル−シブオフ）ｙ”−）Ｊ４は第１．第２のＤフリ
アゾフロッグ１０９１２の両出力の排他的論理和をとる
Ｏ１２は差動増幅器であυ、第１のエクスクル−シブオ
アゲートＪ３の出力が反転入力、第２のエクスクル−シ
ブオアダート１４の出力が非反転入力としてそれぞれ与
えられ、これらの差電圧を増幅する。Ｊ６は差動増幅器
１５の出力すなわち第１．第２のエクスクル−シブオア
ダート１３．１４の両出力の差分に＋１分する積分器孔 セラ、この積分器１６の出力を第２のスレシ四−ルドレ
ペルＴＬ２ トして第１のコンノやレータ７に与える。
出力端子４へは第１のＤフリップフロッｆＪｏの出力が
導出され、読取多出力ＲＤとなる。
導出され、読取多出力ＲＤとなる。
次にこのような構成における動作について説明する。
信号入力端子１に第２図（ａ）に波形の一例を示すよう
なディジタル符号化信号ＤＣが入力されたｉ、Ｍｌのコ
ンパレータ７のスレショールドレベルＴＬ ２ （、積
分器８出力）が第２図（ａｌにおけるレベルＴＬ ２−
１であるとすれば、ワンシ。
なディジタル符号化信号ＤＣが入力されたｉ、Ｍｌのコ
ンパレータ７のスレショールドレベルＴＬ ２ （、積
分器８出力）が第２図（ａｌにおけるレベルＴＬ ２−
１であるとすれば、ワンシ。
ットパルス発生器８の出力は第２図（ｃ）のようになシ
、分周カウンタ６のリセットノｆルスとなる。
、分周カウンタ６のリセットノｆルスとなる。
第２図（ｂ）に示す波形はＰＬＬ回路５で生成されたソ
ースクロ、り信号であシ、ディジタル符号化信号ＤＣの
ディジタル情報部分のビットレードのｍ倍の周波数のク
ロック信号である。このソースクロ、り信号は分周カウ
ンタ６によって１／ｍ分周されるが、該分周カウンタ６
は上記リセット・平ルスでリセットされ、分周カロンタ
ロの出力は第２図（ｄ）に示すような波形となる。この
分周カウンタ６の出力が１読取シクロツク消号ＲＣとな
る。第２図（ｅ）はディジタル符号化信号ＤＣが第２の
コンパレータ９で波形整形された信号の波形を示すもの
であシ、この信号が第１のＤフリツノフロ、７６ノｏに
おいて上記読取シクロ、り信号ＲＣの立上シでラッチさ
れ第２図（ｆ）に示す波形が得られる。この第１のＤフ
リップフロツノ１０の出力が出力端子４に導出され読取
多出力ＲＤとなるのであるが、この信号はさらに第２の
Ｄ７す、プフロップ１２に与えられ上記読取シクロツク
信号ＲＣの立下シでラッチされこの第２のＤ７リツプフ
ロツプＪ２からは第２図（ｇ）に示すような波形が出力
される。この場合、これら第２のコンパレータ９、第１
゜第２のＤ７す、プ７０ツブ１０およびＪ２の各出力〔
第２図（ａ） ＊ （ｆ） ｖ （ｇ） ）を用いて上
記ディジタル１＃報部分と読取シクロツク信号ＲＣの位
相差を検出しておシ、具体的には上記検出はエクスクル
−シブオアゲート１３．１４と差動増幅器１５′ｆｒ：
用いて行なっている。すなわち、第２のコンノ４レータ
９の出力と第ｌのＤフリップ７０ッ７″ＪＯの出力〔第
２図（ｅ）と（ｆ）〕の排他的論理和は第２図（ｈ）に
示すような波形とな）、この信号がエクスクル−シブオ
アダート１３かう差動増幅器Ｊ５の反転入力端に入力さ
れる。また、第１のＤフリラグフロ、７６ＪＯの出力と
第２ののＤフリツノフロ、７°Ｊ２の出力〔第２図（ｆ
）と（ｇ）〕の排他的論理和は第２図（１）に示すよう
な波形となシ、この信号はエクスクルーシブオアダ−１
７４から差動増幅器Ｊ６の非反転入力端に入力される。
ースクロ、り信号であシ、ディジタル符号化信号ＤＣの
ディジタル情報部分のビットレードのｍ倍の周波数のク
ロック信号である。このソースクロ、り信号は分周カウ
ンタ６によって１／ｍ分周されるが、該分周カウンタ６
は上記リセット・平ルスでリセットされ、分周カロンタ
ロの出力は第２図（ｄ）に示すような波形となる。この
分周カウンタ６の出力が１読取シクロツク消号ＲＣとな
る。第２図（ｅ）はディジタル符号化信号ＤＣが第２の
コンパレータ９で波形整形された信号の波形を示すもの
であシ、この信号が第１のＤフリツノフロ、７６ノｏに
おいて上記読取シクロ、り信号ＲＣの立上シでラッチさ
れ第２図（ｆ）に示す波形が得られる。この第１のＤフ
リップフロツノ１０の出力が出力端子４に導出され読取
多出力ＲＤとなるのであるが、この信号はさらに第２の
Ｄ７す、プフロップ１２に与えられ上記読取シクロツク
信号ＲＣの立下シでラッチされこの第２のＤ７リツプフ
ロツプＪ２からは第２図（ｇ）に示すような波形が出力
される。この場合、これら第２のコンパレータ９、第１
゜第２のＤ７す、プ７０ツブ１０およびＪ２の各出力〔
第２図（ａ） ＊ （ｆ） ｖ （ｇ） ）を用いて上
記ディジタル１＃報部分と読取シクロツク信号ＲＣの位
相差を検出しておシ、具体的には上記検出はエクスクル
−シブオアゲート１３．１４と差動増幅器１５′ｆｒ：
用いて行なっている。すなわち、第２のコンノ４レータ
９の出力と第ｌのＤフリップ７０ッ７″ＪＯの出力〔第
２図（ｅ）と（ｆ）〕の排他的論理和は第２図（ｈ）に
示すような波形とな）、この信号がエクスクル−シブオ
アダート１３かう差動増幅器Ｊ５の反転入力端に入力さ
れる。また、第１のＤフリラグフロ、７６ＪＯの出力と
第２ののＤフリツノフロ、７°Ｊ２の出力〔第２図（ｆ
）と（ｇ）〕の排他的論理和は第２図（１）に示すよう
な波形となシ、この信号はエクスクルーシブオアダ−１
７４から差動増幅器Ｊ６の非反転入力端に入力される。
従って差動増幅器Ｊ５の出力波形は第２図（ｊ）の実線
のようになシ、これを積分器Ｊ６で積分することによっ
て同図において破線で示すような電圧信号が得られる。
のようになシ、これを積分器Ｊ６で積分することによっ
て同図において破線で示すような電圧信号が得られる。
この場合積分器ノロの出力がほぼＯに収束しておシ、こ
れは上記ディジタル情報部分と読取シクロ、り信号ＲＣ
の位相差がほとんどなかったことすなわち最適な位相関
係となっていることを示している。なお、ここで位相差
Ｏとはディジタル情報部のデータビットの中央で読取υ
クロック信号が立上る場合をいう。
れは上記ディジタル情報部分と読取シクロ、り信号ＲＣ
の位相差がほとんどなかったことすなわち最適な位相関
係となっていることを示している。なお、ここで位相差
Ｏとはディジタル情報部のデータビットの中央で読取υ
クロック信号が立上る場合をいう。
？１）ｘＫ、８１のコンノ４レータ７のスレショールド
レペルＴＬ ２が最適値よりも低く、第２図（、）に示
すＴＬ ２−２なるレベルであるときは、分局カウンタ
６に与えられるリセットノ臂ルスは第２図（坦に示すよ
うにな）、読取シクロツクＲＣ。
レペルＴＬ ２が最適値よりも低く、第２図（、）に示
すＴＬ ２−２なるレベルであるときは、分局カウンタ
６に与えられるリセットノ臂ルスは第２図（坦に示すよ
うにな）、読取シクロツクＲＣ。
読取シ出力ＲＤ、第２のＤフリ、７６フロツプ１２の出
力、エクスクル−シブオアゲート１３および１４の出力
がそれぞれ第２図（ｔｌ −ｈ） −（ｎ） −（ｏ）
および（ｐ）に示すような波形となって、差動増幅器ノ
５の出力は第２図（ψに実線で示すような波形となる。
力、エクスクル−シブオアゲート１３および１４の出力
がそれぞれ第２図（ｔｌ −ｈ） −（ｎ） −（ｏ）
および（ｐ）に示すような波形となって、差動増幅器ノ
５の出力は第２図（ψに実線で示すような波形となる。
これ全積分器１６で積分すると同図に破線で示したよう
に正側に収束する。これは上記ディジタル・１ｇ報信号
に対して読取シクロ。
に正側に収束する。これは上記ディジタル・１ｇ報信号
に対して読取シクロ。
り信号ＲＣの位相が進んだことを示している。
逆に、第１のコンパレータ７のスレショールドレペルＴ
Ｌ ２が最適値よシも高く、第２図（ａ）に示すＴＬ
２− Ｊなるレベルであるときは、分周カウンタ２に与
えられるリセットパルスは第２図（ｒ）のようになシ、
読取シクロツク信号ＲＣは第２図（８）のようになる。
Ｌ ２が最適値よシも高く、第２図（ａ）に示すＴＬ
２− Ｊなるレベルであるときは、分周カウンタ２に与
えられるリセットパルスは第２図（ｒ）のようになシ、
読取シクロツク信号ＲＣは第２図（８）のようになる。
そして読取多出力ＲＤ、第２のＤフリ、プフロ、プ１２
の出力、エクスクルーシブオアダ−）ＪＪおよび１４の
出力がそれぞれ第２図（１）〜（＠のようになって、差
動増幅器１５の出力は第２図（Ｘ）の実線のような波形
となる。これを積分器Ｊ６で積分すると第２図（ｘ）に
破線で示すように負側に収束する。これは上記ディジタ
ル情報信号に対して読取シクロツク信号ＲＣの位相が遅
れていることを示している。
の出力、エクスクルーシブオアダ−）ＪＪおよび１４の
出力がそれぞれ第２図（１）〜（＠のようになって、差
動増幅器１５の出力は第２図（Ｘ）の実線のような波形
となる。これを積分器Ｊ６で積分すると第２図（ｘ）に
破線で示すように負側に収束する。これは上記ディジタ
ル情報信号に対して読取シクロツク信号ＲＣの位相が遅
れていることを示している。
このようにして、上記第２のスレショールドレペルＴＬ
２が最適直よシも低いときは読取シクロ、り信号ＲＣ
の位相が進み、積分器Ｊ６の出力は正側に振れ、上記ス
レショールドレペルＴＬ 、？が最適値よシも高いとき
は読取シクロ。
２が最適直よシも低いときは読取シクロ、り信号ＲＣ
の位相が進み、積分器Ｊ６の出力は正側に振れ、上記ス
レショールドレペルＴＬ 、？が最適値よシも高いとき
は読取シクロ。
り信号の位相が遅れ積分器ノロの出力は負側に撮れる。
この積分器Ｊ６の出力が第２のスレショールドレペルＴ
Ｌ２として第１のコン／４’レータ７に与えられている
ので、上記ディジタル・１ｎｎ俗信と読取シクロツク信
号ＲＣの位相関係が自動的にほぼ最適状態に補正制御さ
れ、正確なデータ読取シが行なわれる。
Ｌ２として第１のコン／４’レータ７に与えられている
ので、上記ディジタル・１ｎｎ俗信と読取シクロツク信
号ＲＣの位相関係が自動的にほぼ最適状態に補正制御さ
れ、正確なデータ読取シが行なわれる。
この場合、ディジタルデータが反転Ｊ４べての時点にお
いて位相差の瑛出全行なうようにしたが、このデータの
反転の頻度によって積分器１６の出力が変化してしまう
。しかしながら、実使用上においては、差動増幅器Ｊ５
の増幅率および積分器１６の時定数で調整することにょ
ヤ、はぼ問題とならない程度に抑えることができる。
いて位相差の瑛出全行なうようにしたが、このデータの
反転の頻度によって積分器１６の出力が変化してしまう
。しかしながら、実使用上においては、差動増幅器Ｊ５
の増幅率および積分器１６の時定数で調整することにょ
ヤ、はぼ問題とならない程度に抑えることができる。
また、同期信号毎に必らず同じディジタル情報が存在す
る部分、例えばデータの頭出し信号等の部分だけにダー
ト金かけて取シ出し、この部分のディジタルデータのみ
について位相差を検出するようにすれば、ディジタルデ
ータの反転頻度に左右されることはない。
る部分、例えばデータの頭出し信号等の部分だけにダー
ト金かけて取シ出し、この部分のディジタルデータのみ
について位相差を検出するようにすれば、ディジタルデ
ータの反転頻度に左右されることはない。
なお、上記笑施例ではディジタル１ｎ報信号と読取シク
ロツク信号の位相がＲ適となったとき、積分された信号
は上述したように０に収束するが、この収束は一瞬であ
り、積分器ノロの時定数を長く、且つ差動増幅器Ｊ５の
増幅率を大きめに調整することにょシ、第２のスンショ
ールドレベルＴＬ ２はほぼ適正な位置全維持すること
が可能となる。
ロツク信号の位相がＲ適となったとき、積分された信号
は上述したように０に収束するが、この収束は一瞬であ
り、積分器ノロの時定数を長く、且つ差動増幅器Ｊ５の
増幅率を大きめに調整することにょシ、第２のスンショ
ールドレベルＴＬ ２はほぼ適正な位置全維持すること
が可能となる。
しかしながら、更に正確に且つ安定に第２のスレショー
ルドレペルＴＬ２’７得るタメニハ、第３図に示すよう
に積分器ノロの出力側にスイッチｌ１ｔ−弁してコンデ
ンサ１ｓｔ−′構成し、このスイッチノアを積分器１６
の出力に応動するゼロレベル検出器１９の出力にょシ積
分器Ｊ６の出力がＯのときにのみオフとなる（０でない
ときはオンとなる）ように作動させ、積分器ノロの出力
がＯでないときに該出力によってコンデンサノ８を充電
するようにして、このコンデンサ１８の充電電位を第２
のスレショールドレペルＴＬ ２として第１のコンパレ
ータ２に与える方式とすることが考えられる。
ルドレペルＴＬ２’７得るタメニハ、第３図に示すよう
に積分器ノロの出力側にスイッチｌ１ｔ−弁してコンデ
ンサ１ｓｔ−′構成し、このスイッチノアを積分器１６
の出力に応動するゼロレベル検出器１９の出力にょシ積
分器Ｊ６の出力がＯのときにのみオフとなる（０でない
ときはオンとなる）ように作動させ、積分器ノロの出力
がＯでないときに該出力によってコンデンサノ８を充電
するようにして、このコンデンサ１８の充電電位を第２
のスレショールドレペルＴＬ ２として第１のコンパレ
ータ２に与える方式とすることが考えられる。
さらに、ディジタル情報信号と読取シクロツク信号の位
相差ｔ−険出するのに上記以外の方式構成を用いるなど
、本発明はその要旨を変更しない範囲内で種々変形して
実施することができることはいうまでもない。
相差ｔ−険出するのに上記以外の方式構成を用いるなど
、本発明はその要旨を変更しない範囲内で種々変形して
実施することができることはいうまでもない。
本発明によれば、常にほぼ最適なタイミングの読１１１
シクロツク信号′ｔ−得ることの可能な読取シクロツク
生成方式を提供することができるっ
シクロツク信号′ｔ−得ることの可能な読取シクロツク
生成方式を提供することができるっ
第１図は本発明の一実施例の構成を示すプロ、り図、第
２図は同実施例の動作、作用？説明するための波形図、
第３図は本発明の他の実施例の構成を示す要部のブロッ
ク図である。 Ｊ・・・信号入力端子、２・・・同期信号入力端子、３
・・・読＊ｐレベル入力端子、４・・・出力端子、５・
・・ＰＬＬ （フェイズロックルーグ）回路、６・・・
１／ｍ分周カウンタ、７．９・・・コンパレータ、８・
・・ワンショッ） ノ４ルス発生回路、）Ｏ１１２・・
・Ｄフリップフロラフ’、７７・・・インバータ、Ｊ３
゜１４・・・エクスクルーシゾオアｆ−ト、Ｊ５・・・
差動増幅器、１６・・・積分器、１７・・・スイッチ、
Ｊ８・・・コンデンサ、１９・・・ゼロレベル検出器。
２図は同実施例の動作、作用？説明するための波形図、
第３図は本発明の他の実施例の構成を示す要部のブロッ
ク図である。 Ｊ・・・信号入力端子、２・・・同期信号入力端子、３
・・・読＊ｐレベル入力端子、４・・・出力端子、５・
・・ＰＬＬ （フェイズロックルーグ）回路、６・・・
１／ｍ分周カウンタ、７．９・・・コンパレータ、８・
・・ワンショッ） ノ４ルス発生回路、）Ｏ１１２・・
・Ｄフリップフロラフ’、７７・・・インバータ、Ｊ３
゜１４・・・エクスクルーシゾオアｆ−ト、Ｊ５・・・
差動増幅器、１６・・・積分器、１７・・・スイッチ、
Ｊ８・・・コンデンサ、１９・・・ゼロレベル検出器。
Claims (1)
- 同期信号を含むディジタル符号化信号を伝送する伝送系
よシ出力された伝送信号からもとのディジタル１＃１１
金復元する際に上記ディグタル符号化信号のディジタル
１ｉｖ報部分を判定抽出するために用いられる読取シク
ロツク信号を生成する読取シクロツク生成方式において
、上記伝送信号中の同期信号に基づくフェイズロックル
ーフ°を用いて所要の読取ルクロック信号の整数倍の周
波数を有するソースクロック信号を得るソースクロック
生成手段と、上記ソースクロック４に号を分局カウンタ
で分周し上記ディジタル情報部分のビット繰シ返しと同
じ周波数のクロック信号全生成するクロ、り生成手段と
、上記伝送信号における上記同期、信号後の最初のディ
ジタル清報信号の前縁部において上記伝送信号がスレシ
ョールドレベル金横切るタイミングを検出し該検出時点
で上記分周カウンタをリセットするリセット手段と、上
記伝送信号におけるディジタル情報信号と上記クロック
生成手段で生成した読取シクロ、りとの位相差ｔ−ｍ出
し該位相差が小さくなるように上記り七、ト手段のスレ
ショールドレベル全可変制御スるレベル制御手段とを具
備したことを特徴とする読取シクロ、り生成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186838A JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
| US06/545,290 US4580278A (en) | 1982-10-26 | 1983-10-25 | Read clock producing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186838A JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977605A true JPS5977605A (ja) | 1984-05-04 |
| JPH0339352B2 JPH0339352B2 (ja) | 1991-06-13 |
Family
ID=16195510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57186838A Granted JPS5977605A (ja) | 1982-10-26 | 1982-10-26 | 読取りクロツク生成方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4580278A (ja) |
| JP (1) | JPS5977605A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178605U (ja) * | 1987-05-13 | 1988-11-18 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173677A (ja) * | 1986-01-28 | 1987-07-30 | Mitsubishi Electric Corp | 記憶装置 |
| US4789838A (en) * | 1987-03-23 | 1988-12-06 | Cheng Jyi Min | Pulse detection circuit using amplitude and time qualification |
| US4949360A (en) * | 1989-08-08 | 1990-08-14 | International Business Machines Corporation | Synchronizing circuit |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| US5204848A (en) * | 1991-06-17 | 1993-04-20 | International Business Machines Corporation | Adjusting amplitude detection threshold by feeding back timing-data phase errors |
| JP2807362B2 (ja) * | 1991-09-30 | 1998-10-08 | 株式会社東芝 | 情報再生装置 |
| US5867332A (en) * | 1992-06-22 | 1999-02-02 | Fujitsu Limited | Window margining apparatus with delayed read data single shot (DRDSS) circuit for adjustably delaying a data pulse reproduced from a data storage device |
| US5570243A (en) * | 1993-06-22 | 1996-10-29 | Fujitsu Limited | Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device |
| US5892631A (en) * | 1995-09-08 | 1999-04-06 | Seagate Technology, Inc. | Method and an arrangement for detecting state transitions in a read signal during a bit cell timing window |
| JP3179429B2 (ja) * | 1999-01-29 | 2001-06-25 | 日本電気アイシーマイコンシステム株式会社 | 周波数測定用テスト回路及びそれを備えた半導体集積回路 |
| US6369967B1 (en) * | 2000-07-11 | 2002-04-09 | Marvell International, Ltd. | Phase-adjustment of divided clock in disk head read circuit |
| FR2880482B1 (fr) * | 2004-12-30 | 2007-04-27 | Cit Alcatel | Dispositif de conversion d'un signal transmis en un signal numerique |
| JP5407270B2 (ja) * | 2008-10-22 | 2014-02-05 | 日本電気株式会社 | 受信回路、電子機器、及び受信回路の制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3736581A (en) * | 1971-07-02 | 1973-05-29 | Honeywell Inc | High density digital recording |
| US3755748A (en) * | 1972-03-06 | 1973-08-28 | Motorola Inc | Digital phase shifter/synchronizer and method of shifting |
| JPS5081715A (ja) * | 1973-11-23 | 1975-07-02 | ||
| JPS5580867A (en) * | 1978-12-12 | 1980-06-18 | Sony Corp | Block synchronous signal extracting circuit |
-
1982
- 1982-10-26 JP JP57186838A patent/JPS5977605A/ja active Granted
-
1983
- 1983-10-25 US US06/545,290 patent/US4580278A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178605U (ja) * | 1987-05-13 | 1988-11-18 | ||
| JPH0414652Y2 (ja) * | 1987-05-13 | 1992-04-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0339352B2 (ja) | 1991-06-13 |
| US4580278A (en) | 1986-04-01 |
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