JP3809965B2 - データ検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は伝送路を通過した信号をデータ検出する再生装置に関し、特に、通過した信号を２値化するデータ検出装置に関する。
【０００２】
【従来の技術】
ＰＣＭ信号を伝送路に通過させて得られる受信信号や光ディスク装置のようなディジタル記録装置の再生信号はアナログ値として得られ、これをＰＣＭ信号のクロック成分に同期してもとのデータに２値化するデータ検出装置が伝送路や記録装置の性能向上にともなって種々開発されている。近年、装置の高性能化にともなって、伝送路においては転送レートの向上が、ディジタル記録装置においては記録密度の向上が図られており、伝送帯域を有効に利用するデータ検出装置が種々開発されてきている。
【０００３】
データを検出する際、歪みや雑音により誤ったディジタルデータ再生信号を出力してしまうということがある。具体的には、光ディスクのピットの成形においては小さいピットほど安定にその大きさを成形することが困難であり、高記録密度の実現の際に、本来の大きさよりも小さくなることが多い。また、再生信号処理においても、波形等化により、このような小さいピットあるいは小さいピット間隔の再生波形における符号間干渉を小さくすることが行われるが、高記録密度においてはこの等化にも限界があり、より小さいピットあるいはピット間隔の再生信号においてはその本来の符号間隔よりも小さくなって「（ｄ，ｋ）規則」のｄ制約（d-constraint）を満たさないディジタルデータ再生信号となる誤りが増加する。（ｄ，ｋ）規則とは、例えば、「テレビジョン学会誌 Vol.44,No10,pp.1369〜1375(1990)」にあるように、（ｄ，ｋ；ｍ，ｎ；ｒ）規則では、ｍビットのデータをｎビットのコードに変換することを１単位として、最大ｒ単位で変調後のコードデータが確定するものであって、変調後のコードデータ列の属性として「１」と「１」の間の「０」の連続数が、ｄ以上でありかつｋ以下であるものをさし、この規則をより簡単にして（ｄ，ｋ）で表したものである。
【０００４】
このような誤りを訂正するデータ検出装置については、特開平第6-243593号公報に記載されている。以下にこの方式のデータ検出装置について説明する。なお、この従来例における再生系を経て得られた再生信号は、任意のデータパターンを持つ（ｄ，ｋ）規則で変調されたディジタルデータにＮＲＺＩ変調を加えたディジタルデータ記録信号を光ディスクに記録・再生して得られたものである。
【０００５】
再生系を経て得られた再生信号を２値信号に変換する。この２値信号を再生信号のクロック成分で同期化し同期化２値信号を得る。この同期化２値信号からｄ制約を乱すような所定の時間より短い反転間隔の同期化短パルス信号を検出する。この同期化短パルス信号の同期化前の短パルス２値信号の時間軸上の中心位置がこの短パルス２値信号の前後に存在するサンプリングタイミングのうちの前側もしくは後側のいずれに近いのかを判別する。前側もしくは後側のいずれかに近い方のサンプリングタイミングにおける同期化２値信号の論理を反転して訂正する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術においては、次に示す問題があった。すなわち、誤り位置の判別にアナログ信号処理を用いるため、回路構成が複雑となる。また、アナログ回路を構成する素子のばらつき安定性等の点により一定の精度を保証するのが難しくなるという課題がある。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、デジタル信号処理による簡単な回路構成により、正しい再生信号を出力でき、かつ高信頼性の信号再生を行うことのできるデータ検出装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によるデータ検出装置は、アナログ信号から（ｄ，ｋ）規則にしたがう変調がなされたディジタルデータを再生するデータ検出装置であって、該アナログ信号が閾値をクロスするタイミングを表すタイミング信号を生成するタイミング抽出手段と、該タイミング信号から該ディジタルデータの１ビットに対応する周期をもつクロック信号を生成するクロック生成手段と、該周期における該タイミング信号の位置を検出するタイミング位置検出手段と、該検出された位置に応じて該ディジタルデータの誤りを訂正する誤り訂正手段と、を備えており、そのことにより上記目的が達成される。
【０００９】
ある実施例では、前記タイミング位置検出手段は、前記タイミング信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延タイミング信号をそれぞれ生成する遅延回路と、該Ｎ個の遅延タイミング信号を前記クロック信号によって同期化することによって、該Ｎ個の遅延タイミング信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１０】
ある実施例では、前記タイミング位置検出手段は、前記クロック信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延クロック信号をそれぞれ生成する遅延回路と、前記タイミング信号を該遅延クロック信号によって同期化することによって、該Ｎ個の遅延クロック信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１１】
ある実施例では、前記タイミング位置検出手段は、前記タイミング信号をある遅延量だけ遅延することによって遅延タイミング信号を生成する遅延回路と、前記クロック信号をある遅延量だけ遅延することによって遅延クロック信号を生成する遅延回路と、該タイミング信号および該遅延タイミング信号を該クロック信号および該遅延クロック信号によって同期化することによって、該遅延タイミング信号および該遅延クロック信号に対応するＮ個のデータ信号を生成する同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１２】
ある実施例では、前記タイミング位置検出手段は、３個の遅延タイミング信号を生成し、該遅延タイミング信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている。
【００１３】
ある実施例では、前記タイミング位置検出手段は、３個の遅延クロック信号を生成し、該遅延クロック信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている。
【００１４】
ある実施例では、前記誤り訂正手段は、前記ディジタルデータの「１」の連続数が所定の数に満たないビット「１」のイレギュラーの発生回数をカウントする第１カウンタと、該ディジタルデータの「０」の連続数が所定の数に満たないビット「０」のイレギュラーの発生回数をカウントする第２カウンタと、該ビット「１」のイレギュラーの発生回数および該ビット「０」のイレギュラーの発生回数に応じて前記閾値を変える閾値制御手段と、を有する。
【００１５】
ある実施例では、前記閾値制御手段は、前記ビット「１」のイレギュラーおよび前記ビット「０」のイレギュラーのカウントの差に応じて、前記閾値を変えるステップを変える。
【００１６】
【発明の実施の形態】
以下に、本発明の実施例を図面を参照しながら説明する。同一の参照符号は、同一の構成要素を示す。
【００１７】
（実施例１）
図１は、本発明によるデータ検出装置の第１の実施例のブロック図である。図２は、第１の実施例におけるタイミングチャートである。図２の(a)は、任意のデータパターンをもつ（ｄ，ｋ）規則で変調されたＮＲＺ（non return to zero）方式のディジタルデータを示す。図２の(b)は、図２の(a)に示すディジタルデータをＮＲＺＩ（non return to zero inverted）方式に変換したディジタルデータを示す。このＮＲＺＩ方式のディジタルデータは、「１」をマークとして、例えば光ディスク上に記録される。図２の(c)は、図１の再生系１０によって光ディスクから再生された信号の波形を示す図である。以下の説明では、上述の（ｄ，ｋ）規則において、ｄは２に等しいとする。
【００１８】
比較回路１１は、再生系１０によって再生された信号ＲＳ（図２の(c)）を受け取り、所定の閾値ＴＨと比較する。比較回路１１は、信号ＲＳのレベルが閾値ＴＨと等しいとき、短いパルス幅をもつディジタル信号である信号Ｐ（図２の(d)）を出力する。ＰＬＬ（phase locked loop）１２は信号Ｐを受け取り、信号Ｐに基づいて、１周期がディジタルデータ１ビットに対応する信号ＣＬＫ（図２の(e)）を同期クロックとして同期化回路１４１〜１４３に出力する。ＰＬＬ１２は、例えば、電圧制御発振器、積分器および比較器によって構成できる。
【００１９】
遅延回路１３１〜１３３は、比較回路１１から出力された信号Ｐを受け取り、それぞれ（Ｔｄ−Ｔ／３）、Ｔｄ、（Ｔｄ＋Ｔ／３）だけ信号Ｐを遅延させて、同期化回路１４１〜１４３に信号ＤＰ１〜ＤＰ３として出力する。図２の(f)〜(h)は、信号ＤＰ１〜ＤＰ３の波形を示す。ここで、時間Ｔｄは、ＰＬＬ１２および遅延回路１３１〜１３３における遅延量を補正するための基準遅延時間を示し、時間Ｔは、信号ＣＬＫの１周期を示す。
【００２０】
同期化回路１４１は、信号ＤＰ１の立ち上がりエッジの後、信号ＣＬＫが最初に「１（ハイ・レベル）」になるタイミングにおいて信号Ｄ１を「１」にし、時間Ｔの後、「０（ロー・レベル）」にする。同期化回路１４２および１４３も、それぞれ信号ＤＰ２およびＤＰ３を受け取り、同期化回路１４１と同様に動作し、信号Ｄ２およびＤ３を出力する。図２の(i)〜(k)は、それぞれ信号Ｄ１〜Ｄ３の波形を示す。
【００２１】
図３は、信号ＤＰ１、信号ＣＬＫおよび信号Ｄ１のタイミングチャートである。信号ＤＰ１の立ち上がりエッジが時刻ｔ１〜ｔ２（期間Ｔｗ）の間に位置する場合には、信号Ｄ１は、時刻ｔ２において「０」から「１」に変化し、時刻ｔ３において「１」から「０」に変化する。期間Ｔｗで示す範囲を以下、「検出窓」という。
【００２２】
図４は、信号Ｐの立ち上がりエッジが検出窓の期間１に位置するときのタイミングチャートである。ここで「期間１」とは、検出窓（すなわち信号ＣＬＫの立ち上がりエッジで始まり、次の立ち上がりエッジで終わる期間）に対応する時間軸上の期間のうち、最初のＴ／３の期間をいう。同様に、以下においては「期間２」および「期間３」は、それぞれ、検出窓に対応するエリアのうち、期間１の直後のＴ／３の期間、最後のＴ／３の期間をいう。以下においては、簡単のため、「信号の立ち上がりエッジがある期間に位置する」と表現する代わりに、「信号がある期間に位置する」と表現する。
【００２３】
図４の(a)に示すように、信号Ｐが検出窓の期間１に位置する場合、信号ＤＰ１〜ＤＰ３は、図４の(c)〜(e)に示すようになる。図４の(b)は、信号ＣＬＫを示す。図４の(f)〜(h)に示すように、信号Ｄ１〜Ｄ３は、信号ＤＰ１〜ＤＰ３に基づいて、信号ＣＬＫに同期するタイミングで出力される。したがって信号Ｄ１〜Ｄ３がそれぞれ、「０」、「１」および「１」となるときは、信号Ｐは、検出窓の期間１に位置すると判断できる。
【００２４】
図５は、信号Ｐが検出窓の期間２に位置するときのタイミングチャートである。同様に、信号Ｄ１〜Ｄ３がそれぞれ、「１」、「１」および「１」となるときは、信号Ｐは、検出窓の期間２に位置すると判断できる。図６は、信号Ｐが検出窓の期間３に位置するときのタイミングチャートである。同様に、信号Ｄ１〜Ｄ３がそれぞれ、「１」、「１」および「０」となるときは、信号Ｐは、検出窓の期間３に位置すると判断できる。信号Ｐが検出窓の期間に位置しないときは、信号Ｄ２は「０」となる。
【００２５】
判定回路１５は、記憶部１５１、誤り判定部１５２および誤り訂正部１５３を有している。記憶部１５１は、信号Ｄ１〜Ｄ３によって表されるデータを格納する。誤り判定部１５２は、格納されたデータが（ｄ，ｋ）規則を満たさない（データが誤りを含む）ことを検出し、（ｄ，ｋ）規則を満たすかどうかを表す制御信号を誤り訂正部１５３に出力する。誤り訂正部１５３は、誤り判定部１５２が出力する制御信号を受け取り、もしデータが誤りを含むなら、所定の論理に基づいて、記憶部１５１に格納されたデータの誤りを訂正するための制御信号を記憶部１５１に出力する。
【００２６】
以下の説明では、信号ＣＬＫの連続する立ち上がりのエッジが、時刻ｔ（ｎ−４）、ｔ（ｎ−３）、ｔ（ｎ−２）、ｔ（ｎ−１）およびｔ（ｎ）に位置しているとする。簡単のために以下では、例えば「時刻ｔ（ｎ）における信号Ｄ１が表すデータ」は、「データＤ１（ｎ）」のように表記する。
【００２７】
記憶部１５１は、データＤ１（ｎ−４）〜Ｄ１（ｎ）、データＤ２（ｎ−４）〜Ｄ２（ｎ）、データＤ３（ｎ−４）〜Ｄ３（ｎ）を格納する。誤り判定部１５２は、信号Ｄ２が表すデータがｄ制約を満たさないとき、言い換えるとデータＤ２の一部が、所定の方式で変調されたディジタルデータがもつべき所定の規則を満たさないパターンを含むときに、データに誤りがあると判断する。ここでは、ｄ＝２のときの（ｄ，ｋ）規則を満たさない場合を考える。したがって、記憶部１５１は、データＤ２の「１」と「１」との間の「０」の個数が、０個または１個のパターンのとき、データＤ２は、誤りを含むと判断する。具体的には、データＤ２（ｎ−４）〜Ｄ２（ｎ）が、「０１０１０」または「０１１０」というパターンを含むとき、データＤ２は誤りを含むと判断される。
【００２８】
データＤ２（ｎ−４）〜Ｄ２（ｎ）が、それぞれ「０」、「１」、「０」、「１」および「０」であるときは、データＤ２（ｎ−１）およびＤ２（ｎ）が誤りである場合か、またはデータＤ２（ｎ−４）およびＤ２（ｎ−３）が誤りである場合かのどちらかである。誤り訂正部１５３は、どちらの場合であるかを判断するために、時刻ｔ（ｎ−３）およびｔ（ｎ−１）における信号Ｐが検出窓のどの期間に位置しているかを用いる。すなわち誤り訂正部１５３は、データＤ１（ｎ−３）、Ｄ３（ｎ−３）、Ｄ１（ｎ−１）およびＤ３（ｎ−１）を用いて、後述する所定の論理に基づいて、データＤ２（ｎ−１）およびＤ２（ｎ）が誤りであるか、データＤ２（ｎ−４）およびＤ２（ｎ−３）が誤りであるかを判断し、データの誤り訂正をおこなうための制御信号を記憶部１５１に出力する。記憶部１５１は、誤り訂正部１５３が出力した制御信号を受け取り、誤り訂正をおこなう。具体的には、記憶部１５１は、データの誤り位置を表すデータを制御信号として受け取り、誤り位置のデータを反転することによって誤り訂正をおこなう。
【００２９】
上述の所定の論理の求めかたを図７を参照して以下に説明する。図７は、先行するパルスおよびその後に続くパルスを示す図である。これらのパルスは、信号ＣＬＫによって同期化されていないとする。先行パルスと検出窓の前端との時間をＡ、後続パルスと検出窓の後端との時間をＢとしたとき、もしＡ＜Ｂなら先行パルスが誤りであると判断し、もしＡ＞Ｂなら後続パルスが誤りであると判断する。もしＡ＝Ｂなら、判断できないので、先行パルスおよび後続パルスのうちどちらかを誤りとすればよい。
【００３０】
図８は、遅延回路１３１〜１３３を用いるときの所定の論理の求めかたを説明するための図である。図８に示すように、先行するパルスが検出窓の期間１に位置し、後続するパルスが検出窓の期間２に位置する場合、Ａ＜Ｂであるので、先行パルスが誤りであると判断する。先行パルスが検出窓の期間１に位置するときは、Ｄ１（ｎ−３）＝０、かつＤ３（ｎ−３）＝１であり、後続パルスが検出窓の期間２に位置するときは、Ｄ１（ｎ−１）＝Ｄ３（ｎ−１）＝１である。先行パルスが誤りであるとすれば、データの誤りの位置は、Ｄ２（ｎ−４）およびＤ２（ｎ−３）である。したがって、もしＤ１（ｎ−３）＝０、Ｄ３（ｎ−３）＝１、かつＤ１（ｎ−１）＝Ｄ３（ｎ−１）＝１であるときは、誤りの位置は、Ｄ２（ｎ−４）およびＤ２（ｎ−３）であると判断できる。先行パルスおよび後続パルスの検出窓における位置は、それぞれ期間１〜３の３通りあるので、組み合わせの数は、３×３＝９通り存在する。それぞれの場合について、誤り位置を求めることによって、上述の所定の論理が表のかたちで求められる。表１は、遅延回路１３１〜１３３を用いるときの所定の論理を示す表である。
【００３１】
【表１】
【００３２】
表１において、「＊」が付されている場合については、誤りが先行パルスおよび後続パルスに起因するかは任意である。表１では、実測した結果に基づいて、訂正率が高いほうを選んでいる。ここで「訂正率」とは、ｄ制約を満たさない誤りを訂正できる割合をいう。
【００３３】
なお、データＤ２（ｎ−３）〜Ｄ２（ｎ）が、それぞれ「０」、「１」、「１」および「０」であるときは、誤り判定部１５２は、データＤ２（ｎ−３）〜Ｄ２（ｎ）のすべてが誤りであると判断するとともに、データＤ２（ｎ−３）〜Ｄ２（ｎ）が誤りであることを表す誤り判定出力を誤り訂正部１５３に出力する。
【００３４】
誤り訂正部１５３は、誤り判定部１５２からの誤り判定出力に基づいて、記憶部１５１に格納されたデータのうち誤りをもつデータを訂正する。記憶部１５１は、最終的にはＤ２（ｎ−４）をディジタルデータ再生信号ＲＤ（ｎ−４）として順次、出力する（図２の(l)）。
【００３５】
第１の実施例によれば、３個の遅延回路、３個の同期化回路および判定回路を設けることにより、誤り箇所を判断し、訂正することが可能である。
【００３６】
なお、本実施例においては、所定の論理を表１にしめすような論理にしたが、他の論理にしてもかまわない。その場合の所定の論理の作成方法は以下のようにすればよい。「データＤ１（ｎ−１）、Ｄ３（ｎ−１）、Ｄ１（ｎ−３）およびＤ３（ｎ−３）があるビットパターンを構成するときには、特定のビットが誤りである」という論理を統計的に求めることによって作成できる。
【００３７】
上述の説明においては、３個の遅延回路で遅延を行い、３個の同期化回路において同期化し、判定回路において２値データＤ１〜Ｄ３から誤りの位置を判断したが、４個以上の遅延回路および同期化回路を用いることによって、信号Ｐの検出窓における位置検出の分解能を高めることができる。図９は、５個の遅延回路１３１〜１３５および５個の同期化回路１４１〜１４５を用いたデータ検出装置のブロック図である。図１を用いて説明したのと同様に、信号Ｐの検出窓における位置に応じて信号Ｄ１〜Ｄ５が生成される。図９において、遅延回路１３１〜１３５の遅延時間は、それぞれ、（Ｔｄ−２Ｔ／５）、（Ｔｄ−Ｔ／５）、Ｔｄ、（Ｔｄ＋Ｔ／５）および（Ｔｄ＋２Ｔ／５）である。ここで、検出窓を５分割したそれぞれの期間を、時間軸上で早いものから順に期間１〜５とする。同期化回路１４１〜１４５は、信号Ｐが期間１〜５のどれに位置するかに応じたデータＤ１〜Ｄ５を判定回路１６に出力する。判定回路１６は、記憶部１６１、誤り判定部１６２および誤り訂正部１６３を有する。判定回路１６は、データＤ１〜Ｄ５を受け取り、所定の論理に基づいて、データに誤りがあると判定したときは、誤りを訂正し、再生信号ＲＤとして出力する。表２は、誤り判定部１６２が用いる所定の論理を示す表である。
【００３８】
【表２】
【００３９】
表２において、「＊」が付されている場合については、誤りが先行パルスおよび後続パルスに起因するかは任意である。表２では、実測した結果に基づいて、訂正率が高いほうを選んでいる。
【００４０】
検出窓の分割数（上記説明の遅延回路の数に相当する）をＮとしたときの、Ｎの最適化について以下に述べる。図１０は、検出窓の分割数Ｎと訂正率との関係を示すグラフである。図１０のグラフは、図１および図９の構成と同様の回路を用いて実測した結果である。Ｎ＝３の場合は、図１の回路および表１の論理を、Ｎ＝５の場合は、図９の回路および表２の論理を用いている。ｄ＝２のときのｄ制約を満たさない誤りの訂正率は、Ｎ＝３（遅延回路が３個）の場合に９５％以上となる。Ｎが４以上の訂正率は、Ｎ＝３の場合の訂正率より大幅に改善されるわけではない。したがってハードウェアの小型化および処理の高速化を考慮すれば、Ｎ＝３の場合（図１の回路）がより好ましい。
【００４１】
また、Ｎ＝３の場合に、遅延量の差をおおむね−Ｔ／３およびおおむねＴ／３としたが他の値にしてもよい。ここで、上述の３個の遅延回路が（Ｔｄ−ＤＬＹ）、Ｔｄおよび（Ｔｄ＋ＤＬＹ）なる遅延量をもつとする。このときＴ／５＜ＤＬＹ＜Ｔ／２であることが好ましい。さらにＤＬＹ＝Ｔ／３であることがより好ましい。なぜなら、ＤＬＹ＝Ｔ／３であれば、光ディスクの媒体の種類や再生状態によらず平均的にエラーを訂正できるからである。
【００４２】
さらに、以上の例では信号ＰをＮ（３以上の整数）個の遅延回路で遅延させ、単一の信号ＣＬＫで同期化することを説明した。しかし、Ｎ個の遅延回路によって単一の信号ＣＬＫを遅延させることによってＮ個の信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を発生し、これらのＮ個の信号の同期化タイミングによって信号Ｐを同期化してもよい。図１１は、複数の同期化回路が異なるクロックを用いる構成を示すブロック図である。
【００４３】
また、以上の例では（ｄ，ｋ）規則のｄ制約だけ利用し誤りを訂正する構成としたが、同様の構成でｋ制約を利用して誤りを訂正することも可能である。また、ｄ制約およびｋ制約の両方を用いて誤りを訂正することもできる。しかし高密度の光ディスクの場合においては、ｄ制約を満たさない誤りは、ｋ制約を満たさない誤りよりも、ビット誤り率に対してより大きな影響を与える。したがって、ｄ制約に基づいて誤り訂正をおこなえば、より効率的である。
【００４４】
（実施例２）
図１２は、本発明によるデータ検出装置の第２の実施例のブロック図である。図１２において、再生系１０、比較回路１１、ＰＬＬ１２、遅延回路１３１および１３２、および判定回路１５は、図１と同様に機能する。図１３は、第２の実施例におけるタイミングチャートである。
【００４５】
遅延回路１３２は、信号Ｐを受け取り、Ｔ／３だけ信号Ｐ（図１３の(d)）を遅延することによって、信号ＤＰ（図１３の(f)）を生成する。ここでＴは、再生信号ＲＳ（図１３の(c)）のクロック周期である。遅延回路１３１は、Ｔ／３だけ信号ＣＬＫを遅延することによって、信号ＤＣＬＫ（図１３の(g)）を同期化回路３４１に出力する。
【００４６】
同期化回路３４１は、信号Ｐの立ち上がりエッジの後、信号ＤＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ１を「１」にし、時間Ｔの後、「０」にすることによって、信号ＤＣＬＫによって同期化された信号を得る。同期化回路３４１は、信号ＣＬＫにより遷移する信号Ｄ２およびＤ３とタイミングを合わせるために、信号ＤＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ１（図１３の(h)）として出力する。
【００４７】
同期化回路３４２は、信号Ｐの立ち上がりエッジの後、信号ＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ２を「１」にし、時間Ｔの後、「０」にすることによって、信号ＣＬＫによって同期化された信号を得る。同期化回路３４２は、信号Ｄ１とタイミングを合わせるために、信号ＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ２（図１３の(i)）として出力する。
【００４８】
同期化回路３４３は、信号ＤＰの立ち上がりエッジの後、信号ＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ３を「１」にし、時間Ｔの後、「０」にすることによって、信号ＣＬＫによって同期化された信号を得る。同期化回路３４３は、信号Ｄ１とタイミングを合わせるために、信号ＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ３（図１３の(j)）として出力する。
【００４９】
なお、第２の実施例においても、遅延時間をそれぞれＴ／３としたが他の値であってもよい。
【００５０】
第２の実施例においては、上記構成を用いることにより、第１の実施例と同様の効果を、より簡単な回路構成によって得ることができる。
【００５１】
（実施例３）
図１４は、本発明によるデータ検出装置の第３の実施例のブロック図である。図１４において、再生系１０、ＰＬＬ１２、遅延回路１３１〜１３３、および同期化回路１４１〜１４３は、図１と同様に機能する。
【００５２】
図１の構成と異なるのは、比較回路１１、判定回路４５および閾値制御回路４６である。比較回路１１は、信号Ｐを出力するとともに、信号ＲＳに基づいてＮＲＺＩ符号（図２の(b)）を表す信号ＣＳを閾値制御回路４６に出力する。
【００５３】
判定回路４５は、記憶部４５１、誤り判定部４５２および誤り訂正部４５３を有する。判定回路４５は、信号Ｄ１〜Ｄ３から信号Ｄ２を生成するとともに、信号Ｄ２が表すデータが、記録されたディジタルデータのもつ所定の規則を満たさないこと（すなわち「ビットイレギュラー」）を検出し、閾値制御回路４６にビットイレギュラー信号ＢＩを出力する。ここで所定の規則とは、ｄ制約のことである。このビットイレギュラー信号ＢＩは、信号Ｄ２が「０１０１０」あるいは「０１１０」のときには「１」をとり、それ以外のときには「０」をとる。誤り判定部が上述のビットイレギュラー信号ＢＩを出力することを除けば、記憶部４５１、誤り判定部４５２および誤り訂正部４５３は、記憶部１５１、誤り判定部１５２および誤り訂正部１５３と同様に機能する。
【００５４】
閾値制御回路４６は、カウンタ４６１および４６２、誤差計算回路４６３、閾値調整回路４６４、およびＡＮＤゲート４６５および４６６を有する。ＡＮＤゲート４６５は、ビットイレギュラー信号ＢＩが「１」であり、かつ信号ＣＳが「１」であるとき、「１」を出力し、それ以外のときは、「０」を出力する。ＡＮＤゲート４６６は、ビットイレギュラー信号ＢＩが「１」であり、かつ信号ＣＳが「０」であるとき、「１」を出力し、それ以外のときは、「０」を出力する。
【００５５】
カウンタ４６１は、所定の期間内にＡＮＤゲート４６５の出力が「１」になった回数をカウントする。このカウント値は、所定の期間内に発生したＮＲＺＩ符号における符号「１」のビットイレギュラーの回数に対応する。
【００５６】
カウンタ４６２は、所定の期間内にＡＮＤゲート４６６の出力が「１」になった回数をカウントする。このカウント値は、所定の期間内に発生したＮＲＺＩ符号における符号「０」のビットイレギュラーの回数に対応する。
【００５７】
誤差計算回路４６３は、カウンタ４６１のカウント値から４６２のカウント値を引いた値を計算し、この差の値を表すデータを閾値調整回路４６４に出力する。この差の値は、所定期間に発生する「１」および「０」のビットイレギュラーのカウント値の差に対応する。
【００５８】
図１５は、閾値ＴＨとＮＲＺＩで２値化した信号との関係を示す図である。図１５では、(a)のレベルが最適な閾値であり、(b)のレベルは最適な閾値より大きく、(c)のレベルは最適な閾値より小さい。閾値ＴＨが、最適な値からシフトすると、図１５からわかるように、そのシフトする向き（閾値ＴＨのレベルが大きくなるか、小さくなるか）によって、ビットイレギュラーの符号が異なる。すなわち、閾値ＴＨが、最適なレベル(a)より大きくなると、ＮＲＺＩ符号において「１」のビットイレギュラーが発生し、閾値ＴＨが、最適なレベル(a)より小さくなると、ＮＲＺＩ符号において「０」のビットイレギュラーが発生する。
【００５９】
閾値調整回路４６４は、所定期間に発生する「１」および「０」のビットイレギュラーのカウント値の差に対応するデータを誤差計算回路４６３から受け取り、カウント値の差に応じて閾値ＴＨのレベルを可変する。具体的には、カウント値の差が正のとき、すなわち「１」のビットイレギュラーのカウント値のほうが「０」のビットイレギュラーのカウント値よりも大きいときには、閾値ＴＨのレベルを小さくする。カウント値の差が負のとき、すなわち「１」のビットイレギュラーのカウント値のほうが「０」のビットイレギュラーのカウント値よりも小さいときには、閾値ＴＨのレベルを大きくする。
【００６０】
上記構成により、ビットイレギュラーの発生頻度を再生信号から得ることにより、閾値を自動的に調整することができる。
【００６１】
また媒体の種類、装置の特性などに応じて、誤差計算回路４６３は、カウンタ４６１および４６２からのカウント値を重み付けしてから差をとれば、より精度の高い閾値調整をおこなうことができる。
【００６２】
さらに第３の実施例においては、カウント値の差が大きいときには、閾値ＴＨを変化させるステップを大きくし、カウント値の差が小さいときには、閾値ＴＨを変化させるステップを小さくすることが好ましい。これにより、閾値が最適なレベルから大きくシフトしているときには、短い時間で最適なレベルに近づけることができ、かつ閾値と最適なレベルとの差が小さくなったときには、最適なレベルに対してオーバシュートを繰り返すことなく近づけることができる。
【００６３】
【発明の効果】
本発明によれば、記録媒体などから再生されたアナログ信号が所定の閾値をクロスするタイミングの、ディジタルデータの検出窓における位置を検出し、この検出窓におけるタイミングの位置に応じて、データの誤りの訂正をおこなう。このことにより少なくとも次の効果が得られる。
【００６４】
検出窓における位置を高い分解能で検出できるので、誤りの訂正率を改善できる。
【００６５】
再生されたアナログ信号から得られたパルス信号を遅延するＮ個の遅延回路の遅延量が可変であり、各々の遅延量を制御する制御回路をさらに備える。これにより、ディジタルデータ再生信号の特定部分がディジタルデータ記録信号のもつ所定の規則からはずれたビットイレギュラーを判断し、誤りの訂正率を改善することが可能である。
【００６６】
また再生されたディジタルデータのビットイレギュラーをカウントし、「１」および「０」のビットイレギュラーのカウント数の大小に応じて、２値化するときの閾値を変えることができる。これにより、誤りの訂正率をより改善することができる。
【図面の簡単な説明】
【図１】本発明によるデータ検出装置の第１の実施例のブロック図である。
【図２】第１の実施例におけるタイミングチャートである。
【図３】信号ＤＰ１、信号ＣＬＫおよび信号Ｄ１のタイミングチャートである。
【図４】信号Ｐの立ち上がりエッジが検出窓の期間１に位置するときのタイミングチャートである。
【図５】信号Ｐが検出窓の期間２に位置するときのタイミングチャートである。
【図６】信号Ｐが検出窓の期間３に位置するときのタイミングチャートである。
【図７】先行するパルスおよびその後に続くパルスを示す図である。
【図８】遅延回路１３１〜１３３を用いるときの所定の論理の求めかたを説明するための図である。
【図９】５個の遅延回路および５個の同期化回路を用いたデータ検出装置のブロック図である。
【図１０】検出窓の分割数Ｎと訂正率との関係を示すグラフである。
【図１１】複数の同期化回路が異なるクロックを用いる構成を示すブロック図である。
【図１２】本発明によるデータ検出装置の第２の実施例のブロック図である。
【図１３】第２の実施例におけるタイミングチャートである。
【図１４】本発明によるデータ検出装置の第３の実施例のブロック図である。
【図１５】閾値ＴＨとＮＲＺＩで２値化した信号との関係を示す図である。
【符号の説明】
１０ 再生系
１１ 比較回路
１２ ＰＬＬ
１５ 判定回路
１３１、１３２、１３３ 遅延回路
１４１、１４２、１４３ 同期化回路
１５１ 記憶部
１５２ 誤り判定部
１５３ 誤り訂正部
【発明の属する技術分野】
本発明は伝送路を通過した信号をデータ検出する再生装置に関し、特に、通過した信号を２値化するデータ検出装置に関する。
【０００２】
【従来の技術】
ＰＣＭ信号を伝送路に通過させて得られる受信信号や光ディスク装置のようなディジタル記録装置の再生信号はアナログ値として得られ、これをＰＣＭ信号のクロック成分に同期してもとのデータに２値化するデータ検出装置が伝送路や記録装置の性能向上にともなって種々開発されている。近年、装置の高性能化にともなって、伝送路においては転送レートの向上が、ディジタル記録装置においては記録密度の向上が図られており、伝送帯域を有効に利用するデータ検出装置が種々開発されてきている。
【０００３】
データを検出する際、歪みや雑音により誤ったディジタルデータ再生信号を出力してしまうということがある。具体的には、光ディスクのピットの成形においては小さいピットほど安定にその大きさを成形することが困難であり、高記録密度の実現の際に、本来の大きさよりも小さくなることが多い。また、再生信号処理においても、波形等化により、このような小さいピットあるいは小さいピット間隔の再生波形における符号間干渉を小さくすることが行われるが、高記録密度においてはこの等化にも限界があり、より小さいピットあるいはピット間隔の再生信号においてはその本来の符号間隔よりも小さくなって「（ｄ，ｋ）規則」のｄ制約（d-constraint）を満たさないディジタルデータ再生信号となる誤りが増加する。（ｄ，ｋ）規則とは、例えば、「テレビジョン学会誌 Vol.44,No10,pp.1369〜1375(1990)」にあるように、（ｄ，ｋ；ｍ，ｎ；ｒ）規則では、ｍビットのデータをｎビットのコードに変換することを１単位として、最大ｒ単位で変調後のコードデータが確定するものであって、変調後のコードデータ列の属性として「１」と「１」の間の「０」の連続数が、ｄ以上でありかつｋ以下であるものをさし、この規則をより簡単にして（ｄ，ｋ）で表したものである。
【０００４】
このような誤りを訂正するデータ検出装置については、特開平第6-243593号公報に記載されている。以下にこの方式のデータ検出装置について説明する。なお、この従来例における再生系を経て得られた再生信号は、任意のデータパターンを持つ（ｄ，ｋ）規則で変調されたディジタルデータにＮＲＺＩ変調を加えたディジタルデータ記録信号を光ディスクに記録・再生して得られたものである。
【０００５】
再生系を経て得られた再生信号を２値信号に変換する。この２値信号を再生信号のクロック成分で同期化し同期化２値信号を得る。この同期化２値信号からｄ制約を乱すような所定の時間より短い反転間隔の同期化短パルス信号を検出する。この同期化短パルス信号の同期化前の短パルス２値信号の時間軸上の中心位置がこの短パルス２値信号の前後に存在するサンプリングタイミングのうちの前側もしくは後側のいずれに近いのかを判別する。前側もしくは後側のいずれかに近い方のサンプリングタイミングにおける同期化２値信号の論理を反転して訂正する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術においては、次に示す問題があった。すなわち、誤り位置の判別にアナログ信号処理を用いるため、回路構成が複雑となる。また、アナログ回路を構成する素子のばらつき安定性等の点により一定の精度を保証するのが難しくなるという課題がある。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、デジタル信号処理による簡単な回路構成により、正しい再生信号を出力でき、かつ高信頼性の信号再生を行うことのできるデータ検出装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によるデータ検出装置は、アナログ信号から（ｄ，ｋ）規則にしたがう変調がなされたディジタルデータを再生するデータ検出装置であって、該アナログ信号が閾値をクロスするタイミングを表すタイミング信号を生成するタイミング抽出手段と、該タイミング信号から該ディジタルデータの１ビットに対応する周期をもつクロック信号を生成するクロック生成手段と、該周期における該タイミング信号の位置を検出するタイミング位置検出手段と、該検出された位置に応じて該ディジタルデータの誤りを訂正する誤り訂正手段と、を備えており、そのことにより上記目的が達成される。
【０００９】
ある実施例では、前記タイミング位置検出手段は、前記タイミング信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延タイミング信号をそれぞれ生成する遅延回路と、該Ｎ個の遅延タイミング信号を前記クロック信号によって同期化することによって、該Ｎ個の遅延タイミング信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１０】
ある実施例では、前記タイミング位置検出手段は、前記クロック信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延クロック信号をそれぞれ生成する遅延回路と、前記タイミング信号を該遅延クロック信号によって同期化することによって、該Ｎ個の遅延クロック信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１１】
ある実施例では、前記タイミング位置検出手段は、前記タイミング信号をある遅延量だけ遅延することによって遅延タイミング信号を生成する遅延回路と、前記クロック信号をある遅延量だけ遅延することによって遅延クロック信号を生成する遅延回路と、該タイミング信号および該遅延タイミング信号を該クロック信号および該遅延クロック信号によって同期化することによって、該遅延タイミング信号および該遅延クロック信号に対応するＮ個のデータ信号を生成する同期化回路と、を有しており、前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する。
【００１２】
ある実施例では、前記タイミング位置検出手段は、３個の遅延タイミング信号を生成し、該遅延タイミング信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている。
【００１３】
ある実施例では、前記タイミング位置検出手段は、３個の遅延クロック信号を生成し、該遅延クロック信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている。
【００１４】
ある実施例では、前記誤り訂正手段は、前記ディジタルデータの「１」の連続数が所定の数に満たないビット「１」のイレギュラーの発生回数をカウントする第１カウンタと、該ディジタルデータの「０」の連続数が所定の数に満たないビット「０」のイレギュラーの発生回数をカウントする第２カウンタと、該ビット「１」のイレギュラーの発生回数および該ビット「０」のイレギュラーの発生回数に応じて前記閾値を変える閾値制御手段と、を有する。
【００１５】
ある実施例では、前記閾値制御手段は、前記ビット「１」のイレギュラーおよび前記ビット「０」のイレギュラーのカウントの差に応じて、前記閾値を変えるステップを変える。
【００１６】
【発明の実施の形態】
以下に、本発明の実施例を図面を参照しながら説明する。同一の参照符号は、同一の構成要素を示す。
【００１７】
（実施例１）
図１は、本発明によるデータ検出装置の第１の実施例のブロック図である。図２は、第１の実施例におけるタイミングチャートである。図２の(a)は、任意のデータパターンをもつ（ｄ，ｋ）規則で変調されたＮＲＺ（non return to zero）方式のディジタルデータを示す。図２の(b)は、図２の(a)に示すディジタルデータをＮＲＺＩ（non return to zero inverted）方式に変換したディジタルデータを示す。このＮＲＺＩ方式のディジタルデータは、「１」をマークとして、例えば光ディスク上に記録される。図２の(c)は、図１の再生系１０によって光ディスクから再生された信号の波形を示す図である。以下の説明では、上述の（ｄ，ｋ）規則において、ｄは２に等しいとする。
【００１８】
比較回路１１は、再生系１０によって再生された信号ＲＳ（図２の(c)）を受け取り、所定の閾値ＴＨと比較する。比較回路１１は、信号ＲＳのレベルが閾値ＴＨと等しいとき、短いパルス幅をもつディジタル信号である信号Ｐ（図２の(d)）を出力する。ＰＬＬ（phase locked loop）１２は信号Ｐを受け取り、信号Ｐに基づいて、１周期がディジタルデータ１ビットに対応する信号ＣＬＫ（図２の(e)）を同期クロックとして同期化回路１４１〜１４３に出力する。ＰＬＬ１２は、例えば、電圧制御発振器、積分器および比較器によって構成できる。
【００１９】
遅延回路１３１〜１３３は、比較回路１１から出力された信号Ｐを受け取り、それぞれ（Ｔｄ−Ｔ／３）、Ｔｄ、（Ｔｄ＋Ｔ／３）だけ信号Ｐを遅延させて、同期化回路１４１〜１４３に信号ＤＰ１〜ＤＰ３として出力する。図２の(f)〜(h)は、信号ＤＰ１〜ＤＰ３の波形を示す。ここで、時間Ｔｄは、ＰＬＬ１２および遅延回路１３１〜１３３における遅延量を補正するための基準遅延時間を示し、時間Ｔは、信号ＣＬＫの１周期を示す。
【００２０】
同期化回路１４１は、信号ＤＰ１の立ち上がりエッジの後、信号ＣＬＫが最初に「１（ハイ・レベル）」になるタイミングにおいて信号Ｄ１を「１」にし、時間Ｔの後、「０（ロー・レベル）」にする。同期化回路１４２および１４３も、それぞれ信号ＤＰ２およびＤＰ３を受け取り、同期化回路１４１と同様に動作し、信号Ｄ２およびＤ３を出力する。図２の(i)〜(k)は、それぞれ信号Ｄ１〜Ｄ３の波形を示す。
【００２１】
図３は、信号ＤＰ１、信号ＣＬＫおよび信号Ｄ１のタイミングチャートである。信号ＤＰ１の立ち上がりエッジが時刻ｔ１〜ｔ２（期間Ｔｗ）の間に位置する場合には、信号Ｄ１は、時刻ｔ２において「０」から「１」に変化し、時刻ｔ３において「１」から「０」に変化する。期間Ｔｗで示す範囲を以下、「検出窓」という。
【００２２】
図４は、信号Ｐの立ち上がりエッジが検出窓の期間１に位置するときのタイミングチャートである。ここで「期間１」とは、検出窓（すなわち信号ＣＬＫの立ち上がりエッジで始まり、次の立ち上がりエッジで終わる期間）に対応する時間軸上の期間のうち、最初のＴ／３の期間をいう。同様に、以下においては「期間２」および「期間３」は、それぞれ、検出窓に対応するエリアのうち、期間１の直後のＴ／３の期間、最後のＴ／３の期間をいう。以下においては、簡単のため、「信号の立ち上がりエッジがある期間に位置する」と表現する代わりに、「信号がある期間に位置する」と表現する。
【００２３】
図４の(a)に示すように、信号Ｐが検出窓の期間１に位置する場合、信号ＤＰ１〜ＤＰ３は、図４の(c)〜(e)に示すようになる。図４の(b)は、信号ＣＬＫを示す。図４の(f)〜(h)に示すように、信号Ｄ１〜Ｄ３は、信号ＤＰ１〜ＤＰ３に基づいて、信号ＣＬＫに同期するタイミングで出力される。したがって信号Ｄ１〜Ｄ３がそれぞれ、「０」、「１」および「１」となるときは、信号Ｐは、検出窓の期間１に位置すると判断できる。
【００２４】
図５は、信号Ｐが検出窓の期間２に位置するときのタイミングチャートである。同様に、信号Ｄ１〜Ｄ３がそれぞれ、「１」、「１」および「１」となるときは、信号Ｐは、検出窓の期間２に位置すると判断できる。図６は、信号Ｐが検出窓の期間３に位置するときのタイミングチャートである。同様に、信号Ｄ１〜Ｄ３がそれぞれ、「１」、「１」および「０」となるときは、信号Ｐは、検出窓の期間３に位置すると判断できる。信号Ｐが検出窓の期間に位置しないときは、信号Ｄ２は「０」となる。
【００２５】
判定回路１５は、記憶部１５１、誤り判定部１５２および誤り訂正部１５３を有している。記憶部１５１は、信号Ｄ１〜Ｄ３によって表されるデータを格納する。誤り判定部１５２は、格納されたデータが（ｄ，ｋ）規則を満たさない（データが誤りを含む）ことを検出し、（ｄ，ｋ）規則を満たすかどうかを表す制御信号を誤り訂正部１５３に出力する。誤り訂正部１５３は、誤り判定部１５２が出力する制御信号を受け取り、もしデータが誤りを含むなら、所定の論理に基づいて、記憶部１５１に格納されたデータの誤りを訂正するための制御信号を記憶部１５１に出力する。
【００２６】
以下の説明では、信号ＣＬＫの連続する立ち上がりのエッジが、時刻ｔ（ｎ−４）、ｔ（ｎ−３）、ｔ（ｎ−２）、ｔ（ｎ−１）およびｔ（ｎ）に位置しているとする。簡単のために以下では、例えば「時刻ｔ（ｎ）における信号Ｄ１が表すデータ」は、「データＤ１（ｎ）」のように表記する。
【００２７】
記憶部１５１は、データＤ１（ｎ−４）〜Ｄ１（ｎ）、データＤ２（ｎ−４）〜Ｄ２（ｎ）、データＤ３（ｎ−４）〜Ｄ３（ｎ）を格納する。誤り判定部１５２は、信号Ｄ２が表すデータがｄ制約を満たさないとき、言い換えるとデータＤ２の一部が、所定の方式で変調されたディジタルデータがもつべき所定の規則を満たさないパターンを含むときに、データに誤りがあると判断する。ここでは、ｄ＝２のときの（ｄ，ｋ）規則を満たさない場合を考える。したがって、記憶部１５１は、データＤ２の「１」と「１」との間の「０」の個数が、０個または１個のパターンのとき、データＤ２は、誤りを含むと判断する。具体的には、データＤ２（ｎ−４）〜Ｄ２（ｎ）が、「０１０１０」または「０１１０」というパターンを含むとき、データＤ２は誤りを含むと判断される。
【００２８】
データＤ２（ｎ−４）〜Ｄ２（ｎ）が、それぞれ「０」、「１」、「０」、「１」および「０」であるときは、データＤ２（ｎ−１）およびＤ２（ｎ）が誤りである場合か、またはデータＤ２（ｎ−４）およびＤ２（ｎ−３）が誤りである場合かのどちらかである。誤り訂正部１５３は、どちらの場合であるかを判断するために、時刻ｔ（ｎ−３）およびｔ（ｎ−１）における信号Ｐが検出窓のどの期間に位置しているかを用いる。すなわち誤り訂正部１５３は、データＤ１（ｎ−３）、Ｄ３（ｎ−３）、Ｄ１（ｎ−１）およびＤ３（ｎ−１）を用いて、後述する所定の論理に基づいて、データＤ２（ｎ−１）およびＤ２（ｎ）が誤りであるか、データＤ２（ｎ−４）およびＤ２（ｎ−３）が誤りであるかを判断し、データの誤り訂正をおこなうための制御信号を記憶部１５１に出力する。記憶部１５１は、誤り訂正部１５３が出力した制御信号を受け取り、誤り訂正をおこなう。具体的には、記憶部１５１は、データの誤り位置を表すデータを制御信号として受け取り、誤り位置のデータを反転することによって誤り訂正をおこなう。
【００２９】
上述の所定の論理の求めかたを図７を参照して以下に説明する。図７は、先行するパルスおよびその後に続くパルスを示す図である。これらのパルスは、信号ＣＬＫによって同期化されていないとする。先行パルスと検出窓の前端との時間をＡ、後続パルスと検出窓の後端との時間をＢとしたとき、もしＡ＜Ｂなら先行パルスが誤りであると判断し、もしＡ＞Ｂなら後続パルスが誤りであると判断する。もしＡ＝Ｂなら、判断できないので、先行パルスおよび後続パルスのうちどちらかを誤りとすればよい。
【００３０】
図８は、遅延回路１３１〜１３３を用いるときの所定の論理の求めかたを説明するための図である。図８に示すように、先行するパルスが検出窓の期間１に位置し、後続するパルスが検出窓の期間２に位置する場合、Ａ＜Ｂであるので、先行パルスが誤りであると判断する。先行パルスが検出窓の期間１に位置するときは、Ｄ１（ｎ−３）＝０、かつＤ３（ｎ−３）＝１であり、後続パルスが検出窓の期間２に位置するときは、Ｄ１（ｎ−１）＝Ｄ３（ｎ−１）＝１である。先行パルスが誤りであるとすれば、データの誤りの位置は、Ｄ２（ｎ−４）およびＤ２（ｎ−３）である。したがって、もしＤ１（ｎ−３）＝０、Ｄ３（ｎ−３）＝１、かつＤ１（ｎ−１）＝Ｄ３（ｎ−１）＝１であるときは、誤りの位置は、Ｄ２（ｎ−４）およびＤ２（ｎ−３）であると判断できる。先行パルスおよび後続パルスの検出窓における位置は、それぞれ期間１〜３の３通りあるので、組み合わせの数は、３×３＝９通り存在する。それぞれの場合について、誤り位置を求めることによって、上述の所定の論理が表のかたちで求められる。表１は、遅延回路１３１〜１３３を用いるときの所定の論理を示す表である。
【００３１】
【表１】
表１において、「＊」が付されている場合については、誤りが先行パルスおよび後続パルスに起因するかは任意である。表１では、実測した結果に基づいて、訂正率が高いほうを選んでいる。ここで「訂正率」とは、ｄ制約を満たさない誤りを訂正できる割合をいう。
【００３３】
なお、データＤ２（ｎ−３）〜Ｄ２（ｎ）が、それぞれ「０」、「１」、「１」および「０」であるときは、誤り判定部１５２は、データＤ２（ｎ−３）〜Ｄ２（ｎ）のすべてが誤りであると判断するとともに、データＤ２（ｎ−３）〜Ｄ２（ｎ）が誤りであることを表す誤り判定出力を誤り訂正部１５３に出力する。
【００３４】
誤り訂正部１５３は、誤り判定部１５２からの誤り判定出力に基づいて、記憶部１５１に格納されたデータのうち誤りをもつデータを訂正する。記憶部１５１は、最終的にはＤ２（ｎ−４）をディジタルデータ再生信号ＲＤ（ｎ−４）として順次、出力する（図２の(l)）。
【００３５】
第１の実施例によれば、３個の遅延回路、３個の同期化回路および判定回路を設けることにより、誤り箇所を判断し、訂正することが可能である。
【００３６】
なお、本実施例においては、所定の論理を表１にしめすような論理にしたが、他の論理にしてもかまわない。その場合の所定の論理の作成方法は以下のようにすればよい。「データＤ１（ｎ−１）、Ｄ３（ｎ−１）、Ｄ１（ｎ−３）およびＤ３（ｎ−３）があるビットパターンを構成するときには、特定のビットが誤りである」という論理を統計的に求めることによって作成できる。
【００３７】
上述の説明においては、３個の遅延回路で遅延を行い、３個の同期化回路において同期化し、判定回路において２値データＤ１〜Ｄ３から誤りの位置を判断したが、４個以上の遅延回路および同期化回路を用いることによって、信号Ｐの検出窓における位置検出の分解能を高めることができる。図９は、５個の遅延回路１３１〜１３５および５個の同期化回路１４１〜１４５を用いたデータ検出装置のブロック図である。図１を用いて説明したのと同様に、信号Ｐの検出窓における位置に応じて信号Ｄ１〜Ｄ５が生成される。図９において、遅延回路１３１〜１３５の遅延時間は、それぞれ、（Ｔｄ−２Ｔ／５）、（Ｔｄ−Ｔ／５）、Ｔｄ、（Ｔｄ＋Ｔ／５）および（Ｔｄ＋２Ｔ／５）である。ここで、検出窓を５分割したそれぞれの期間を、時間軸上で早いものから順に期間１〜５とする。同期化回路１４１〜１４５は、信号Ｐが期間１〜５のどれに位置するかに応じたデータＤ１〜Ｄ５を判定回路１６に出力する。判定回路１６は、記憶部１６１、誤り判定部１６２および誤り訂正部１６３を有する。判定回路１６は、データＤ１〜Ｄ５を受け取り、所定の論理に基づいて、データに誤りがあると判定したときは、誤りを訂正し、再生信号ＲＤとして出力する。表２は、誤り判定部１６２が用いる所定の論理を示す表である。
【００３８】
【表２】
表２において、「＊」が付されている場合については、誤りが先行パルスおよび後続パルスに起因するかは任意である。表２では、実測した結果に基づいて、訂正率が高いほうを選んでいる。
【００４０】
検出窓の分割数（上記説明の遅延回路の数に相当する）をＮとしたときの、Ｎの最適化について以下に述べる。図１０は、検出窓の分割数Ｎと訂正率との関係を示すグラフである。図１０のグラフは、図１および図９の構成と同様の回路を用いて実測した結果である。Ｎ＝３の場合は、図１の回路および表１の論理を、Ｎ＝５の場合は、図９の回路および表２の論理を用いている。ｄ＝２のときのｄ制約を満たさない誤りの訂正率は、Ｎ＝３（遅延回路が３個）の場合に９５％以上となる。Ｎが４以上の訂正率は、Ｎ＝３の場合の訂正率より大幅に改善されるわけではない。したがってハードウェアの小型化および処理の高速化を考慮すれば、Ｎ＝３の場合（図１の回路）がより好ましい。
【００４１】
また、Ｎ＝３の場合に、遅延量の差をおおむね−Ｔ／３およびおおむねＴ／３としたが他の値にしてもよい。ここで、上述の３個の遅延回路が（Ｔｄ−ＤＬＹ）、Ｔｄおよび（Ｔｄ＋ＤＬＹ）なる遅延量をもつとする。このときＴ／５＜ＤＬＹ＜Ｔ／２であることが好ましい。さらにＤＬＹ＝Ｔ／３であることがより好ましい。なぜなら、ＤＬＹ＝Ｔ／３であれば、光ディスクの媒体の種類や再生状態によらず平均的にエラーを訂正できるからである。
【００４２】
さらに、以上の例では信号ＰをＮ（３以上の整数）個の遅延回路で遅延させ、単一の信号ＣＬＫで同期化することを説明した。しかし、Ｎ個の遅延回路によって単一の信号ＣＬＫを遅延させることによってＮ個の信号ＣＬＫ（１）〜ＣＬＫ（Ｎ）を発生し、これらのＮ個の信号の同期化タイミングによって信号Ｐを同期化してもよい。図１１は、複数の同期化回路が異なるクロックを用いる構成を示すブロック図である。
【００４３】
また、以上の例では（ｄ，ｋ）規則のｄ制約だけ利用し誤りを訂正する構成としたが、同様の構成でｋ制約を利用して誤りを訂正することも可能である。また、ｄ制約およびｋ制約の両方を用いて誤りを訂正することもできる。しかし高密度の光ディスクの場合においては、ｄ制約を満たさない誤りは、ｋ制約を満たさない誤りよりも、ビット誤り率に対してより大きな影響を与える。したがって、ｄ制約に基づいて誤り訂正をおこなえば、より効率的である。
【００４４】
（実施例２）
図１２は、本発明によるデータ検出装置の第２の実施例のブロック図である。図１２において、再生系１０、比較回路１１、ＰＬＬ１２、遅延回路１３１および１３２、および判定回路１５は、図１と同様に機能する。図１３は、第２の実施例におけるタイミングチャートである。
【００４５】
遅延回路１３２は、信号Ｐを受け取り、Ｔ／３だけ信号Ｐ（図１３の(d)）を遅延することによって、信号ＤＰ（図１３の(f)）を生成する。ここでＴは、再生信号ＲＳ（図１３の(c)）のクロック周期である。遅延回路１３１は、Ｔ／３だけ信号ＣＬＫを遅延することによって、信号ＤＣＬＫ（図１３の(g)）を同期化回路３４１に出力する。
【００４６】
同期化回路３４１は、信号Ｐの立ち上がりエッジの後、信号ＤＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ１を「１」にし、時間Ｔの後、「０」にすることによって、信号ＤＣＬＫによって同期化された信号を得る。同期化回路３４１は、信号ＣＬＫにより遷移する信号Ｄ２およびＤ３とタイミングを合わせるために、信号ＤＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ１（図１３の(h)）として出力する。
【００４７】
同期化回路３４２は、信号Ｐの立ち上がりエッジの後、信号ＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ２を「１」にし、時間Ｔの後、「０」にすることによって、信号ＣＬＫによって同期化された信号を得る。同期化回路３４２は、信号Ｄ１とタイミングを合わせるために、信号ＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ２（図１３の(i)）として出力する。
【００４８】
同期化回路３４３は、信号ＤＰの立ち上がりエッジの後、信号ＣＬＫが最初に「１」になるタイミングにおいて信号Ｄ３を「１」にし、時間Ｔの後、「０」にすることによって、信号ＣＬＫによって同期化された信号を得る。同期化回路３４３は、信号Ｄ１とタイミングを合わせるために、信号ＣＬＫによって同期化された信号を、信号ＣＬＫによって再び同期化して、信号Ｄ３（図１３の(j)）として出力する。
【００４９】
なお、第２の実施例においても、遅延時間をそれぞれＴ／３としたが他の値であってもよい。
【００５０】
第２の実施例においては、上記構成を用いることにより、第１の実施例と同様の効果を、より簡単な回路構成によって得ることができる。
【００５１】
（実施例３）
図１４は、本発明によるデータ検出装置の第３の実施例のブロック図である。図１４において、再生系１０、ＰＬＬ１２、遅延回路１３１〜１３３、および同期化回路１４１〜１４３は、図１と同様に機能する。
【００５２】
図１の構成と異なるのは、比較回路１１、判定回路４５および閾値制御回路４６である。比較回路１１は、信号Ｐを出力するとともに、信号ＲＳに基づいてＮＲＺＩ符号（図２の(b)）を表す信号ＣＳを閾値制御回路４６に出力する。
【００５３】
判定回路４５は、記憶部４５１、誤り判定部４５２および誤り訂正部４５３を有する。判定回路４５は、信号Ｄ１〜Ｄ３から信号Ｄ２を生成するとともに、信号Ｄ２が表すデータが、記録されたディジタルデータのもつ所定の規則を満たさないこと（すなわち「ビットイレギュラー」）を検出し、閾値制御回路４６にビットイレギュラー信号ＢＩを出力する。ここで所定の規則とは、ｄ制約のことである。このビットイレギュラー信号ＢＩは、信号Ｄ２が「０１０１０」あるいは「０１１０」のときには「１」をとり、それ以外のときには「０」をとる。誤り判定部が上述のビットイレギュラー信号ＢＩを出力することを除けば、記憶部４５１、誤り判定部４５２および誤り訂正部４５３は、記憶部１５１、誤り判定部１５２および誤り訂正部１５３と同様に機能する。
【００５４】
閾値制御回路４６は、カウンタ４６１および４６２、誤差計算回路４６３、閾値調整回路４６４、およびＡＮＤゲート４６５および４６６を有する。ＡＮＤゲート４６５は、ビットイレギュラー信号ＢＩが「１」であり、かつ信号ＣＳが「１」であるとき、「１」を出力し、それ以外のときは、「０」を出力する。ＡＮＤゲート４６６は、ビットイレギュラー信号ＢＩが「１」であり、かつ信号ＣＳが「０」であるとき、「１」を出力し、それ以外のときは、「０」を出力する。
【００５５】
カウンタ４６１は、所定の期間内にＡＮＤゲート４６５の出力が「１」になった回数をカウントする。このカウント値は、所定の期間内に発生したＮＲＺＩ符号における符号「１」のビットイレギュラーの回数に対応する。
【００５６】
カウンタ４６２は、所定の期間内にＡＮＤゲート４６６の出力が「１」になった回数をカウントする。このカウント値は、所定の期間内に発生したＮＲＺＩ符号における符号「０」のビットイレギュラーの回数に対応する。
【００５７】
誤差計算回路４６３は、カウンタ４６１のカウント値から４６２のカウント値を引いた値を計算し、この差の値を表すデータを閾値調整回路４６４に出力する。この差の値は、所定期間に発生する「１」および「０」のビットイレギュラーのカウント値の差に対応する。
【００５８】
図１５は、閾値ＴＨとＮＲＺＩで２値化した信号との関係を示す図である。図１５では、(a)のレベルが最適な閾値であり、(b)のレベルは最適な閾値より大きく、(c)のレベルは最適な閾値より小さい。閾値ＴＨが、最適な値からシフトすると、図１５からわかるように、そのシフトする向き（閾値ＴＨのレベルが大きくなるか、小さくなるか）によって、ビットイレギュラーの符号が異なる。すなわち、閾値ＴＨが、最適なレベル(a)より大きくなると、ＮＲＺＩ符号において「１」のビットイレギュラーが発生し、閾値ＴＨが、最適なレベル(a)より小さくなると、ＮＲＺＩ符号において「０」のビットイレギュラーが発生する。
【００５９】
閾値調整回路４６４は、所定期間に発生する「１」および「０」のビットイレギュラーのカウント値の差に対応するデータを誤差計算回路４６３から受け取り、カウント値の差に応じて閾値ＴＨのレベルを可変する。具体的には、カウント値の差が正のとき、すなわち「１」のビットイレギュラーのカウント値のほうが「０」のビットイレギュラーのカウント値よりも大きいときには、閾値ＴＨのレベルを小さくする。カウント値の差が負のとき、すなわち「１」のビットイレギュラーのカウント値のほうが「０」のビットイレギュラーのカウント値よりも小さいときには、閾値ＴＨのレベルを大きくする。
【００６０】
上記構成により、ビットイレギュラーの発生頻度を再生信号から得ることにより、閾値を自動的に調整することができる。
【００６１】
また媒体の種類、装置の特性などに応じて、誤差計算回路４６３は、カウンタ４６１および４６２からのカウント値を重み付けしてから差をとれば、より精度の高い閾値調整をおこなうことができる。
【００６２】
さらに第３の実施例においては、カウント値の差が大きいときには、閾値ＴＨを変化させるステップを大きくし、カウント値の差が小さいときには、閾値ＴＨを変化させるステップを小さくすることが好ましい。これにより、閾値が最適なレベルから大きくシフトしているときには、短い時間で最適なレベルに近づけることができ、かつ閾値と最適なレベルとの差が小さくなったときには、最適なレベルに対してオーバシュートを繰り返すことなく近づけることができる。
【００６３】
【発明の効果】
本発明によれば、記録媒体などから再生されたアナログ信号が所定の閾値をクロスするタイミングの、ディジタルデータの検出窓における位置を検出し、この検出窓におけるタイミングの位置に応じて、データの誤りの訂正をおこなう。このことにより少なくとも次の効果が得られる。
【００６４】
検出窓における位置を高い分解能で検出できるので、誤りの訂正率を改善できる。
【００６５】
再生されたアナログ信号から得られたパルス信号を遅延するＮ個の遅延回路の遅延量が可変であり、各々の遅延量を制御する制御回路をさらに備える。これにより、ディジタルデータ再生信号の特定部分がディジタルデータ記録信号のもつ所定の規則からはずれたビットイレギュラーを判断し、誤りの訂正率を改善することが可能である。
【００６６】
また再生されたディジタルデータのビットイレギュラーをカウントし、「１」および「０」のビットイレギュラーのカウント数の大小に応じて、２値化するときの閾値を変えることができる。これにより、誤りの訂正率をより改善することができる。
【図面の簡単な説明】
【図１】本発明によるデータ検出装置の第１の実施例のブロック図である。
【図２】第１の実施例におけるタイミングチャートである。
【図３】信号ＤＰ１、信号ＣＬＫおよび信号Ｄ１のタイミングチャートである。
【図４】信号Ｐの立ち上がりエッジが検出窓の期間１に位置するときのタイミングチャートである。
【図５】信号Ｐが検出窓の期間２に位置するときのタイミングチャートである。
【図６】信号Ｐが検出窓の期間３に位置するときのタイミングチャートである。
【図７】先行するパルスおよびその後に続くパルスを示す図である。
【図８】遅延回路１３１〜１３３を用いるときの所定の論理の求めかたを説明するための図である。
【図９】５個の遅延回路および５個の同期化回路を用いたデータ検出装置のブロック図である。
【図１０】検出窓の分割数Ｎと訂正率との関係を示すグラフである。
【図１１】複数の同期化回路が異なるクロックを用いる構成を示すブロック図である。
【図１２】本発明によるデータ検出装置の第２の実施例のブロック図である。
【図１３】第２の実施例におけるタイミングチャートである。
【図１４】本発明によるデータ検出装置の第３の実施例のブロック図である。
【図１５】閾値ＴＨとＮＲＺＩで２値化した信号との関係を示す図である。
【符号の説明】
１０ 再生系
１１ 比較回路
１２ ＰＬＬ
１５ 判定回路
１３１、１３２、１３３ 遅延回路
１４１、１４２、１４３ 同期化回路
１５１ 記憶部
１５２ 誤り判定部
１５３ 誤り訂正部
Claims (8)
- アナログ信号から（ｄ，ｋ）規則にしたがう変調がなされたディジタルデータを再生するデータ検出装置であって、
該アナログ信号が閾値をクロスするタイミングを表すタイミング信号を生成するタイミング抽出手段と、
該タイミング信号から該ディジタルデータの1ビットに対応する周期をもつクロック信号を生成するクロック生成手段と、
該タイミング信号が、該クロック信号の立ち上がりエッジから次の立ち上がりエッジの時間軸上の期間を分割した複数の期間のいずれに存在するかを検出するタイミング位置検出手段と、
該タイミング位置検出手段の検出結果に応じて該ディジタルデータの誤りを訂正する誤り訂正手段と、
を備えているデータ検出装置。 - 前記タイミング位置検出手段は、前記タイミング信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延タイミング信号をそれぞれ生成する遅延回路と、
該Ｎ個の遅延タイミング信号を前記クロック信号によって同期化することによって、該Ｎ個の遅延タイミング信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、
を有しており、
前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する、請求項１に記載のデータ検出装置。 - 前記タイミング位置検出手段は、前記クロック信号を異なる遅延量だけ遅延することによってＮ個（Ｎは２以上の自然数）の遅延クロック信号をそれぞれ生成する遅延回路と、
前記タイミング信号を該遅延クロック信号によって同期化することによって、該Ｎ個の遅延クロック信号に応じてＮ個のデータ信号をそれぞれ生成するＮ個の同期化回路と、
を有しており、
前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する、請求項１に記載のデータ検出装置。 - 前記タイミング位置検出手段は、前記タイミング信号をある遅延量だけ遅延することによって遅延タイミング信号を生成する遅延回路と、前記クロック信号をある遅延量だけ遅延することによって遅延クロック信号を生成する遅延回路と、該タイミング信号および該遅延タイミング信号を該クロック信号および該遅延クロック信号によって同期化することによって、該遅延タイミング信号および該遅延クロック信号に対応するＮ個のデータ信号を生成する同期化回路と、
を有しており、
前記誤り訂正手段は、該Ｎ個のデータ信号に基づいて、前記ディジタルデータの誤りを訂正する、請求項１に記載のデータ検出装置。 - 前記タイミング位置検出手段は、３個の遅延タイミング信号を生成し、該遅延タイミング信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている、請求項２に記載のデータ検出装置。
- 前記タイミング位置検出手段は、３個の遅延クロック信号を生成し、該遅延クロック信号の表すタイミングは、前記クロック信号の周期をＴとしたときに、Ｔ／３ずつシフトされている、請求項３に記載のデータ検出装置。
- 前記誤り訂正手段は、前記ディジタルデータの「１」の連続数が所定の数に満たないビット「１」のイレギュラーの発生回数をカウントする第１カウンタと、該ディジタルデータの「０」の連続数が所定の数に満たないビット「０」のイレギュラーの発生回数をカウントする第２カウンタと、該ビット「１」のイレギュラーの発生回数および該ビット「０」のイレギュラーの発生回数に応じて前記閾値を変える閾値制御手段と、を有する請求項１に記載のデータ検出装置。
- 前記閾値制御手段は、前記ビット「１」のイレギュラーおよび前記ビット「０」のイレギュラーのカウントの差に応じて、前記閾値を変えるステップを変える請求項７に記載のデータ検出装置。
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