JP2000358021A

JP2000358021A - デジタルｐｌｌ回路とそれを用いた光受信回路

Info

Publication number: JP2000358021A
Application number: JP11168703A
Authority: JP
Inventors: Hiroaki Asano; 弘明浅野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-15
Filing date: 1999-06-15
Publication date: 2000-12-26

Abstract

(57)【要約】【課題】無入力区間に雑音が重畳する場合でも、バー
ストデータのみを、その先頭部分から正確に受信できる
デジタルＰＬＬ回路を提供することである。【解決手段】多相クロック生成部１０は、システムク
ロックから、１／ｎ位相（ｎは正の整数）ずつ位相がず
れているｎ相のクロック信号を生成する。データサンプ
リング部１１は、入力バーストデータを、ｎ相のクロッ
ク信号を用いてサンプリングして、ｎ系統のバーストデ
ータを生成する。先頭検出部１２は、ｎ系統のバースト
データから、入力バーストデータの先頭を検出し、さら
に、検出された先頭に基づいて、ｎ相のクロック信号の
各位相位置から、最適なものを検出する。クロック位相
調整部１３は、ｎ系統のバーストデータから、入力バー
ストデータの各エッジの位置を検出して、先頭検出部１
２が検出した最適な位相位置を基準として、検出された
各エッジの位置に基づいて、クロック信号の位相位置を
現在最適なものに調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルＰＬＬ回
路に関し、より特定的には、入力されたバーストデータ
に基づいて再生されるクロック信号の位相が、当該バー
ストデータの各ビットに対する最適位置に同期するよう
に調整するデジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】センタ装置が複数の端末を収容するポイ
ント−マルチポイントのネットワークでは、互いに周波
数同期の取れた端末同士が双方向データ通信を行う。セ
ンタ装置では、端末からのデータを受信すると、受信デ
ータの位相を識別し、識別された位相を基に再生したク
ロックを用いて、受信データを再生する。かかるデータ
再生方式の１つが、アイ・エス・エス・シー・シー’９
３（ＩＳＳＣＣ’９３）ＴＡ６．４（以下、この文献に
記載された方式を「第１の従来例」と称す）に報告され
ている。

【０００３】以下、第１の従来例を説明を行う。第１の
従来例を採用する受信端末は、受信データからその位相
を瞬時に判定し、クロックを再生し、さらに、再生した
クロックにより再生データを識別する処理を行う。この
一連の処理において、第１および第２のＶＣＯ（Ｖｏｌ
ｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏ
ｒ）が用いられる。第１および第２のＶＣＯは、ゲート
信号によりそれぞれの発振が制御可能に構成される。第
１および第２のＶＣＯの発振周波数は、システムクロッ
クのそれと同期している。受信データが「Ｈｉ」の時、
第１のＶＣＯの初期位相が「０」に設定された後に、当
該第１のＶＣＯが発振を開始する。受信データが「Ｌ
ｏ」に変化すると、第１のＶＣＯの発振は休止させられ
る。また、同時に受信データが「Ｌｏ」の場合には、第
２のＶＣＯは、その初期位相が「０」に設定された後
に、発振を開始させられる。受信データが「Ｈｉ」に変
化すると、第２のＶＣＯの発振は休止させられる。した
がって、受信データにおいて「Ｈｉ」が連続する場合、
第１のＶＣＯが発振し続け、受信データにおいて「Ｌ
ｏ」が連続の場合、第２のＶＣＯが発振し続ける。第１
のＶＣＯの出力信号と、第２のＶＣＯの出力信号との論
理和出力が、受信データを基に再生されたクロックとし
て用いられる。

【０００４】以上の第１の従来例では、入力信号である
バーストデータのパルス幅歪みが十分に抑圧されている
ことが求められる。バーストデータのパルス幅歪みが十
分に抑圧されている場合、再生されたクロックの立ち下
がりエッジ（後縁）は、正確に各ビットの中心に配置さ
れる。この立ち下がりエッジによりバーストデータをサ
ンプリングすることで、受信バーストデータが正確に識
別される。一方、パルス幅歪みがバーストデータに発生
する状況では、当該バーストデータの再生が正確に行わ
れない場合が発生する。例えば、ある「Ｈｉ」を示すビ
ットが、パルス幅歪みの影響を受け、本来の幅に対して
半分程度まで狭くなっていた場合、再生されたクロック
の立ち下がりエッジで、入力バーストデータを正確にサ
ンプリングすることができなくなるおそれが発生する。

【０００５】また、以上の第１の従来例では、第１およ
び第２のＶＣＯの発振周波数が本来のシステムクロック
に対して同一に設定されなかったり、雑音の影響等で当
該各発振周波数に誤差が発生したりする場合がある。か
かる場合に、データの受信および識別の処理が行われる
と、再生されたクロックの位相は、同レベル（「Ｈｉ」
または「Ｌｏ」）が連続する各ビットの中心から徐々に
ずれてしまう。そのため、第１の従来例では、データの
識別処理が正確にできなくなる恐れがあるという問題点
があった。

【０００６】以下に説明する第２の従来例は、第１の従
来例での問題点を解決するものとして提案されている。
第２の従来例は、「特開平９−３６８４９」号公報に詳
しく開示されている。第２の従来例では、受信端末で利
用するシステムクロックを基準として、２クロック期間
の間に、データの変化点が検出される。検出されたデー
タの変化パターンにより検出される、立ち下がりエッジ
と立ち上がりエッジとの中間位置が、最適位相位置とさ
れる。かかる最適位相位置に、データの識別に用いられ
るクロックは配置される。これによって、立ち上がりエ
ッジと立ち下がりエッジとを常に監視しているため、ク
ロックの位相位置は補償されるので、第１の従来例によ
る問題点が解決される。また、第２の従来例では、パル
ス幅歪みおよび／またはジッタの影響を考慮して、上記
最適位相位置の検出には、積分器を用いて２クロック期
間毎に求めた位相位置の平均値を求めることが望ましい
と記載されている。

【０００７】また、第３の従来例としての「特開平８−
２３７１１７」号公報に記載された技術がある。この第
３の従来例では、受信データの立ち下がりエッジの位置
の平均値が検出され、その平均値の情報を基に最適な位
相位置が特定される。さらに、この最適位相位置を中心
とする１ビット幅の区間に存在するデータの変化点の数
が検出される。１ビット幅の区間内に２個の変化点が検
出された場合、パルス幅歪みおよび／またはジッタが受
信データに発生していることになる。かかる場合、２個
の変化点の中心の値が最適位相位置として選択される。
これによって、受信データの識別処理において、パルス
幅歪みおよび／またはジッタの影響が抑えられる。一
方、検出された変化点の数が１個または０個の場合、パ
ルス幅歪み等が受信データに発生していないことになる
ので、最適位相位置の値はそのまま維持される。

【０００８】また、第４の従来例として、ルーセントテ
クノロジ社のデータシート「２０Ｍｂ／ｓ−６０Ｍｂ／
ｓＢｕｒｓｔ−ＭｏｄｅＣｌｏｃｋａｎｄＤａｔ
ａＲｅｃｏｖｅｒｙＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔＡＴＴＤＣ２２１ＡＪ３２」がある。第４の従
来例には、第１の従来例に記載された方式の後段に、エ
ラスティックバッファを備えるデータ再生回路が開示さ
れている。エラスティックバッファには、再生されたク
ロックにより受信データが書き込まれ、読み出しは機器
に備わるクロックで行われることで、ジッタ成分が取り
除かれる。エラスティックバッファには、バーストデー
タを受信する直前に、リセット信号が与えられる。デー
タ再生回路は、リセット信号により、エラスティックバ
ッファからの読み出しのタイミングを、書き込みが開始
された時点で調整し、これによって、読み出しが書き込
みを追い越さないことを保証する。

【０００９】

【発明が解決しようとする課題】しかしながら、第１の
従来例では、上述したように、受信データにパルス幅歪
み等が発生する場合、再生されたクロックにより受信デ
ータを正確に識別することができなくなる恐れがあると
いう問題点があった。また、第１および第２のＶＣＯの
発振周波数を、正確にシステムクロックに同期させるこ
とができない場合や、受信データに同レベルのビットが
連続する場合には、受信データを正確に識別できない恐
れがあるという問題点があった。

【００１０】また、第２および第３の従来例では、最適
位相位置を選ぶために、複数ビットの変化点情報の平均
値を求める処理が行われる。ただし、第２および第３の
従来例を採用した回路がデータを受信しない無入力区間
には、当該装置に対して前置されるＡＧＣアンプからの
データ信号がないことが前提となる。しかしながら、無
入力区間で発生しうる雑音は、ランダムに発生するデー
タとみなせる。したがって、第２等の従来例では、本来
は無入力区間であり、平均値がとられてはならないにも
かかわらず、当該無入力区間でデータの変化点情報を含
めて平均値がとられてしまう。その結果、正確な位相位
置を有するクロックの再生は、バーストデータの先頭付
近（つまり、無入力区間から、データを受信する時間区
間に遷移した直後）で行えなくなるという問題点があっ
た。かかる問題点を解消するため、第２および第３の従
来例では、ＡＧＣアンプの最終段に設けられるコンパレ
ータにヒステリシス機能が組み込まれ、これによって、
バーストデータがない時に、ＡＧＣアンプの出力信号が
「０」に固定されていた。ヒステリシス機能は、コンパ
レータ出力に応じて、リファレンス信号の値を入力信号
に対してシフトさせる。ヒステリシス機能により、ＡＧ
Ｃアンプは、無入力区間に発生した雑音を増幅すること
なく、レベルが「０」の信号を出力する。

【００１１】しかしながら、ヒステリシス機能を組み込
む場合には、ＳＮ比（ＳｉｇｎａｌｔｏＮｏｉｓｅ
Ｒａｔｉｏ）が劣化する。つまり、ビットエラーレート
を低く抑制し、十分に高品質なデータ通信が行える受信
レベルが劣化するという問題がある。また、入力信号に
対するリファレンス信号の値のシフト量が、出力信号が
「０」の場合と「１」の場合とで同一にできれば、ヒス
テリシス機能が組み込まれることに問題はない。しかし
ながら、ヒステリシス機能を実現する素子のばらつき等
により、出力信号が「０」の場合と「１」の場合とでシ
フト量を同一にできない場合には、コンパレータは、パ
ルス幅歪みを強調して、信号を出力するという問題点が
あった。

【００１２】また、第４の従来例では、無入力区間にお
いて発生した雑音に基づいて、誤ったクロックが再生さ
れ、再生されたクロックに基づいて、データがエラステ
ィックバッファに書き込まれてしまう。これによって、
データの書き込み位置が当初想定した位置に対してずれ
てしまう可能性があった。その結果、データの書き込み
位置が読み出し位置を追い越してしまうという問題点が
あった。この問題点によって、最悪の場合、エラスティ
ックバッファの段数分のビットが抜けてしまい、以降の
バーストデータの再生がエラーになってしまう。

【００１３】それゆえに、本発明の目的は、無入力区間
に雑音が重畳する場合であっても、雑音とバーストデー
タとを正確に識別して、バーストデータのみを、その先
頭部分から正確に受信することができるデジタルＰＬＬ
回路を提供することである。また、本発明の他の目的
は、ＡＧＣアンプの後段にヒステリシス機能を組み込む
ことなく、バースト的に発生する光信号を正確に受信し
再生することができる光受信回路を提供することであ
る。

【００１４】

【課題を解決するための手段および発明の効果】上記課
題を解決し、上記目的を達成するために、本発明は、以
下のような限定事項により特定される。また、各発明
は、以下に述べるような特有の技術的効果を有する。

【００１５】第１の発明は、入力されたバーストデータ
に基づいて再生されるクロック信号の位相が、バースト
データの各ビットに対する最適位置に同期するように調
整するデジタルＰＬＬ回路であって、システムクロック
に基づいて、１／ｎ位相（ｎは正の整数）ずつ位相がず
らされたｎ相のクロック信号を生成する多相クロック生
成部と、入力バーストデータを、多相クロック生成部で
生成されたｎ相のクロック信号を用いてサンプリングし
て、ｎ系統のバーストデータを生成するサンプリング部
と、サンプリング部が生成したｎ系統のバーストデータ
から、入力バーストデータの先頭を検出するとともに、
検出された先頭に基づいて、多相クロック生成部が生成
したｎ相のクロック信号の各位相位置から、最適な位相
位置を検出する先頭検出部と、サンプリング部が生成し
たｎ系統のバーストデータから、入力バーストデータの
各エッジの位置を検出して、先頭検出部が検出した最適
な位相位置を基準として、検出された各エッジの位置に
基づいて、クロック信号の位相位置を現在最適なものに
調整するクロック位相調整部とを含む。

【００１６】第１の発明では、先頭検出部の動作によ
り、バーストデータの先頭が検出される。したがって、
デジタルＰＬＬ回路は、バーストデータが入力されない
無入力区間と、それが入力される区間とを正確に区別し
て動作することができる。また、バーストデータの先頭
に基づいて、クロック信号の最適な位相位置が検出され
た後に、クロック位相調整部は、入力バーストデータの
エッジ位置に基づいて、現在最適な位相位置を検出す
る。したがって、入力バーストデータにパルス幅歪みお
よび／またはジッタが生じていたとしても、クロック位
相調整部は、入力バーストデータのエッジ位置を基準と
した最適位置にクロック信号の位相を配置し続ける。こ
れによって、入力バーストデータは正確に識別されるよ
うになる。また、ｎ相のクロック信号がシステムクロッ
クに基づいて生成されるため、ｎ相のクロック信号とシ
ステムクロックとの周波数同期を簡単かつ正確にとるこ
とができる。そのため、クロック信号の周波数変動は抑
圧されるため、入力バーストデータに同レベルのビット
が連続していたとしても、当該バーストデータの各ビッ
トの中心にクロック信号のエッジを常に配置することが
できる。これによって、正確なデータ判別が可能とな
る。

【００１７】第２の発明は第１の発明に従属しており、
クロック調整部は、入力バーストデータのエッジの位置
を検出するたびに、検出されたエッジの位置に基づい
て、当該ビットの中間点を導出し、現在設定されている
最適な位相位置と、導出されたビットの中間点とのずれ
に関する評価値を導出して蓄積し、評価値がａ回導出さ
れた後に、現在蓄積されているａ個の評価値の平均値を
算出し、算出された平均値に基づいて、クロック信号の
位相位置を現在最適なものに調整する。

【００１８】第２の発明によれば、ａ個の評価値の平均
値に基づいて、クロック信号の位相位置が調整されるの
で、ジッタ成分が抑圧され、入力バーストデータは常に
最適な位相位置を有するクロック信号で再生される。

【００１９】第３の発明は第１の発明に従属しており、
クロック調整部は、先頭検出部が入力バーストデータの
先頭を検出したタイミングで、サンプリング部が生成し
たｎ系統のバーストデータから、入力バーストデータの
各エッジの位置を検出することを開始する。第３の発明
では、クロック調整部は、入力バーストデータの先頭が
検出されたタイミングで動作を開始するため、バースト
データが入力されない無入力区間に、クロック信号の位
相位置を誤って調整することがなくなる。これによっ
て、入力バーストデータはさらに正確に判別されるよう
になる。

【００２０】第４の発明は第１の発明に従属しており、
バーストデータには、先頭を特定するための識別パター
ンが予め設定されており、先頭検出部は、サンプリング
部が生成したｎ系統のバーストデータを保持するｎ個の
シフトレジスタと、ｎ個のシフトレジスタの後段に１個
ずつ接続されており、自身と接続されたシフトレジスタ
に保持されるビットパターンが、識別パターンと一致す
るか否かを判定するｎ個のデコード部とを含み、ｎ個の
デコード部の判定結果に基づいて、入力バーストデータ
の先頭を検出する。第４の発明では、ｎ個のデコード部
は、互いに独立的に動作して、ｎ系統のバーストデータ
のビットパターンから識別パターンを探し出す。そのた
め、入力バーストデータの先頭が正確に特定される。こ
れによって、デジタルＰＬＬ回路は、無入力区間に生じ
る雑音をバーストデータとみなして動作することがなく
なる。つまり、デジタルＰＬＬ回路は、無入力区間の雑
音とバーストデータとを正確に識別することができる。

【００２１】第５の発明は第４の発明に従属しており、
各シフトレジスタが保持するビット数ｉは予め定められ
ており、デコード部が、自身と接続されたシフトレジス
タに保持されたｉビットのパターンの内、ｊビット（ｊ
はｊ＝ｉを満たす自然数）が識別パターンと一致したと
判定したとき、先頭検出部は、入力バーストデータの先
頭を検出したとみなす。第５の発明によれば、デコード
部は、可能な限り多くのビット数（ｊビット）を用いて
判定動作を行うので、入力バーストデータの先頭を確実
に検出できるようになる。

【００２２】第６の発明は第５の発明に従属しており、
連続するｑ個（ｑはｑ＜ｎを満たす自然数）のデコード
部が、自身と接続されたシフトレジスタに保持されたｉ
ビットのパターンの内、最新のｋビット（ｋはｋ＜ｊを
満たす自然数）が識別パターンと一致したと判定したと
き、先頭検出部は、入力バーストデータの先頭を検出し
たとみなす。ｑおよびｋは、伝送品質として要求される
ビットエラーレートを満足する値に選ばれる。第６の発
明によれば、デコード部は、十分に高い伝送品質を満足
しつつ、より少ないビット数（ｋビット）を用いても判
定動作を行えるので、入力バーストデータの先頭を即座
に検出できるようになる。

【００２３】第７の発明は第４の発明に従属しており、
先頭検出部は、ｎ個のデコード部の判定結果に基づい
て、クロック信号の最適な位相位置を検出するクロック
位相検出部をさらに含み、クロック位相検出部は、ｎ個
のデコード部の判定結果に基づいて、入力バーストデー
タの先頭における各ビットの中心の位相位置を検出し
て、検出された中心の位相位置を最適な位相位置とみな
す。

【００２４】識別パターンを検出したデコード部は、デ
ータを識別可能な位相位置を有するクロック信号を特定
することができる。したがって、複数のデコード部が識
別パターンを検出した場合、適切な位相位置は複数個存
在する。第７の発明では、クロック位相検出部は、この
ような複数個のものから、中心の位相位置を検出する。
これによって、デジタルＰＬＬ回路は、バーストデータ
を識別するために、最適な位相位置を有するクロック信
号を再生することができる。

【００２５】第８の発明は第１の発明に従属しており、
クロック位相調整部は、入力バーストデータの各エッジ
の位置を検出するエッジ位置検出部を含み、エッジ位置
検出部は、排他的論理和をとって、入力バーストデータ
における「Ｌｏ」から「Ｈｉ」への変化点または「Ｈ
ｉ」から「Ｌｏ」への変化点を検出する排他的論理和回
路と、排他的論理和回路が検出した「Ｌｏ」から「Ｈ
ｉ」への変化点または「Ｈｉ」から「Ｌｏ」への変化点
の後に、「Ｈｉ」または「Ｌｏ」が連続するか否かを判
定する判定部とを含み、判定部により「Ｈｉ」または
「Ｌｏ」が連続すると判定された場合に限り、排他的論
理和回路が検出した「Ｌｏ」から「Ｈｉ」への変化点ま
たは「Ｈｉ」から「Ｌｏ」への変化点が、入力バースト
データのエッジ位置として検出される。

【００２６】雑音は無入力区間だけでなく、バーストデ
ータの入力時にも瞬間的に発生する。第８の発明におい
て、排他的論理和回路により検出された変化点を、バー
ストデータに起因する変化点か、雑音に起因するレベル
の変化点かを特定することはできない。そこで、判定部
は、排他的論理和で変化点が検出された後、同レベルが
連続するか否かを判定して、雑音に起因するレベル変化
を、入力バーストデータの変化点として検出することを
防止する。これによって、クロック位相調整部は、雑音
に起因する変化点に基づいて位相位置を調整しなくなる
ので、クロック信号の位相を常に正確な位置に調整する
ことができる。

【００２７】第９の発明は第１の発明に従属しており、
クロック位相調整部が調整した位相位置に基づいて、サ
ンプリング部が生成したｎ系統のバーストデータから、
受信すべきビットを判別する判別部をさらに含む。第９
の発明によれば、判別部は、最適に調整された位相位置
に合わせたタイミングにより動作するので、受信すべき
ビットを正確に判別できるようになる。

【００２８】第１０の発明は第９の発明に従属してお
り、判別部は、クロック位相調整部が調整した位相位置
に基づいて、サンプリング部が生成したｎ系統のバース
トデータから、ｐ系統（ｐはｐ＜ｎを満たす自然数）の
バーストデータを選択する選択部と、選択部が選択した
ｐ系統のバーストデータから、多数決によって、受信す
べきビットを決定する多数決回路とを含む。

【００２９】入力バーストデータに雑音が重畳された場
合、判別部は、たとえ最適に調整された位相位置を用い
たとしても、ビットを誤って判別する場合がある。第１
０の発明では、最適な位相位置を中心とするｐ個のクロ
ック信号でサンプリングされたｐ系統のバーストデータ
が選択された後、選択されたｐ系統のバーストデータか
ら、多数決によって、受信すべきビットが決定される。
これによって、最適なクロック信号でサンプリングされ
たバーストデータに雑音が重畳されたとしても、判別部
は、ビットを正確に判別できるようになる。

【００３０】第１１の発明は第１の発明に従属してお
り、判別部により判別されたビットが、クロック位相調
整部により最適に調整された位相位置のクロック信号に
基づいて書き込まれるエラスティックバッファをさらに
含み、エラスティックバッファに書き込まれたビット
は、システムクロックに基づいて読み出される。第１１
の発明により、入力バーストデータにジッタが重畳され
ていても、エラスティックバッファによりジッタが吸収
される。これによって、エラスティックバッファから読
み出されたビット（バーストデータ）からはジッタを排
除することができる。

【００３１】第１２の発明は第１１の発明に従属してお
り、エラスティックバッファへの書き込みおよび読み出
しのタイミングは、先頭検出部が入力バーストデータの
先頭を検出した時点である。第１２の発明によれば、バ
ーストデータの受信前（無入力区間）に、雑音が重畳さ
れた場合であっても、先頭検出部がバーストデータの先
頭を検出しない限り、エラスティックバッファへの書き
込みおよび読み出しは行われない。つまり、エラスティ
ックバッファは雑音を無視して動作するので、書き込み
位置と読み出し位置との整合性を図ることができる。

【００３２】第１３の発明は、バースト的な光信号を受
信する光受信回路であって、入力された光信号を電気信
号に変換する光電変換素子と、光電変換素子により変換
された電気信号を増幅するアンプと、アンプにより出力
された電気信号と、所定のしきい値とを比較して、当該
電気信号をデジタルデータに変換するコンパレータと、
コンパレータにより変換されたデジタルデータに基づい
て再生されるクロック信号の位相が、当該デジタルデー
タの各ビットに対する最適位置に同期するように調整す
るデジタルＰＬＬ回路とを含み、デジタルＰＬＬ回路
は、システムクロックに基づいて、１／ｎ位相（ｎは正
の整数）づつ位相がずらされたｎ相のクロック信号を生
成する多相クロック生成部と、入力デジタルデータを、
多相クロック生成部で生成されたｎ相のクロック信号を
用いてサンプリングして、ｎ系統のデジタルデータを生
成するサンプリング部と、サンプリング部が生成したｎ
系統のデジタルデータから、入力デジタルデータの先頭
を検出するとともに、検出された先頭に基づいて、多相
クロック生成部が生成したｎ相のクロック信号の各位相
位置から、最適な位相位置を検出する先頭検出部と、サ
ンプリング部が生成したｎ系統のデジタルデータから、
入力デジタルデータの各エッジの位置を検出して、先頭
検出部が検出した最適な位相位置を基準として、検出さ
れたエッジの位置に基づいて、クロック信号の位相位置
を現在最適なものに調整するクロック位相調整部とを含
む。

【００３３】第１２の発明によれば、無入力区間にコン
パレータの出力を強制的に「０」に固定する必要がなく
なる。つまり、デジタルＰＬＬ回路は、バースト的に入
力されるデジタルデータの先頭が検出されない限り、ク
ロック信号の位相調整を行わない。したがって、たと
え、無入力区間におけるコンパレータの出力に雑音が重
畳されていたとしても、デジタルＰＬＬ回路は誤動作し
ない。これによって、コンパレータにヒステリシス機能
を組み込む必要がなくなり、ＳＮ比およびビットエラー
レートを劣化させることなく、本光受信回路は良好な受
信レベルを確保できるようになる。

【００３４】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係るデジタルＰＬＬ回路１の構成
を示すブロック図である。図１において、デジタルＰＬ
Ｌ回路１は、多相クロック生成部１０と、データサンプ
リング部１１と、先頭検出部１２と、クロック位相調整
部１３と、データ再生部１４とを含む。多相クロック生
成部１０の入力には、信号線１６を通じて、システムク
ロックｃｌｋ_Sが接続される。システムクロックｃｌｋ
_Sの位相はφ_Sとする。多相クロック生成部１０は、入
力されたシステムクロックｃｌｋ_Sをｎ分岐（図１では
ｎ＝８である）する。ただし、ｎは正の整数である。さ
らに、多相クロック生成部１０は、内部に有するディレ
イラインまたは分周器等により、ｎ分岐されたシステム
クロックｃｌｋ_Sの位相を均等にずらして、ｎ相のクロ
ック信号ｃｌｋ₁〜ｃｌｋ_nを生成する。より具体的に
は、クロック信号ｃｌｋ₁〜ｃｌｋ_nの位相位置をφ₁
〜φ_nとすると、位相差Δφは、Δφ＝φ₁−φ₂＝φ
₂−φ₃…＝φ_n-1−φ_n＝φ_n−φ₁を満たす。以上
のｎ相のクロック信号ｃｌｋ₁〜ｃｌｋ_nはデータサン
プリング部１１およびデータ再生部１４に出力される。

【００３５】ところで、図１のデジタルＰＬＬ回路１に
は、バースト的に発生するデジタルデータ（以下、バー
ストデータと略記する）が入力される。この入力信号波
形は、図２（ａ）に示すように、バーストデータが存在
しない無入力区間としての第１の時間区間Ｔ₁と、バー
ストデータが存在する第２の時間区間Ｔ₂が存在する。
以上のようなバーストデータは、信号線１７を通じてデ
ータサンプリング部１１に入力される。また、データサ
ンプリング部１１には、多相クロック生成部１０から出
力されたｎ相のクロック信号ｃｌｋ₁〜ｃｌｋ_nが入力
される。データサンプリング部１１は、入力バーストデ
ータをｎ分岐した後、図２（ｂ）に示すように、ｎ分岐
されたバーストデータを、入力されたｎ相のクロック信
号ｃｌｋ ₁〜ｃｌｋ_nを用いてサンプリングして、ｎ系
統のバーストデータを生成する。ｎ系統のバーストデー
タは、データバス１５を通じて、先頭検出部１２、クロ
ック位相調整部１３およびデータ再生部１４に送信され
る。

【００３６】先頭検出部１２は、ｎ系統のバーストデー
タから、入力バーストデータの先頭を検出して、その旨
を示す先頭検出信号を信号線１８上に送出する。先頭検
出信号は、クロック位相調整部１３およびデータ再生部
１４により受信される。ところで、ｎ系統のバーストデ
ータは、クロック信号ｃｌｋ₁〜ｃｌｋ_nを用いてサン
プリングされている。したがって、位相位置φ₁〜φ_n
のいずれかは、図２（ｂ）のように、各ビットの前縁
（立ち上がりエッジ）ＬＥから後縁（立ち下がりエッ
ジ）ＲＥまでの長さ（以下、１ビット幅ＢＷと称す）の
ほぼ中間点ＣＰに位置しており、データ再生部１４の処
理（後述）に最適な位相位置φ_OPTとなる。図２（ｂ）
の例では、ｎ＝８の場合を示しており、この場合では、
クロック信号ｃｌｋ₄が最適な位相位置φ_OPTである。
先頭検出部１２は、ｎ系統のバーストデータに基づい
て、最適な位相位置φ_OPTを検出して、検出された位相
位置φ_OPTを特定する値を初期最適位相情報として、バ
ス２５を通じてクロック位相調整部１３に送信する。

【００３７】なお、ここで、注意を要するのは、入力バ
ーストデータには、パルス幅歪みまたはジッタが重畳さ
れている可能性があるので、各ビットの中間点ＣＰは時
々刻々と変わりうる。したがって、初期最適位相情報
は、入力バーストデータの先頭では最適な位相位置φ
_OPTを示すが、時間が経過すると最適でなくなる場合が
ある。

【００３８】クロック位相調整部１３は、先頭検出信号
の受信に応答して動作を開始した後、時間変動する中間
点ＣＰに、最適な位相位置φ_OPTを追従させる。より具
体的には、動作開始直後、クロック位相調整部１３に
は、バス１９を通じて初期最適位相情報が入力され、さ
らにデータバス１５を通じてｎ系統のバーストデータが
入力される。クロック位相調整部１３は、入力された初
期最適位相情報が示す最適な位相位置φ_OPTをそのま
ま、最適位相情報としてバス１１０を通じてデータ再生
部１４に送信する。その後、クロック位相調整部１３
は、送信された最適位相情報と、入力されたｎ系統のバ
ーストデータとに基づいて、現在最適な位相位置φ_OPT
（φ_OPTはφ₁〜φ_nのいずれか）を導出する。クロッ
ク位相調整部１３は、導出された最適位相位置φ
_OPTを、新たな最適位相情報としてデータ再生部１４に
送信する。以降、クロック位相調整部１３は、現在最適
な位相位置φ_OP _Tを特定する最適位相情報を生成して送
信する、という動作を繰り返す。

【００３９】データ再生部１４は、先頭検出信号の受信
により動作を開始した後、バーストデータを再生する。
動作開始直後、データ再生部１４には、バス１１０を通
じて最適位相情報が入力され、データバス１５を通じて
ｎ系統のバーストデータが入力され、さらに、多相クロ
ック生成部１０により生成されたクロック信号ｃｌｋ ₁
〜ｃｌｋ_nが入力される。データ再生部１４は、ｎ系統
のバーストデータに基づいて、内部のエラスティックバ
ッファ１４０４（図１７参照）にビット列を書き込む。
この書き込みは、最適位相情報が示す最適位相位置φ
_OPTを有するクロック信号ｃｌｋ_b（ｂは１〜ｎのいず
れかの数）に基づいて行われる。さらに、データ再生部
１４は、エラスティックバッファ４４に書き込まれたビ
ット列を読み出して、再生されたバーストデータとして
信号線１１１に出力する。この読み出しは、システムク
ロックｃｌｋ_Sと同相のクロック信号ｃｌｋ_bに基づい
て行われるので、データ再生部１４の出力信号（再生さ
れたバーストデータ）は、当該システムクロックｃｌｋ
_Sに同期している。以上のようにして、本デジタルＰＬ
Ｌ回路１は、システムクロックｃｌｋ_Sに同期したバー
ストデータを再生する。

【００４０】次に、図１に示されるデジタルＰＬＬ回路
１の要部の詳細な構成を説明する。ただし、以下の説明
では、ｎ＝８の場合について説明する。つまり、多相ク
ロック生成部１０は、入力システムクロックｃｌｋ_Sに
基づいて、８相のクロック信号ｃｌｋ₁〜ｃｌｋ₈を生
成し、データサンプリング部１１に出力する。ここで、
注意を要するのは、ｎは、デジタルＰＬＬ回路１の設計
要件に依存して、様々な値に選ばれる点である。つま
り、本願発明の技術的範囲は、ｎ＝８に限定されてはな
らない。データサンプリング部１１は、入力されたバー
ストデータを、入力された８相のクロック信号ｃｌｋ₁
〜ｃｌｋ₈を用いてサンプリングして（図２参照）、８
系統のバーストデータを生成し出力する。

【００４１】図３は、図１の先頭検出部１２の詳細な構
成を示している。図３において、先頭検出部１２は、８
個のシフトレジスタ３１₁〜３１₈と、８個のデコード
部３２₁〜３２₈と、先頭クロック位相検出部３３とを
含む。各シフトレジスタ３１₁〜３１₈の容量は７ビッ
トである。シフトレジスタ３１₁は、第１系統のバース
トデータを保持し、連続する７ビットをデコード部３２
₁に出力する。シフトレジスタ３１₂〜３１₈は、シフ
トレジスタ３１₁と同様の機能を有するが、第２〜第８
系統のバーストデータにおいて連続する７ビットをデコ
ード部３２₂〜３２₈に出力する点でのみ、当該シフト
レジスタ３１₁と異なる。そのため、シフトレジスタ３
１₂〜３１₈の説明を省略する。

【００４２】各デコード部３２₁〜３２₈は、上述した
識別パターンを予め記憶する。デコード部３２₁には、
シフトレジスタ３１₁からの第１系統のバーストデータ
が７ビット分入力される。デコード部３２₁は、入力さ
れた７ビットのパターンが、識別パターンと完全に一致
する場合、（ｉ＝７）信号線３２₁₁を「Ｈｉ」に設定す
る。また、７ビットの内、最新の６ビットのパターン
が、識別パターンと一致する場合、（ｉ＝６）信号線３
２₁₂が「Ｈｉ」に設定される。さらに、７ビットの内、
最新の５ビットのパターンが、識別パターンと一致する
場合、（ｉ＝５）信号線３２₁₃が「Ｈｉ」に設定され
る。デコード部３２₂〜３２₈は、デコード部３２₁と
同様の機能を有するが、シフトレジスタ３１₂〜３１₈
からの連続７ビットに基づいて、上述のように処理する
点でのみ、当該デコード部３２₁と異なる。そのため、
デコード部３２₂〜３２₈の詳細な説明を省略する。

【００４３】先頭クロック位相検出部３３には、８本の
（ｉ＝７）信号線３２₁₁〜３２₈₁、８本の（ｉ＝６）信
号線３２₁₂〜３２₈₂および（ｉ＝５）信号線３２₁₃〜３
２₈₃を通じて、デコード部３２₁〜３２₈のデコード結
果が入力される。先頭クロック位相検出部３３は識別パ
ターン検出部３３１を含み、当該識別パターン検出部３
３１は、入力されたデコード結果に基づいて、バースト
データの先頭を検出した旨を示す先頭検出信号を生成
し、信号線１８に出力する。さらに、先頭クロック位相
検出部３３は、初期クロック位相検出部３３２を含み、
当該初期クロック位相検出部３３２は、入力されたデコ
ード結果に基づいて、位相位置φ₁〜φ₈の中から、最
適な位相位置φ_OPTを選択する。選択された最適位相位
置φ_OPTは初期最適位相情報として、バス１９に出力さ
れる。以下、まず、図４〜図６等を参照して識別パター
ン検出部３３１を詳細に説明し、その後、図７等を参照
して、初期クロック位相検出部３３２を詳細に説明す
る。

【００４４】図４〜図６に示すように、識別パターン検
出部３３１は、８個のＡＮＤゲート４１１₁〜４１１₈
と、ＯＲゲート４１２と、８個のＡＮＤゲート４１３₁
〜４１３₈と、ＯＲゲート４１４と、８個のＡＮＤゲー
ト４１５₁〜４１５₈と、ＯＲゲート４１６と、ＯＲゲ
ート４１７とを含む。まず、図４において、ＡＮＤゲー
ト４１１₁には、８本の内、５本の（ｉ＝７）信号線３
２₁₁〜３２₅₁が接続される。ＡＮＤゲート４１１₁は、
（ｉ＝７）信号線３２₁₁〜３２₅₁からの入力に対し論理
演算を行って、当該論理演算の結果を信号線４１８₁に
出力する。また、ＡＮＤゲート４１１₂では、５本の
（ｉ＝７）信号線３２₂₁〜３２₆₁からの入力に対し論理
演算が行われる。論理演算の結果は信号線４１８₂に出
力される。同様に、他のＡＮＤゲート４１１₃〜４１１
₈もそれぞれ、図示された通りの５本の（ｉ＝７）信号
線３２からの入力に対し論理演算を行う。ＡＮＤゲート
４１１₃〜４１１₈の演算結果は、信号線４１８₃〜４
１８₈に出力される。ＯＲゲート４１２は、信号線４１
８₁〜４１８₈を通じて入力される各ＡＮＤゲート４１
１₁〜４１１₈の演算結果に対して論理演算を行って、
信号線４１９に出力する。

【００４５】図５において、ＡＮＤゲート４１３₁に
は、６本の（ｉ＝６）信号線３２₁₂〜３２₆₂が接続され
る。ＡＮＤゲート４１３₁は、（ｉ＝６）信号線３２₁₂
〜３２ ₆₂からの入力に対し論理演算を行って、当該演算
の結果を信号線４１１０₁に出力する。同様に、他のＡ
ＮＤゲート４１３₂〜４１３₈では、それぞれに接続さ
れた６本の（ｉ＝６）信号線３２からの入力に対し論理
演算が行われ、当該論理演算の結果は信号線４１１０₂
〜４１１０₈に出力される。ＯＲゲート４１４では、信
号線４１１０₁〜４１１０₈を通じて入力される演算結
果に対して論理演算が行われる。この演算結果は信号線
４１１１に出力される。

【００４６】図６において、ＡＮＤゲート４１５₁は、
自身に接続された（ｉ＝５）信号線３２₁₃〜３２₇₃から
の入力に対し論理演算を行って、当該論理演算の結果を
信号線４１１２₁に出力する。同様に、他のＡＮＤゲー
ト４１５₂〜４１５₈もまた、それぞれに接続された７
本の（ｉ＝５）信号線からの入力に対し論理演算を行っ
て、当該論理演算の結果を信号線４１１２₃〜４１１２
₈に出力する。ＯＲゲート４１６は、信号線４１１２₁
〜４１１２₈を通じて入力される各ＡＮＤゲート４１５
₁〜４１５₈の演算結果に対して論理演算を行って、信
号線４１１３に出力する。ＯＲゲート４１７には、信号
線４１９、４１１１および４１１３を通じて、ＯＲゲー
ト４１２、４１４および４１６の演算結果が入力され
る。ＯＲゲート４１７は、入力された演算結果に対して
論理演算を行って、当該論理演算の結果を先頭検出信号
として出力する。

【００４７】ところで、前述したように、本デジタルＰ
ＬＬ回路１に入力されるバーストデータには、パルス幅
歪みおよび／またはジッタが重畳されている場合があ
る。入力バーストデータの１ビット幅ＢＷは前述の通り
予め定められているが、パルス幅および／またはジッタ
成分により時間変動する。以下、１ビット幅ＢＷが、本
来のもの（予め定められた値）と比較して、５／８〜１
１／８の範囲内で変動する場合を考慮して、各シフトレ
ジスタ３１₁〜３１₈の容量が７ビット（請求項におけ
る自然数ｉに相当する）である理由、および、デコード
部３２₁〜３２₈が取り扱うビット数（請求項における
ｊまたはｋに相当する）が５〜７ビットである理由を説
明する。

【００４８】図２（ａ）において、無入力区間である第
１の時間区間Ｔ₁では、「Ｈｉ」または「Ｌｏ」のレベ
ルを有するランダムなデータがデジタルＰＬＬ回路１に
入力されるとみなせる。そのため、データサンプリング
部１１は、ランダムなデータを、クロック信号ｃｌｋ₁
〜ｃｌｋ₈（図１参照）でサンプリングすると、０．５
の確率で「Ｈｉ」または「Ｌｏ」をとる信号を第１〜第
８系統のバーストデータとして出力してしまう。

【００４９】今、図４のＡＮＤゲート４１１₁を例にと
る。ＡＮＤゲート４１１₁は、（ｉ＝７）信号線３２₁₁
〜３２₅₁と接続されている。（ｉ＝７）信号線３２₁₁〜
３２ ₅₁が全て、「Ｈｉ」に設定される確率Ｐｅ₁は、確
率０．５を７乗した値をさらに５乗した値であり、次式
（１）で示される。言い換えれば、次式（１）で示され
る値は、ＡＮＤゲート４１１₁が「Ｈｉ」を出力する確
率でもある。Ｐｅ₁＝（０．５⁷）⁵＝２．９＊１０^(-11)…（１）同様に、図４のＡＮＤゲート４１１₂〜４１１₈のそれ
ぞれも、上式（１）で示される通りの確率で「Ｈｉ」を
出力する。

【００５０】次に、図５のＡＮＤゲート４１３₁を例に
とる。（ｉ＝６）信号線３２₁₂〜３２₆₂が全て、「Ｈ
ｉ」に設定された場合、ＡＮＤゲート４１３₁は「Ｈ
ｉ」を出力する。ＡＮＤゲート４１３₁が「Ｈｉ」を出
力する確率Ｐｅ₂は、次式（２）で示される通り、確率
０．５を６乗した値をさらに６乗した値となる。Ｐｅ₂＝（０．５⁶）⁶＝１．５＊１０^(-11)…（２）同様に、ＡＮＤゲート４１３₂〜４１３₈のそれぞれ
も、上式（２）で示される確率で「Ｈｉ」を出力する。

【００５１】次に、図６のＡＮＤゲート４１５₁を例に
とる。（ｉ＝５）信号線３２₁₃〜３２₇₃が全て、「Ｈ
ｉ」に設定された場合、ＡＮＤゲート４１５₁は「Ｈ
ｉ」を出力する。ＡＮＤゲート４１５₁が「Ｈｉ」を出
力する確率Ｐｅ₃は、次式（３）で示される通り、確率
０．５を５乗した値をさらに７乗した値となる。Ｐｅ₃＝（０．５⁵）⁷＝２．９＊１０^(-11)…（３）同様に、ＡＮＤゲート４１５₂〜４１５₈のそれぞれ
も、上式（３）で示される確率で「Ｈｉ」を出力する。

【００５２】以上の結果から、ランダムなデータ（不定
値を有する信号）がデジタルＰＬＬ回路１に与えられた
場合、ＡＮＤゲート４１１₁〜４１１₈、４１３₁〜４
１３ ₈および４１５₁〜４１５₈のいずれかが「Ｈｉ」
を出力する確率、つまり、先頭検出信号が「Ｈｉ」にな
る確率は、Ｐｅ₁、Ｐｅ₂およびＰｅ₃で表される。言
い換えれば、Ｐｅ₁、Ｐｅ₂およびＰｅ₃は、不定値を
有する入力信号がバーストデータの先頭として誤検出さ
れる確率を示す。伝送品質として、例えばビットエラー
レート１０^(-9)が要求される通信システムにおいて、Ｐ
ｅ₁、Ｐｅ₂およびＰｅ₃は十分に小さい値である。本
先頭検出部１２を採用すれば、先頭の誤検出に起因し
て、デジタルＰＬＬ回路１でビットエラーが引き起こさ
れたとしても、実用上問題ないことが判る。

【００５３】また、ＡＮＤゲート４１１₁〜４１１
₈は、５本の（ｉ＝７）信号線としか接続されない。つ
まり、ＡＮＤゲート４１１₁〜４１１₈は、入力バース
トデータの各ビットの幅が、本来の１ビット幅ＢＷと比
較して５／８位相分以上あれば、「Ｈｉ」および「Ｌ
ｏ」を正しく出力できる。ＡＮＤゲート４１３₁〜４１
３₈は、各ビットの幅が、１ビット幅の６／８位相分以
上であれば、「Ｈｉ」および「Ｌｏ」を正しく出力でき
る。ＡＮＤゲート４１５₁〜４１５₈は、各ビットの幅
が、１ビット幅ＢＷの７／８位相分以上であれば、「Ｈ
ｉ」および「Ｌｏ」を正しく出力できる。上述したよう
に、入力バーストデータの各ビットの幅は、たとえ変動
したとしても、１ビット幅ＢＷの５／８位相分以上あ
る。したがって、ＡＮＤゲート４１１₁〜４１１₈、４
１３₁〜４１３₈、および４１５₁〜４１５₈は、各ビ
ット幅が変動しても、入力バーストデータの先頭を確実
に誤りなく検出する。

【００５４】また、以上のＡＮＤゲート４１１_b（ｂ＝
１，２…，８）は、５個のシフトレジスタ３１_b〜３１
_(b+4)が保持する連続７ビットのパターンが、識別パタ
ーンと完全に一致した場合に、入力バーストデータの先
頭が検出されたと判定する。この判定に応答して、ＯＲ
ゲート４１７は先頭検出信号を出力する。このように、
識別パターンとの一致／不一致の判定に、可能な限り多
くのビット数（つまり７ビット）を用いることにより、
入力バーストデータの先頭は確実に検出される。また、
ＡＮＤゲート４１３_b（ｂ＝１，２…，８）は、６個の
シフトレジスタ３１_b〜３１_(b+5)が保持する最新６ビ
ットのパターンが、識別パターンと一致した場合、また
は、ＡＮＤゲート４１５_b（ｂ＝１，２…，８）は、７
個のシフトレジスタ３１_b〜３１_(b+5)が保持する最新
５ビットのパターンが、識別パターンと一致した場合、
入力バーストデータの先頭が検出されたと判定する。こ
のように、識別パターンとの一致／不一致の判定に、よ
り少ないビット数（つまり最新の６ビットまたは最新の
５ビット）を用いることにより、入力バーストデータの
先頭は即座に検出される。ここで、注意を要するのは、
より少ないビット数を単純に判定に用いれば、バースト
データの先頭が誤検出される確率が上がる。しかし、本
実施形態では、ＡＮＤゲート４１３_bまたは４１５_bに
接続されるデコード部３２（つまりシフトレジスタ３
１）の個数（請求項におけるｑに相当する）をより多く
することで、誤検出の確率を下げている。つまり、上述
の例では、ＡＮＤ４１３₁には、６本の（ｉ＝６）信号
線３２₁₂〜３２₆₂を通じて６個のデコード部３２₁〜３
２₆（６個のシフトレジスタ３１₁〜３１₆）と接続さ
れている。ＡＮＤ４１５₁には、７本の（ｉ＝５）信号
線３２₁₃〜３２₇₃を通じて７個のデコード部３２₁〜３
２₇（７個のシフトレジスタ３１₁〜３１₇）と接続さ
れている。以上、請求項における「連続するｑ個のデコ
ード部」とは、連続するｑ系統のバーストデータ（連続
する位相位置φ_bが連続するｑ個のクロック信号ｃｌｋ
_bでサンプリングされたもの）が入力されるｑ個のデコ
ード部３２を意味する。

【００５５】なお、パルス幅歪み等が発生する程度は、
本デジタルＰＬＬ回路１が適用される通信システム毎に
変わる。そのため、各シフトレジスタ３１₁〜３１₈の
容量、および、デコード部３２₁〜３２₈が取り扱うビ
ット数は、通信システムに要求されるビットレート等の
仕様に応じて、最適に選ばれる必要があることに注意を
要する。つまり、本願発明の技術的範囲は、各シフトレ
ジスタ３１₁〜３１₈の容量が７ビットであると限定さ
れたり、デコード部３２₁〜３２₈が取り扱うビット数
が５〜７ビットであると限定されてはならない。先頭の
誤検出が発生する確率を変更するには、シフトレジス
タ３１の段数および／または容量を増減したり、各デ
コード部３１が判定に用いるビット数を増減したり、
各ＡＮＤゲート４１１、４１３および／または４１５に
接続される信号線３２の本数を増減したりすればよい。

【００５６】次に、図７を参照して、初期クロック位相
検出部３３２を詳細に説明する。図７において、初期ク
ロック位相検出部３３２には、ＡＮＤゲート４１１₁〜
４１１₈、４１３₁〜４１３₈、および４１５₁〜４１
５₈の演算結果が、信号線４１８₁〜４１８₈、４１１
０₁〜４１１０₈および４１１２₁〜４１１２₈を通じ
て入力される。初期クロック位相検出部３３２は、上記
演算結果が入力されると、予め定められた規則α（図８
参照）に従って動作して、最適な位相位置φ_OP _Tを有す
るクロック信号ｃｌｋ_OPTを特定する。ここで、クロッ
ク信号ｃｌｋ_OP _Tは、クロック信号ｃｌｋ₁〜ｃｌｋ₈
のいずれかである。図８の規則αには、「Ｈｉ」の演算
結果を出力したＡＮＤゲート毎に、選択すべきクロック
信号ｃｌｋ_OPTが示されている。例えば、図８の最上段
に示すように、ＡＮＤゲート４１１₁が「Ｈｉ」を出力
した場合、第３相のクロック信号ｃｌｋ₃が選択され
る。また、上から２番目の段に示すように、ＡＮＤゲー
ト４１１₂が「Ｈｉ」を出力した場合、第４相のクロッ
ク信号ｃｌｋ₄が選択される。以降、図示した通りに、
最適なクロック信号ｃｌｋ_OPTが選択される。

【００５７】図８の規則αは、以下に説明するようにし
て定められる。図９（ａ）において１ビット幅ＢＷおよ
び位相差Δφは既知の値である。例えば、ＡＮＤゲート
４１１₁が「Ｈｉ」を出力するには、５本の（ｉ＝７）
信号線３２₁₁〜３２₅₁が「Ｈｉ」に設定されなければな
らない（図３および図４参照）。つまり、図９（ｂ）に
示すように、バーストデータの各ビットにゆらぎが生じ
ていても、当該各ビットは少なくとも位相位置φ₁〜φ
₅をカバーする。したがって、クロック信号ｃｌｋ₃が
各ビットの中間点ＣＰに位置する可能性が最も高い。そ
のため、図８に示すように、ＡＮＤゲート４１１₁の演
算結果が「Ｈｉ」の場合、クロック信号ｃｌｋ₃が選ば
れる。以下、同様に、ＡＮＤゲート４１１₂〜４１１₆
が「Ｈｉ」を出力した場合、クロック信号ｃｌｋ₄〜ｃ
ｌｋ₈が選ばれる。また、ＡＮＤゲート４１１₈および
４１１₈が「Ｈｉ」を出力した場合、クロック信号ｃｌ
ｋ ₁およびｃｌｋ₂が選ばれる。

【００５８】また、図８において、ＡＮＤゲート４１３
₁が「Ｈｉ」を出力するには、６本の（ｉ＝６）信号線
３２₁₂〜３２₆₂が「Ｈｉ」に設定されなければならない
（図３および図５参照）。つまり、図９（ｃ）のよう
に、バーストデータの各ビットは少なくとも、位相位置
φ₁〜φ₆をカバーする範囲内でゆらぐ。したがって、
クロック信号ｃｌｋ₃が各ビットの中間点ＣＰに位置す
る可能性が最も高い。そのため、図８に示すように、Ａ
ＮＤゲート４１３₁が「Ｈｉ」を出力した場合、クロッ
ク信号ｃｌｋ₃が選択される。以下、同様に、ＡＮＤゲ
ート４１３₂〜４１３₆が「Ｈｉ」を出力した場合、ク
ロック信号ｃｌｋ₄〜ｃｌｋ₈が選ばれる。また、ＡＮ
Ｄゲート４１３₇および４１３₈が「Ｈｉ」を出力した
場合、クロック信号ｃｌｋ₁およびｃｌｋ₂が選ばれ
る。

【００５９】さらに、図８において、ＡＮＤゲート４１
５₁が「Ｈｉ」を出力するには、７本の（ｉ＝５）信号
線３２₁₃〜３２₇₃が「Ｈｉ」に設定されなければならな
い（図３および図６参照）。つまり、図１０のように、
バーストデータの各ビットは少なくとも、位相位置φ₁
〜φ₇をカバーする範囲内でゆらぐ。したがって、クロ
ック信号ｃｌｋ₄が各ビットの中間点ＣＰに位置する可
能性が最も高い。そのため、図８に示すように、ＡＮＤ
ゲート４１５₁の演算結果が「Ｈｉ」の場合、クロック
信号ｃｌｋ₄が選ばれる。以下、同様に、ＡＮＤゲート
４１５₂〜４１５₅が「Ｈｉ」を出力した場合、クロッ
ク信号ｃｌｋ₅〜ｃｌｋ₈が選ばれる。ＡＮＤゲート４
１５₆〜４１３₈が「Ｈｉ」を出力した場合、クロック
信号ｃｌｋ₁〜ｃｌｋ₃が選ばれる。初期クロック位相
検出部３３２は、以上の規則αに従って、各ビットの中
間点ＣＰに最も近接するクロック信号ｃｌｋ_OPTを特定
する。初期クロック位相検出部３３２は、特定されたク
ロック信号ｃｌｋ_OPTを示す値を生成し、これを初期最
適位相情報として、クロック位相調整部１３（図１１参
照）に送信する。

【００６０】次に、図１１を参照して、クロック位相調
整部１３を詳細に説明する。図１１において、クロック
位相調整部１３は、最適位相保持部１１０１と、エッジ
位置検出部１１０２と、７個のレジスタ１１０３₁〜１
１０３₇と、セレクタ１１０４と、アドレス制御部１１
０５と、カウンタ１１０６と、レジスタ１１０７と、加
算回路１１０８と、割り算回路１１０９と、アップパル
ス発生部１１１０と、ダウンパルス発生部１１１１とを
含む。

【００６１】最適位相保持部１１０１は、先頭検出信号
の受信により動作を開始する。その後、最適位相保持部
１１０１は、入力された初期最適位相情報、つまりクロ
ック信号ｃｌｋ_OPTの値を保持する。最適位相保持部１
１０１は、現在保持しているクロック信号ｃｌｋ_OPTを
初期値として用いる。つまり、このクロック信号ｃｌｋ
_OPTを示す値はそのまま、最適位相情報として、バス１
１０を通じて、セレクタ１１０４およびデータ再生部１
４（後述）に送信される。初期最適位相情報により特定
される位相位置φ_OPT（つまりクロック信号ｃｌ
ｋ_OPT）は、入力バーストデータの先頭から導出され
る。そのため、この位相位置φ_OPTは、初期の時点では
有効であるが、時間が経過すると有効でなくなる場合が
ある。なぜなら、各ビットの中間点ＣＰがパルス幅歪み
および／またはジッタ成分の条件により時間変動するか
らである。そこで、クロック位相調整部１３は、以下の
ようにして、最適位相情報により特定される最適な位相
位置φ_OPTを、各ビットの中間点ＣＰに追従させる。

【００６２】エッジ位置検出部１１０２は、データバス
１５を通じて入力される第１〜第８系統のバーストデー
タに基づいて、各ビットの前縁ＬＥ（立ち上がりエッ
ジ）または後縁ＲＥ（立ち下がりエッジ）のエッジ位置
φ_EDGEを検出する。検出されたエッジ位置φ_EDGEは、エ
ッジ位置情報として、バス１１０１２を通じて、セレク
タ１１０４およびカウンタ１１０６に送信される。この
エッジ位置検出部１１０２は、より具体的には、図１２
に示す構成を有する。図１２において、エッジ位置検出
部１１０２は、８個の排他的論理和回路１２０１₁〜１
２０１₈と、８個の判定回路１２０２₁と、８個のＡＮ
Ｄゲート１２０３₁〜１２０３₈と、Ｄ型フリップフロ
ップ１２０４₁〜１２０４₈とを含む。各排他的論理和
回路１２０１_b（ｂ＝１，２…，８）には、互いに位相
位置が隣り合う２個のクロック信号ｃｌｋ_bおよびｃｌ
ｋ_(b+1)でサンプリングされた第ｂ系統および第（ｂ＋
１）系統のバーストデータが入力される。例えば、排他
的論理和回路１２０１₁には、第１系統および第２系統
のバーストデータが入力される。また、排他的論理和回
路１２０１₈には、第８系統および第１系統のバースト
データが入力される。

【００６３】各排他的論理和回路１２０１_bは、入力さ
れる第ｂ系統および第（ｂ＋１）系統のバーストデータ
の排他的論理和を演算して、入力バーストデータにおい
て、レベルが「Ｈｉ」から「Ｌｏ」へと変わる変化点、
または「Ｌｏ」から「Ｈｉ」へと変わる変化点を検出す
る。各排他的論理和回路１２０１_bは、変化点を検出し
た場合、「Ｈｉ」を出力し、変化点を検出しなかった場
合、「Ｌｏ」を出力する。各排他的論理和回路１２０１
_bでは、２種類の変化点が検出される。第１の変化点
は、各ビットの前縁ＬＥまたは後縁ＲＥに起因してお
り、本クロック位相調整部１３にとって必要なエッジ位
置情報である。例えば、図１３（ａ）に示した例では、
位相位置φ₁およびφ₂の間に、各ビットの前縁ＬＥが
存在する。この場合、排他的論理和回路１２０１₁のみ
が「Ｈｉ」を出力し、他の排他的論理和回路１２０１₂
〜１２０１₈は「Ｈｉ」を出力しない。一方、第２の変
化点は、入力バーストデータに重畳される雑音に起因
し、不要な情報である。かかる不要な第２の変化点も、
各排他的論理和回路１２０１_bは検出してしまう。図１
３（ｂ）のように、雑音（矢印β参照）が瞬間的に発生
した場合、排他的論理和回路１２０１₁および１２０１
₂が「Ｈｉ」を出力する。本クロック位相調整部１３の
処理には、各ビットの前縁ＬＥまたは後縁ＲＥの位置情
報のみが必要となるため、雑音に起因する第２の変化点
は不要である。

【００６４】そこで、各判定回路１２０２_b（ｂ＝１，
２…，８）には、位相位置が連続する５個のクロック信
号ｃｌｋ_(b+1)〜ｃｌｋ_(b+5)でサンプリングされた第
（ｂ＋１）系統〜第（ｂ＋５）系統のバーストデータが
入力される。例えば、判定回路１２０２₁には、第２系
統から第６系統のバーストデータが入力される。また、
判定回路１２０２₈には、第１系統から第５系統のバー
ストデータが入力される。

【００６５】各判定回路１２０２_bは、ＡＮＤゲート１
２０２_b1および１２０２_b2と、ＯＲゲート１２０２_b3と
を含む。便宜上、図１２には、判定回路１２０２₁の内
部構成のみが示され、判定回路１２０２₂〜１２０２₈
の内部構成は示されない。以下、判定回路１２０２₁の
内部構成を代表的に説明する。ＡＮＤゲート１２０２ ₁₁
には、第２系統〜第５系統のバーストデータがそのまま
入力される。したがって、入力バーストデータが図１３
（ａ）のような波形を有する場合、全系統のバーストデ
ータが「Ｈｉ」を示すので、ＡＮＤゲート１２０２₁₁は
「Ｈｉ」を出力する。つまり、ＡＮＤゲート１２０２₁₁
は、位相位置φ₂〜φ₅において、「Ｈｉ」が続いてい
るか否かを検出している。また、入力バーストデータが
図１３（ｂ）のような波形を有する場合、いずれかの系
統のバーストデータが「Ｌｏ」を示すので、ＡＮＤゲー
ト１２０２₁₁は「Ｌｏ」を出力する。また、ＡＮＤゲー
ト１２０２₁₂には、第２系統〜第５系統のバーストデー
タが反転された後に入力される。したがって、全系統の
バーストデータが「Ｌｏ」の場合に限り、ＡＮＤゲート
１２０２₁₂は「Ｈｉ」を出力する。つまり、ＡＮＤゲー
ト１２０２₁₂は、位相位置φ₂〜φ₅において、「Ｌ
ｏ」が続いているか否かを検出している。また、ＡＮＤ
ゲート１２０２₁₁および１２０２₁₂の出力は、ＯＲゲー
ト１２０２₁₃に入力される。いずれかの出力が「Ｈｉ」
の場合、ＯＲゲート１２０２₁₃は、「Ｈｉ」を出力す
る。他の判定回路１２０２_b（ｂ＝２…，８）もまた、
判定回路１２０２₁と同様に動作するが、入力されるバ
ーストデータの系統が異なるので、位相位置φ_b〜φ
_(b+4)において、「Ｈｉ」または「Ｌｏ」が続いている
か否かを検出する。

【００６６】ＡＮＤゲート１２０３_b（ｂ＝１，２…，
８）は、上述した排他的論理和回路１２０１_bの出力
と、判定回路１２０２_bの出力との論理積をとる。つま
り、排他的論理和回路１２０１_bにより「Ｌｏ」から
「Ｈｉ」への変化点または「Ｈｉ」から「Ｌｏ」への変
化点が検出され、かつ判定回路１２０２_bにより「Ｈ
ｉ」または「Ｌｏ」の連続が検出した場合、ＡＮＤゲー
ト１２０３_bの出力は「Ｈｉ」となる。例えば、入力バ
ーストデータが図１３（ａ）に示すような場合、ＡＮＤ
ゲート１２０３_bのみが「Ｈｉ」を出力し、これによっ
て、位相位置φ₁およびφ₂の間に、ビットの前縁ＬＥ
に起因する第１の変化点が検出される。また、例えば、
入力バーストデータが図１３（ｂ）に示すような場合、
ＡＮＤゲート１２０３_bは、位相位置φ₁およびφ₂の
間に変化点があっても、判定回路１２０２_bにより「Ｈ
ｉ」の連続が検出されないので、「Ｈｉ」を出力しな
い。つまり、ＡＮＤゲート１２０３₁は、位相位置φ₁
およびφ₂の間にはビットの前ＬＥまたは後縁ＲＥでは
なく、雑音（矢印β参照）が発生していると判定する。
以上のように、ＡＮＤゲート１２０１_b、判定回路１２
０２_bおよびＡＮＤゲート１２０３_bの組み合わせによ
り、ビットの前縁ＬＥまたは後縁ＲＥに起因する第１の
変化点のみが検出される。

【００６７】Ｄ型フリップフロップ１２０４_b（ｂ＝
１，２…，８）は、ＡＮＤゲート１２０３_bの出力を保
持する。各フリップフロップ１２０４_bが保持する値
は、同じタイミングで送出され、バス１１０１２上で多
重される。これによって、８ビット幅のエッジ位置情報
が生成される。エッジ位置情報は、ビットのエッジ位置
φ _EDGEを位相位置φ₁〜φ₈のいずれかにより特定す
る。例えば、入力バーストデータが図１３（ａ）に示す
ような場合、フリップフロップ１２０４₁のみが「Ｈ
ｉ」を出力し、他のフリップフロップ１２０４₂〜１２
０４₈は「Ｌｏ」を出力する。したがって、エッジ位置
情報は、（Ｈｉ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌ
ｏ，Ｌｏ）となる。この場合、エッジ位置φ_EDGEは位相
位置φ₁に相当する。

【００６８】以上説明したように、エッジ位置検出部１
１０２は、雑音等に起因するレベルの変化に反応するこ
となく、ビットの前縁または後縁に起因するレベル変化
のみを反応する。さらに、エッジ位置検出部１１０２
は、検出したエッジ位置φ_EDGEを位相位置φ_bで示すエ
ッジ位置情報を、バス１１０１２を通じて、セレクタ１
１０４とカウンタ１１０６に送信する。

【００６９】再度図１１を参照する。セレクタ１１０４
には、エッジ位置情報および最適位相情報とが入力され
る。以下、説明を明確にするために、セレクタ１１０４
に入力された最適位置情報、つまり最適位相保持部１１
０１により現在保持されている最適位置情報が示す最適
な位相位置φ_OPTを、前回最適な位相位置φ_OPT’と称
する。まず、エッジ位置情報が示すエッジ位置φ
_EDGEと、前回最適な位相位置φ_OPT’との関係につい
て、図１４を参照して説明する。図１４（ａ）に示すよ
うに、前回最適な位相位置φ_OPT’は、前回の処理にお
いて、入力バーストデータの各ビットの中間点に最も近
接すると判定された位相位置である。しかし、パルス幅
歪みおよび／またはジッタ成分により、前回最適な位相
位置φ_OPT’が、ある程度の時間が経過した後も、各ビ
ットの中間点ＣＰに最も近接するとは限らない。つま
り、前回の最適な位相位置φ_OPT’が新しい最適な位相
位置φ_OPTに更新されないと仮定した場合、図１４
（ｂ）に示すように、時間経過と共に、前回最適な位相
位置φ_OPT’は、現在の各ビットの中間点ＣＰから離れ
てしまう場合がある。

【００７０】また、１ビット幅ＢＷは、変動しうるが、
既知である。したがって、パルス幅歪み等がビットに生
じないという条件下では、エッジ位置φ_EDGEから中間点
ＣＰまでの時間ｄもまた既知である。さらに、位相位置
φ₁〜φ₈において、隣り合うもの同士の差Δφが同一
である場合には、時間ｄはΔφに比例する。今、この時
間ｄを４＊Δφ（つまり、４／８位相）とする。この場
合、エッジ位置φ_EDGEに４＊Δφを足し合わせた位置
が、本来の中間点ＣＰに最も近いとみなせる。つまり、
φ_EDGE＋４＊Δφは、現在の各ビットの中間点ＣＰ（以
下、現在の中間点ＣＰ_PREと称す）として最も確からし
い位置を表す。セレクタ１１０４は、以上のような演算
を行って、現在の中間点ＣＰ_PREを求める。また、エッ
ジ位置φ_EDGEはおよび現在の中間点ＣＰ_PREは、位相位
置φ₁〜φ₈のいずれかで表されることになる。

【００７１】次に、セレクタ１１０４は、現在の中間点
ＣＰ_PREと前回最適な位相位置φ_OP _T’とを比較する。
比較の結果、現在の中間点ＣＰ_PREが前回最適な位相位
置φ _OPT’と等しい位置ならば、セレクタ１１０４はレ
ジスタ１１０３₄に蓄積された重み付け値「０」を取り
出して、評価値「０」として出力する。また、図１５
（ａ）のように、現在の中間点ＣＰ_PREが前回最適な位
相位置φ_OPT’を基準として前に１／８位相分ずれてい
るならば、セレクタ１１０４はレジスタ１１０３ ₅に蓄
積された重み付け値「−１」を取り出して、評価値「−
１」として得る。また、図１５（ｂ）のように、現在の
中間点ＣＰ_PREが前回最適な位相位置φ_OP _T’を基準と
して後ろに１／８位相分ずれているならば、セレクタ１
１０４はレジスタ１１０３₅に蓄積された重み付け値
「＋１」を、評価値「＋１」として得る。他の場合も同
様に、現在の中間点ＣＰ_PREが位相位置φ_OPTを基準と
して前に２／８位相分または３／８位相分ずれているな
らば、評価値「−２」または「−３」が得られる。ま
た、現在の中間点ＣＰ_PREが位相位置φ_OPTに対して後
ろに２／８位相分または３／８位相分ずれているなら
ば、評価値「＋２」または「＋３」が得られる。セレク
タ１１０４は、以上の説明したように、エッジ位置情報
の入力毎に、現在の中間点ＣＰ_PREを導出して、「−
３」〜「＋３」のいずれかの評価値を得る。評価値は、
上述から明らかなように、前回最適な位相位置φ _OPT’
を基準とした現在の中間点ＣＰ_PREのずれを示し、セレ
クタ１１０４からアドレス制御部１１０５へと送信され
る。

【００７２】ところで、エッジ位置情報は、セレクタ１
１０４だけでなく、バス１１０１２を通じてカウンタ１
１０６にも送信される。カウンタ１１０６は、エッジ位
置情報の入力毎に（つまりエッジ位置φ_EDGEの検出毎
に）、カウント値をインクリメントして、アドレス制御
部１１０５に出力する。したがって、評価値とカウント
値とがアドレス制御部１１０５に入力される。アドレス
制御部１１０５の後段には、ａワード分（請求項におけ
るａに相当）の評価値を保持可能なレジスタ１１０７が
接続される。アドレス制御部１１０５は、入力されたカ
ウント値に基づいて、評価値をレジスタ１１０７に書き
込む。つまり、カウント値は、評価値を書き込むための
アドレス位置を特定している。このように、評価値は、
各ビットのエッジ位置φ_EDGEが検出される度に、レジス
タ１１０７に順次蓄積される。評価値がａワード分蓄積
されると、加算回路１１０８は、ａワード分の評価値を
レジスタ１１０７から得て、得られた評価値の合計をと
る。その後、割り算回路１１０９は、評価値の合計をａ
で割る。これによって、ａ個の評価値の平均値が算出さ
れる。算出された平均値は、アップパルス発生部１１１
０およびダウンパルス発生部１１１１に出力される。ア
ップパルス発生部１１１０は、入力された平均値が「＋
１」以上である場合にのみ、最適位相保持部１１０１に
アップパルスを出力する。ダウンパルス発生部１１１１
は、入力された平均値が「−１」以上である場合にの
み、最適位相保持部１１０１にダウンパルスを出力す
る。

【００７３】アップパルスおよびダウンパルスは、ａ回
検出された中間点ＣＰ_PREが平均的に、前回最適な位相
位置φ_OPT’に対して後ろおよび前にずれていることを
示す。最適位相保持部１１０１は、入力されたアップパ
ルスまたはダウンパルスに基づいて、現在の最適な位相
位置φ_OPTを示す新しい最適位相情報を生成し保持す
る。より具体的には、アップパルスの入力時には、図１
６（ａ）のように、前回最適な位相位置φ_OPT’から１
位相差Δφ分だけ前の方向にずらされたものが、現在の
最適位相位置φ_OPTとして得られる。一方、ダウンパル
スの入力時に得られる現在の最適位相位置φ_OPTは、図
１６（ｂ）に示すように、前回最適な位相位置φ_OPT’
から１位相差Δφ分だけ後ろの方向にずれたものであ
る。以上のような新しい最適位相情報は、バス１１０を
通じてデータ再生部１４に出力される。

【００７４】ところで、アップパルスまたはダウンパル
スは、カウンタ１１０６にも出力される。カウンタ１１
０６は、入力されたいずれかのパルスをリセット信号と
みなし、カウント動作をリセットする。したがって、レ
ジスタ１１０７には、ａ個の評価値の平均値が新規に蓄
積されるので、現在最適な位相位置φ_OPTが随時更新さ
れていく。以上のようにして、最適位相保持部１１０１
は、所定の時間毎に（エッジ位置φ_EDGEがａ回検出され
る度に）、新しい最適な位相位置φ_OPTを検出する。こ
れによって、最適な位相位置φ_OPTは常に、入力バース
トデータの各ビットの中心点ＣＰに追従させることがで
きる。

【００７５】次に、図１７を参照して、データ再生部１
４を詳細に説明する。図１７において、データ再生部１
４は、セレクタ１４０１と、多数決回路１４０２と、ポ
インタ制御部１４０３と、エラスティックバッファ１４
０４と、読み出し部１４０５とを含む。なお、セレクタ
１４０１および多数決回路１４０２とは、データ判別部
１４０６を構成する。セレクタ１４０１には、データバ
ス１５（図１参照）を通じて、第１系統〜第８系統のバ
ーストデータが入力される。さらに、セレクタ１４０１
には、バス１１０を通じて、現在最適な位相位置φ_OPT
を示す最適位相情報が入力される。φ _OPTは、φ_b（ｂ
は１〜８のいずれかの自然数）で特定される。セレクタ
１４０１は、最適位相情報の入力毎に得られる最適な位
相位置φ_OPT（つまり、φ_b）を中心として、後ろの位
相位置φ_(b-1)および前のφ_(b+1)を選択する。例え
ば、φ_OPTがφ₅であった場合、図１８に示すように、
位相位置φ₄〜φ₆とが選択される。その後、セレクタ
１４０１は、位相位置φ_(b-1)〜φ_(b+1)を有するクロ
ック信号ｃｌｋ_(b-1)〜ｃｌｋ_(b+1)を選択する。次
に、セレクタ１４０１は、入力された全系統のバースト
データから、クロック信号ｃｌｋ_(b-1)〜ｃｌｋ_(b+1)
でサンプリングされた第（ｂ−１）〜第（ｂ＋１）系統
のバーストデータのみを選択して、多数決回路１４０２
に出力する。

【００７６】また、ポインタ制御部１４０３には、先頭
検出信号、最適位相情報および８相のクロック信号ｃｌ
ｋ₁〜ｃｌｋ₈が入力される。ポインタ制御部１４０３
は、先頭検出信号の入力に応答して動作を開始する。動
作開始後、ポインタ制御部１４０３は、最適位相情報が
示すφ_OPT（つまりφ_b）を有するクロック信号ｃｌｋ
_bを、入力されたクロック信号ｃｌｋ₁〜ｃｌｋ₈から
選択する。さらに、ポインタ制御部１４０３は、クロッ
クｃｌｋ_b（位相位置φ_b）に同期して、第１のカウン
ト値をインクリメントした後に、インクリメントされた
第１のカウンタ値を多数決回路１４０２に出力する。

【００７７】多数決回路１４０２は、入力された第（ｂ
−１）〜第（ｂ＋１）系統のバーストデータの多数決を
とって、後段のエラスティックバッファ１４０４に書き
込むべきビット（レベル「Ｈｉ」またはレベル「Ｌ
ｏ」）を決定する。例えば、第（ｂ−１）、第ｂおよび
第（ｂ＋１）系統のバーストデータが「Ｈｉ」、「Ｌ
ｏ」および「Ｈｉ」を示す場合、「Ｈｉ」の個数が「Ｌ
ｏ」の個数を上回っているので、レベル「Ｈｉ」を書き
込むべきビット（バーストデータ）として判別する。そ
の後、多数決回路１４０２は、ポインタ制御部１４０３
から入力された第１のカウント値に従って、判別された
ビット（バーストデータ）をエラスティックバッファ１
４０４に書き込む。つまり、第１のカウント値は、エラ
スティックバッファ１４０４における書き込み位置を示
している。また、第１のカウント値は、クロック信号ｃ
ｌｋ_bと同期しているので、この書き込みもまた、クロ
ック信号ｃｌｋ_bと同期している。

【００７８】なお、多数決回路１４０２は、本デジタル
ＰＬＬ回路１の必須の構成でないことには注意を要す
る。しかしながら、多数決回路１４０２は、簡単に言え
ば、入力バーストデータに生じうる雑音に対する耐性を
向上させるので、デジタルＰＬＬ回路１に備えられるこ
とが好ましい。以下、雑音に対する耐性の向上について
説明する。本質的には、セレクタ１４０１は、全系統の
バーストデータから選択される第ｂ系統のバーストデー
タのみをエラスティックバッファ１４０４に書き込めば
よい。これによって、本デジタルＰＬＬ回路１の目的
（つまり、無入力区間とバーストデータとを正確に識別
して、バーストデータのみを正しく再生すること）は達
成される。

【００７９】さて、雑音はランダムに発生するので、最
適位相位置φ_OPT（φ_b）で雑音が入力バーストデータ
に重畳される場合がある。かかる場合、クロック信号ｃ
ｌｋ _b（位相位置φ_b）でサンプリングされた第ｂ系統
のバーストデータにはビット誤りが生じている可能性が
ある。しかしながら、雑音には様々な種類がある。その
中には、入力バーストデータに瞬間的に重畳する雑音が
ある。かかる雑音は、たとえ位相位置φ_bで重畳されて
も、位相位置φ_bの周辺の位相位置φ_(b-1)およびφ
_(b+1)には重畳されないことが多い。つまり、第（ｂ−
１）および第（ｂ＋１）系統のバーストデータにはビッ
ト誤りが生じていない場合が多い。そこで、多数決回路
１４０２は、上述したように、セレクタ１４０１により
選択された第（ｂ−１）〜第（ｂ＋１）系統のバースト
データの多数決をとる。したがって、エラスティックバ
ッファ１４０４に書き込まれるビットには、雑音による
誤りが発生している可能性は、多数決回路１４０２が無
い場合と比較して小さくなる。これによって、入力バー
ストデータに生じうる雑音に対する耐性を向上させるこ
とができる。

【００８０】なお、以上の説明では、セレクタ１４０１
は、第（ｂ−１）〜第（ｂ＋１）系統分、つまり３系統
分のバーストデータを選択していた。しかしながら、選
択されるのは、３系統分に限られず、複数系統分（請求
項におけるｐ系統に相当する）のバーストデータが選択
されればよい。

【００８１】さて、再度、図１７を参照する。ポインタ
制御部１４０３は、動作開始後、第１のカウント値だけ
でなく、第２のカウント値を出力する。以下、第２のカ
ウント値の出力時の動作を説明する。ポインタ制御部１
４０３に入力されるクロック信号ｃｌｋ₁〜ｃｌｋ₈の
中には、システムクロックｃｌｋ_Sと同じ位相位置φ _S
を有するものがある。ポインタ制御部１４０３は、この
システムクロックｃｌｋ_S（位相位置φ_S）に同期し
て、第２のカウント値をインクリメントした後に、イン
クリメントされた第２のカウンタ値を読み出し部１４０
５に出力する。

【００８２】読み出し部１４０５は、ポインタ制御部１
４０３から入力された第２のカウント値に従って、エラ
スティックバッファ１４０４に書き込まれているバース
トデータを読み出す。つまり、第２のカウント値は、エ
ラスティックバッファ１４０４における読み出しアドレ
スを示している。第２のカウント値は、システムクロッ
クｃｌｋ_Sと同期しているので、この読み出しもまた、
システムクロックｃｌｋ_Sと同期して行われることにな
る。ただし、多数決回路１４０２の書き込みアドレスの
初期値と、読み出し部１４０５の読み出しアドレスの初
期値とは、エラスティックバッファ１４０４のアドレス
領域において最も遠くなるように予め選ばれている。読
み出し部１４０５は、読み出したものを再生されたバー
ストデータとして信号線１１１に出力する。

【００８３】（第２の実施形態）次に、図１９を参照し
て、本発明の第２の実施形態に係る光受信回路を説明す
る。図１９において、光受信回路２は、光電変換素子１
５０１と、プリアンプ１５０２と、ＡＧＣアンプ１５０
３と、デジタルＰＬＬ回路１とを含む。光電変換素子１
５０１は、バースト的な光信号が入力されると、入力さ
れた光信号を電気信号に変換する。プリアンプ１５０２
は、光電変換素子１５０１により変換された電気信号を
増幅して、後段のＡＧＣアンプ１５０３に出力する。Ａ
ＧＣアンプ１５０３は、自動利得制御機能を有してお
り、入力された電気信号の振幅値を常に一定に増幅して
出力する。そのために、ＡＧＣアンプ１５０３は、線形
増幅部１５０４と、リファレンス信号発生部１５０５
と、コンパレータ１５０６とを含む。線形増幅部１５０
４は、プリアンプ１５０２からの電気信号を線形に増幅
して、コンパレータ１５０６に出力する。リファレンス
信号発生部１５０５は、リファレンス信号を生成して、
コンパレータ１５０６に出力する。

【００８４】コンパレータ１５０６は、線形増幅部１５
０４から出力された電気信号と、リファレンス信号発生
部１５０５から出力されたリファレンス信号とを比較す
る。コンパレータ１５０６は、電気信号がリファレンス
信号よりも大きい値を有する場合、「Ｈｉ」を示す信号
を出力し、逆に、電気信号がリファレンス信号よりも小
さい値を有する場合、「Ｌｏ」を示す信号を出力する。
したがって、コンパレータ１５０６の出力信号は、第１
の実施形態で説明したバーストデータとなる。このバー
ストデータは、デジタルＰＬＬ回路１に出力される。

【００８５】デジタルＰＬＬ回路１は、図１〜図１８を
参照して説明した構成および機能を有するので、その説
明は簡素化される。デジタルＰＬＬ回路１は、無入力区
間（時間区間Ｔ₁）とバーストデータの入力区間（時間
区間Ｔ₂）とを正確に区別し、入力バーストデータに基
づいて、最適に制御された位相位置φ_OPTを有するクロ
ック信号ｃｌｋ_b（ｂは１、２，…ｎの自然数）を再生
する。そして、デジタルＰＬＬ１に含まれるデータ判別
部１４０６（図１７参照）は、最適な位相位置φ_OPTを
有するクロック信号ｃｌｋ_bに同期して動作して、入力
バーストデータを判別（識別）する。判別されたバース
トデータはエラスティックバッファ１４０４に書き込ま
れる。また、読み出し部１４０５は、システムクロック
ｃｌｋ_Sと同期して動作して、エラスティックバッファ
からデータを読み出す。読み出されたデータは、再生さ
れたバーストデータとして、信号線１１１に出力され
る。この光受信回路２により、バースト的に発生する光
信号は、システムクロックｃｌｋ_Sに同期したデータと
して再生することができる。

【００８６】以上説明したように、本実施形態に係る光
受信回路２は、バーストデータの先頭検出機能を有する
デジタルＰＬＬ回路１を備えている。デジタルＰＬＬ回
路１において特有な事項は、先頭検出部１２が、クロッ
ク位相調整部１３およびデータ再生部１４に対して前置
されることである。これによって、コンパレータ１５０
６にヒステリシス機能を組み込む必要がなくなる。より
具体的には、無入力区間（第１の時間区間Ｔ₁）におい
て、デジタルＰＬＬ回路１には、不定値を有する信号
（ランダムデータ）が入力される。したがって、先頭検
出部１２は、入力ランダムデータをバーストデータとし
て取り扱う。しかしながら、先頭検出部１２が入力ラン
ダムデータから識別パターンを検出する確率は、前式
（１）〜（３）を用いて説明したように、十分に低い。
そのため、先頭検出部１２に対して後置されるクロック
位相調整部１３およびデータ再生部１４が入力ランダム
データに基づいて動作する確率も十分に低く、バースト
データの入力にのみ応答して動作し、バーストデータの
再生処理を行う。言い換えれば、ヒステリシス機能が、
コンパレータ１５０６の出力信号を強制的に「０」に設
定しなくとも、クロック位相調整部１３およびデータ再
生部１４は、バーストデータの入力にのみ応答して動作
し、バーストデータの再生処理を正しく行うことができ
る。

【図面の簡単な説明】

【図１】第１の実施形態に係るデジタルＰＬＬ回路１の
ブロック構成を示している。

【図２】図１のデジタルＰＬＬ回路１への入力バースト
データの波形を模式的に示している。

【図３】図１の先頭検出部１２の詳細な構成を示してい
る。

【図４】図３の先頭パターン検出部３３１について部分
的な構成を詳細に示している。

【図５】図３の先頭パターン検出部３３１について部分
的な構成を詳細に示している。

【図６】図３の先頭パターン検出部３３１について部分
的な構成を詳細に示している。

【図７】図３の初期クロック位相検出部３３２の詳細な
構成を示している。

【図８】図７の規則αを詳細に説明するための図であ
る。

【図９】図８の規則αに関し、最適な位相位置φ_OPTを
有するクロック信号ｃｌｋ_OPTの選び方を説明するため
の図である。

【図１０】図８の規則αに関し、最適な位相位置φ_OPT
を有するクロック信号ｃｌｋ_OPTの選び方を示してい
る。

【図１１】図１のクロック位相調整部１３の詳細な構成
を示している。

【図１２】図１１のエッジ位置検出部１１０２の詳細な
構成を示している。

【図１３】本デジタルＰＬＬ回路１に入力されるバース
トデータ波形の例を示している。

【図１４】図１１のエッジ位置検出部１１０２により生
成されるエッジ位置情報が示すエッジ位置φ_EDGEと、前
回最適な位相位置φ_OPT’との関係を説明するための図
である。

【図１５】図１１のセレクタ１１０４が導出する評価値
と、現在の中間点ＣＰ_PREと前回最適な位相位置
φ_OPT’との間に生じるずれとの関係を示している。

【図１６】図１１の最適位相保持部１１０１における位
相位置φ_OPTの調整の仕方を説明する図である。

【図１７】図１のデータ再生部１４の詳細な構成を示し
ている。

【図１８】図１７のセレクタ１４０１が選択する位相位
置φ_(b-1)〜φ_(b+1)の一例を示している。

【図１９】第２の実施形態に係る光受信回路２の構成を
示している。

【符号の説明】

１…デジタルＰＬＬ回路１０…多相クロック生成部１１…データサンプリング部１２…先頭検出部１３…クロック位相調整部１４…データ再生部３１₁〜３１₈…シフトレジスタ３２₁〜３２₈…デコード部３３１…識別パターン検出部３３２…初期クロック位相検出部１１０２…エッジ位置検出部

Claims

【特許請求の範囲】

【請求項１】入力されたバーストデータに基づいて再
生されるクロック信号の位相が、バーストデータの各ビ
ットに対する最適位置に同期するように調整するデジタ
ルＰＬＬ回路であって、システムクロックに基づいて、１／ｎ位相（ｎは正の整
数）ずつ位相がずらされたｎ相のクロック信号を生成す
る多相クロック生成部と、入力バーストデータを、前記多相クロック生成部で生成
されたｎ相のクロック信号を用いてサンプリングして、
ｎ系統のバーストデータを生成するサンプリング部と、前記サンプリング部が生成したｎ系統のバーストデータ
から、入力バーストデータの先頭を検出するとともに、
検出された先頭に基づいて、前記多相クロック生成部が
生成したｎ相のクロック信号の各位相位置から、最適な
位相位置を検出する先頭検出部と、前記サンプリング部が生成したｎ系統のバーストデータ
から、入力バーストデータの各エッジの位置を検出し
て、前記先頭検出部が検出した最適な位相位置を基準と
して、検出された各エッジの位置に基づいて、クロック
信号の位相位置を現在最適なものに調整するクロック位
相調整部とを含む、デジタルＰＬＬ回路。
【請求項２】前記クロック調整部は、入力バーストデータのエッジの位置を検出するたびに、
検出されたエッジの位置に基づいて、当該ビットの中間
点を導出し、現在設定されている最適な位相位置と、導出されたビッ
トの中間点とのずれに関する評価値を導出して蓄積し、評価値がａ回導出された後に、現在蓄積されているａ個
の評価値の平均値を算出し、算出された平均値に基づいて、クロック信号の位相位置
を現在最適なものに調整する、請求項１に記載のデジタ
ルＰＬＬ回路。
【請求項３】前記クロック調整部は、前記先頭検出部
が入力バーストデータの先頭を検出したタイミングで、
前記サンプリング部が生成したｎ系統のバーストデータ
から、入力バーストデータの各エッジの位置を検出する
ことを開始する、請求項１に記載のデジタルＰＬＬ回
路。
【請求項４】前記バーストデータには、先頭を特定す
るための識別パターンが予め設定されており、前記先頭検出部は、前記サンプリング部が生成したｎ系統のバーストデータ
を保持するｎ個のシフトレジスタと、前記ｎ個のシフトレジスタの後段に１個ずつ接続されて
おり、自身と接続されたシフトレジスタに保持されるビ
ットパターンが、識別パターンと一致するか否かを判定
するｎ個のデコード部とを含み、前記ｎ個のデコード部の判定結果に基づいて、入力バー
ストデータの先頭を検出する、請求項１に記載のデジタ
ルＰＬＬ回路。
【請求項５】各前記シフトレジスタが保持するビット
数ｉは予め定められており、前記デコード部が、自身と接続されたシフトレジスタに
保持されたｉビットのパターンの内、ｊビット（ｊはｊ
＝ｉを満たす自然数）が識別パターンと一致したと判定
したとき、前記先頭検出部は、入力バーストデータの先
頭を検出したとみなす、請求項４に記載のデジタルＰＬ
Ｌ回路。
【請求項６】連続するｑ個（ｑはｑ＜ｎを満たす自然
数）の前記デコード部が、自身と接続されたシフトレジ
スタに保持されたｉビットのパターンの内、最新のｋビ
ット（ｋはｋ＜ｊを満たす自然数）が識別パターンと一
致したと判定したとき、前記先頭検出部は、入力バース
トデータの先頭を検出したとみなし、前記ｑおよびｋは、伝送品質として要求されるビットエ
ラーレートを満足する値に選ばれる、請求項５に記載の
デジタルＰＬＬ回路。
【請求項７】前記先頭検出部は、前記ｎ個のデコード
部の判定結果に基づいて、クロック信号の最適な位相位
置を検出するクロック位相検出部をさらに含み、前記クロック位相検出部は、前記ｎ個のデコード部の判定結果に基づいて、入力バー
ストデータの先頭における各ビットの中心の位相位置を
検出して、検出された中心の位相位置を最適な位相位置
とみなす、請求項４に記載のデジタルＰＬＬ回路。
【請求項８】前記クロック位相調整部は、入力バース
トデータの各エッジの位置を検出するエッジ位置検出部
を含み、前記エッジ位置検出部は、排他的論理和をとって、入力バーストデータにおける
「Ｌｏ」から「Ｈｉ」への変化点または「Ｈｉ」から
「Ｌｏ」への変化点を検出する排他的論理和回路と、前記排他的論理和回路が検出した「Ｌｏ」から「Ｈｉ」
への変化点または「Ｈｉ」から「Ｌｏ」への変化点の後
に、「Ｈｉ」または「Ｌｏ」が連続するか否かを判定す
る判定部とを含み、前記判定部により「Ｈｉ」または「Ｌｏ」が連続すると
判定された場合に限り、前記排他的論理和回路が検出し
た「Ｌｏ」から「Ｈｉ」への変化点または「Ｈｉ」から
「Ｌｏ」への変化点が、入力バーストデータのエッジ位
置として検出される、請求項１に記載のデジタルＰＬＬ
回路。
【請求項９】前記クロック位相調整部が調整した位相
位置に基づいて、前記サンプリング部が生成したｎ系統
のバーストデータから、受信すべきビットを判別する判
別部をさらに含む、請求項１に記載のデジタルＰＬＬ回
路。
【請求項１０】前記判別部は、前記クロック位相調整部が調整した位相位置に基づい
て、前記サンプリング部が生成したｎ系統のバーストデ
ータから、ｐ系統（ｐはｐ≦ｎを満たす自然数）のバー
ストデータを選択する選択部と、前記選択部が選択したｐ系統のバーストデータから、多
数決によって、受信すべきビットを決定する多数決回路
とを含む、請求項９に記載のデジタルＰＬＬ回路。
【請求項１１】前記判別部により判別されたビット
が、前記クロック位相調整部により最適に調整された位
相位置のクロック信号に基づいて書き込まれるエラステ
ィックバッファをさらに含み、前記エラスティックバッファに書き込まれたビットは、
前記システムクロックに基づいて読み出される、請求項
１に記載のデジタルＰＬＬ回路。
【請求項１２】前記エラスティックバッファへの書き
込みおよび読み出しのタイミングは、前記先頭検出部が
入力バーストデータの先頭を検出した時点である、請求
項１１に記載のデジタルＰＬＬ回路。
【請求項１３】バースト的な光信号を受信する光受信
回路であって、入力された光信号を電気信号に変換する光電変換素子
と、前記光電変換素子により変換された電気信号を増幅する
アンプと、前記アンプにより出力された電気信号と、所定のしきい
値とを比較して、当該電気信号をデジタルデータに変換
するコンパレータと、前記コンパレータにより変換されたデジタルデータに基
づいて再生されるクロック信号の位相が、当該デジタル
データの各ビットに対する最適位置に同期するように調
整するデジタルＰＬＬ回路とを含み、前記デジタルＰＬＬ回路は、システムクロックに基づいて、１／ｎ位相（ｎは正の整
数）づつ位相がずらされたｎ相のクロック信号を生成す
る多相クロック生成部と、入力デジタルデータを、前記多相クロック生成部で生成
されたｎ相のクロック信号を用いてサンプリングして、
ｎ系統のデジタルデータを生成するサンプリング部と、前記サンプリング部が生成したｎ系統のデジタルデータ
から、入力デジタルデータの先頭を検出するとともに、
検出された先頭に基づいて、前記多相クロック生成部が
生成したｎ相のクロック信号の各位相位置から、最適な
位相位置を検出する先頭検出部と、前記サンプリング部が生成したｎ系統のデジタルデータ
から、入力デジタルデータの各エッジの位置を検出し
て、前記先頭検出部が検出した最適な位相位置を基準と
して、検出されたエッジの位置に基づいて、クロック信
号の位相位置を現在最適なものに調整するクロック位相
調整部とを含む、光受信回路。