JP2001053734A

JP2001053734A - バースト光信号用の光受信回路

Info

Publication number: JP2001053734A
Application number: JP11223912A
Authority: JP
Inventors: Hiroaki Asano; 弘明浅野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-08-06
Filing date: 1999-08-06
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】バースト光信号の有無に基づいてヒステリシ
ス制御部を制御することにより、ＳＮ比の劣化を抑制で
きる光受信回路を提供することである。【解決手段】光電変換素子１は、入力バースト光信号
を電気信号に変換する。線形増幅部２は、光電変換素子
１からの電気信号を増幅する。比較部３は、デジタルＰ
ＬＬ回路４からの先頭検出信号に基づいて働くヒステリ
シス制御部を有する。ヒステリシス制御部は、先頭検出
信号に基づいて、その値が変化するリファレンス信号を
生成する。さらに、比較部３は、増幅部からの電気信号
と、リファレンス信号とを比較して、バーストデータを
再生する。デジタルＰＬＬ回路４は、入力バーストデー
タの先頭部分を検出して、先頭検出信号を生成する。さ
らに、デジタルＰＬＬ回路４は、先頭検出信号に基づい
て、バーストデータから再生されたクロック信号の位相
位置を最適に調整して、バーストデータを再生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バースト光信号を
受信する光受信回路に関し、より特定的には、バースト
光信号の有無を正確に区別して、電気的なバーストデー
タを再生する光受信回路に関する。

【０００２】

【従来の技術】センタ装置が複数の端末を収容するポイ
ント−マルチポイントのネットワークでは、互いに周波
数同期の取れた端末同士が双方向データ通信を行う。セ
ンタ装置では、端末からのデータを受信すると、受信デ
ータの位相を識別し、識別された位相を基に再生したク
ロックを用いて、受信データを再生する。かかるデータ
再生方式の１つが、アイ・エス・エス・シー・シー’９
３（ＩＳＳＣＣ’９３）ＴＡ６．４（以下、この文献に
記載された方式を「第１の従来例」と称す）に報告され
ている。

【０００３】第１の従来例を採用する受信端末は、受信
データからその位相を瞬時に判定し、クロックを再生
し、さらに、再生したクロックにより再生データを識別
する処理を行う。この一連の処理において、第１および
第２のＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）が用いられる。第１および第２
のＶＣＯは、ゲート信号によりそれぞれの発振が制御可
能に構成される。第１および第２のＶＣＯの発振周波数
は、システムクロックのそれと同期している。受信デー
タが「Ｈｉ」の時、第１のＶＣＯの初期位相が「０」に
設定された後に、当該第１のＶＣＯが発振を開始する。
受信データが「Ｌｏ」に変化すると、第１のＶＣＯの発
振は休止する。また、同時に受信データが「Ｌｏ」の場
合には、第２のＶＣＯは、その初期位相が「０」に設定
された後に、発振を開始する。受信データが「Ｈｉ」に
変化すると、第２のＶＣＯの発振は休止する。したがっ
て、受信データにおいて「Ｈｉ」が連続する場合、第１
のＶＣＯが発振し続け、受信データにおいて「Ｌｏ」が
連続の場合、第２のＶＣＯが発振し続ける。第１のＶＣ
Ｏの出力信号と、第２のＶＣＯの出力信号との論理和出
力が、受信データを基に再生されたクロックとして用い
られる。

【０００４】以上の第１の従来例では、入力信号である
バーストデータのパルス幅歪みが十分に抑圧されている
ことが求められる。バーストデータのパルス幅歪みが十
分に抑圧されている場合、再生されたクロックの立ち下
がりエッジ（後縁）は、正確に各ビットの中心に配置さ
れ、これによって、受信バーストデータが正確に再生さ
れる。しかしながら、パルス幅歪みが発生する状況で
は、下記のような問題点があった。例えば、パルス幅歪
みにより、ある「Ｈｉ」を示すビットの幅が、本来の幅
に対して半分程度まで狭くなっていた場合を想定する。
かかる場合、再生されたクロックの立ち下がりエッジ
で、入力バーストデータを正確にサンプリングすること
ができない。以上から明らかなように、第１の従来例で
は、パルス幅歪みが発生する状況下では、バーストデー
タの識別を正確に行えない場合があるという問題点があ
った。

【０００５】また、以上の第１の従来例では、第１およ
び第２のＶＣＯの発振周波数が本来のシステムクロック
に対して同一に設定されなかったり、雑音の影響等で当
該各発振周波数に誤差が発生したりする場合がある。か
かる場合に、データの受信および識別の処理が行われる
と、再生されたクロックの位相は、同レベル（「Ｈｉ」
または「Ｌｏ」）が連続する各ビットの中心から徐々に
ずれてしまう。そのため、第１の従来例では、データの
識別処理が正確にできなくなる恐れがあるという問題点
があった。

【０００６】以下に説明する第２の従来例は、第１の従
来例での問題点を解決するものとして、「特開平９−３
６８４９」号公報に詳しく開示されている。第２の従来
例では、受信端末で利用するシステムクロックを基準と
して、２クロック期間の間に、データの変化点が検出さ
れる。検出されたデータの変化点によって、立ち下がり
エッジと立ち上がりエッジとの中間位置が検出される。
検出された中間位置は最適位相位置とされる。かかる最
適位相位置に、データの識別に用いられるクロックは配
置される。このようにして、立ち上がりエッジと立ち下
がりエッジとを常に監視しているため、クロックの位相
は、最適な位置に補償されるので、第１の従来例による
問題点が解決される。また、第２の従来例では、パルス
幅歪みおよび／またはジッタの影響を考慮して、上記最
適位相位置の検出には、積分器を用いて２クロック期間
毎に求めた位相位置の平均値を求めることが望ましいと
記載されている。

【０００７】また、第３の従来例としての「特開平８−
２３７１１７」号公報に記載された技術がある。この第
３の従来例では、受信データの立ち下がりエッジの位置
の平均値が検出され、その平均値の情報を基に最適な位
相位置が特定される。さらに、この最適位相位置を中心
とする１ビット幅の区間に存在するデータの変化点の数
が検出される。１ビット幅の区間内に２個の変化点が検
出された場合、パルス幅歪みおよび／またはジッタが受
信データに発生していることになる。かかる場合、２個
の変化点の中心の値が最適位相位置として選択される。
これによって、受信データの識別処理において、パルス
幅歪みおよび／またはジッタの影響が抑えられる。一
方、検出された変化点の数が１個または０個の場合、パ
ルス幅歪み等が受信データに発生していないことになる
ので、最適位相位置の値はそのまま維持される。

【０００８】以上の第２および第３の従来例では、最適
位相位置を選ぶために、複数ビットの変化点情報の平均
値を求める処理が行われる。ただし、第２および第３の
従来例を採用した回路がデータを受信しない無信号区間
には、当該回路に対して前置されるＡＧＣアンプの最終
段のコンパレータから、データ信号が出力されないこと
が前提となる。そうでなければ、このコンパレータは、
無入力区間で発生しうる雑音を、ランダムに発生するデ
ータとして誤って出力してしまう。したがって、第２の
従来例等では、本来は無信号区間であり、平均値がとら
れてはならないにもかかわらず、当該無信号区間でデー
タの変化点情報を含めて平均値がとられてしまう。その
結果、正確な位相位置を有するクロックの再生は、バー
ストデータの先頭付近（つまり、無信号区間から有信号
区間に遷移した直後）で行えなくなるという問題点があ
った。かかる問題点を解消するため、第２および第３の
従来例では、ＡＧＣアンプの最終段に設けられるコンパ
レータにヒステリシス制御部が組み込まれていた。ヒス
テリシス制御部は、コンパレータ出力に応じて、リファ
レンス信号の値を入力信号に対してシフトさせる。ヒス
テリシス制御部により、ＡＧＣアンプは、無信号区間に
発生した雑音を増幅することなく、レベルが「０」の信
号を出力する。このヒステリシス制御部によって、ＡＧ
Ｃアンプの出力信号は、無信号区間において「０」に固
定されていた。

【０００９】

【発明が解決しようとする課題】しかしながら、第２お
よび第３の従来例では、ヒステリシス制御部は、有信号
区間でも有効にされており、リファレンス信号の値が、
入力されたバーストデータに応じてシフトしていた。そ
の結果、ＳＮ比（ＳｉｇｎａｌｔｏＮｏｉｓｅＲ
ａｔｉｏ）が劣化する。つまり、ビットエラーレートを
低く抑制し、十分に高品質なデータ通信が行える受信レ
ベルが劣化するという問題があった。また、入力信号に
対するリファレンス信号の値のシフト量が、出力信号が
「０」の場合と「１」の場合とで同一にできれば、ヒス
テリシス制御部が組み込まれることに問題はない。しか
しながら、ヒステリシス制御部を実現する素子のばらつ
き等により、出力信号が「０」の場合と「１」の場合と
でシフト量を同一にできない場合には、コンパレータ
は、パルス幅歪みを強調して、信号を出力するという問
題点があった。

【００１０】それゆえに、本発明の目的は、バースト光
信号の有無に基づいてヒステリシス制御部を制御するこ
とにより、ＳＮ比の劣化を抑制できる光受信回路を提供
することである。

【００１１】

【課題を解決するための手段および発明の効果】上記課
題を解決し、上記目的を達成するために、本発明は、以
下のような限定事項により特定される。また、各発明
は、以下に述べるような特有の技術的効果を有する。第
１の発明は、バースト光信号を受信する光受信回路であ
って、入力バースト光信号を電気信号に変換する光電変
換素子と、光電変換素子が変換した電気信号を増幅する
増幅部と、ヒステリシス特性を有し、その値が変化する
リファレンス信号を生成し、当該リファレンス信号と、
増幅部が増幅した電気信号とを比較して、バーストデー
タを再生する比較部と、比較部が再生したバーストデー
タの先頭部分を検出して、先頭検出信号を生成し、当該
先頭検出信号に基づいて、当該バーストデータから再生
されたクロック信号の位相位置を最適に調整するデジタ
ルＰＬＬ回路とを含み、デジタルＰＬＬ回路はさらに、
生成した先頭検出信号を比較部にフィードバックし、比
較部は、デジタルＰＬＬ回路からフィードバックされた
先頭検出信号に基づいて、リファレンス信号の値を変更
する。

【００１２】第１の発明では、比較部は、ヒステリシス
制御部により、無信号区間と有信号区間との間で、互い
に異なるリファレンス信号を使い分ける。そのため、比
較部は、従来のように有信号区間でオフセットされたリ
ファレンス信号を使わず、有信号区間に限り、電気信号
に対して、最適かつ一定のレベルを有するリファレンス
信号を使うことができる。これによって、比較部は、有
信号区間ではパルス幅歪みを十分に抑圧したバーストデ
ータを再生し、無信号区間では、オフセットされたリフ
ァレンス信号で比較動作を実行するので、誤作動するこ
とを抑えることができる。

【００１３】第２の発明は第１の発明に従属しており、
デジタルＰＬＬ回路により生成される先頭検出信号は、
先頭部分の検出または未検出を示しており、比較部は、
デジタルＰＬＬ回路によりフィードバックされた先頭検
出信号に基づいて、その値が変化するリファレンス信号
を生成するヒステリシス制御部と、ヒステリシス制御部
からのリファレンス信号と、増幅部からの電気信号とを
比較するコンパレータとを含み、ヒステリシス制御部
は、入力された先頭検出信号が先頭部分の検出を示す場
合に、増幅部からの電気信号の基準値と実質的に同じ値
のリファレンス信号を生成し、入力された先頭検出信号
が先頭部分の未検出を示す場合に、増幅部からの電気信
号の基準値から所定量だけオフセットされた値のリファ
レンス信号を生成する。

【００１４】第２の発明によれば、有信号区間では、リ
ファレンス信号が電気信号の基準値と同じ値に設定され
るので、比較部は、最適レベルのリファレンス信号で比
較動作を実行することができる。そのため、再生された
バーストデータのパルス幅歪みは十分に抑圧される。ま
た、無信号区間では、基準値に対して所定量だけオフセ
ットされた値のリファレンス信号で比較動作が実行され
るので、雑音成分をバーストデータとして誤って再生し
ないようにすることができる。

【００１５】第３の発明は第２の発明に従属しており、
コンパレータに入力される電気信号は両相信号である。
第３の発明では、基準値に対して正の方向および負の方
向にレベルが変化する両相信号が入力される。そのた
め、有信号区間において、受信感度が悪くとも、、リフ
ァレンス信号を基準値に設定しさえすれば、比較部は比
較動作を正確に行える。

【００１６】第４の発明は第２の発明に従属しており、
所定量は、増幅部で発生する熱雑音成分の分散値の２〜
３倍に選ばれる。第４の発明によれば、所定量は、熱雑
音成分の分散値に対して、十分な余裕が取られるので、
比較部は、無信号区間に雑音成分をバーストデータとし
て誤って再生することがなくなる。

【００１７】第５の発明は第１の発明に従属しており、
デジタルＰＬＬ回路は、システムクロックに基づいて、
１周期の１／ｎ位相（ｎは正の整数）ずつ位相がずらさ
れたｎ相のクロック信号を生成する多相クロック生成部
と、比較部で再生されたバーストデータを、多相クロッ
ク生成部で生成されたｎ相のクロック信号を用いてサン
プリングして、ｎ系統のバーストデータを生成するサン
プリング部と、サンプリング部が生成したｎ系統のバー
ストデータから、比較部で再生されたバーストデータの
先頭を検出して先頭検出信号を生成した後、当該先頭検
出信号に基づいて、多相クロック生成部が生成したｎ相
のクロック信号の各位相位置から、最適な位相位置を検
出する先頭検出部と、サンプリング部が生成したｎ系統
のバーストデータから、比較部で再生されたバーストデ
ータの各エッジの位置を検出して、先頭検出部が検出し
た最適な位相位置を基準として、検出された各エッジの
位置に基づいて、クロック信号の位相位置を現在最適な
ものに調整するクロック位相調整部とを含み、先頭検出
部は、生成した先頭検出信号を比較部にフィードバック
する。

【００１８】第５の発明では、先頭検出部の動作によ
り、比較部で再生されたバーストデータの先頭が検出さ
れる。したがって、デジタルＰＬＬ回路は、バーストデ
ータが入力されない無信号区間と、それが入力される有
信号区間とを正確に区別して動作することができる。ま
た、バーストデータの先頭に基づいて、クロック信号の
最適な位相位置が検出された後に、クロック位相調整部
は、入力バーストデータのエッジ位置に基づいて、現在
最適な位相位置を検出する。したがって、入力バースト
データにパルス幅歪みおよび／またはジッタが生じてい
たとしても、クロック位相調整部は、入力バーストデー
タのエッジ位置を基準とした最適位置にクロック信号の
位相を配置し続ける。これによって、入力バーストデー
タは正確に識別されるようになる。また、ｎ相のクロッ
ク信号がシステムクロックに基づいて生成されるため、
ｎ相のクロック信号とシステムクロックとの周波数同期
を簡単かつ正確にとることができる。そのため、クロッ
ク信号の周波数変動は抑圧されるため、入力バーストデ
ータに同レベルのビットが連続していたとしても、当該
バーストデータの各ビットの中心にクロック信号のエッ
ジを常に配置することができる。これによって、正確な
データ判別が可能となる。

【００１９】第６の発明は第５の発明に従属しており、
クロック位相調整部は、比較部で再生されたバーストデ
ータのエッジの位置を検出するたびに、検出されたエッ
ジの位置に基づいて、当該ビットの中間点を導出し、現
在設定されている最適な位相位置と、導出されたビット
の中間点とのずれに関する評価値を導出して蓄積し、評
価値がａ回導出された後に、現在蓄積されているａ個の
評価値の平均値を算出し、算出された平均値に基づい
て、クロック信号の位相位置を現在最適なものに調整す
る。

【００２０】第６の発明によれば、ａ個の評価値の平均
値に基づいて、クロック信号の位相位置が調整されるの
で、ジッタ成分が抑圧され、入力バーストデータは常に
最適な位相位置を有するクロック信号で再生される。

【００２１】第７の発明は第５の発明に従属しており、
クロック位相調整部は、先頭検出部が先頭部分を検出し
たタイミングで、ｎ系統のバーストデータから、比較部
で再生されたバーストデータの各エッジの位置を検出す
ることを開始する。

【００２２】第７の発明では、クロック位相調整部は、
入力バーストデータの先頭が検出されたタイミングで動
作を開始するため、無信号区間に、クロック信号の位相
位置を誤って調整することがなくなる。これによって、
入力バーストデータはさらに正確に判別されるようにな
る。

【００２３】第８の発明は第５の発明に従属しており、
比較部で再生されたバーストデータには、先頭部分を特
定するための識別パターンが予め設定されており、先頭
検出部は、サンプリング部が生成したｎ系統のバースト
データを保持するｎ個のシフトレジスタと、ｎ個のシフ
トレジスタの後段に１個ずつ接続されており、自身と接
続されたシフトレジスタに保持されるビットパターン
が、識別パターンと一致するか否かを判定するｎ個のデ
コード部とを含み、ｎ個のデコード部の判定結果に基づ
いて、入力バーストデータの先頭を検出する。

【００２４】第８の発明では、ｎ個のデコード部は、互
いに独立的に動作して、ｎ系統のバーストデータのビッ
トパターンから識別パターンを探し出す。そのため、入
力バーストデータの先頭が正確に特定される。これによ
って、デジタルＰＬＬ回路は、無信号区間に生じる雑音
をバーストデータとみなして動作することがなくなる。
つまり、デジタルＰＬＬ回路は、無信号区間の雑音とバ
ーストデータとを正確に識別することができる。

【００２５】第９の発明は第５の発明に従属しており、
各シフトレジスタが保持するビット数ｉは予め定められ
ており、デコード部が、自身と接続されたシフトレジス
タに保持されたｉビットのパターンの内、ｊビット（ｊ
はｊ＝ｉを満たす自然数）が識別パターンと一致したと
判定したとき、先頭検出部は、比較部で再生されたバー
ストデータの先頭を検出したとみなす。

【００２６】第９の発明によれば、デコード部は、可能
な限り多くのビット数（ｊビット）を用いて判定動作を
行うので、バーストデータの先頭を確実に検出できるよ
うになる。

【００２７】第１０の発明は第９の発明に従属してお
り、連続するｑ個（ｑはｑ＜ｎを満たす自然数）のデコ
ード部が、自身と接続されたシフトレジスタに保持され
たｉビットのパターンの内、最新のｋビット（ｋはｋ＜
ｊを満たす自然数）が識別パターンと一致したと判定し
たとき、先頭検出部は、比較部で再生されたバーストデ
ータの先頭を検出したとみなし、ｑおよびｋは、伝送品
質として要求されるビットエラーレートを満足する値に
選ばれる。

【００２８】第１０の発明によれば、デコード部は、十
分に高い伝送品質を満足しつつ、より少ないビット数
（ｋビット）を用いても判定動作を行えるので、入力バ
ーストデータの先頭を即座に検出できるようになる。

【００２９】第１１の発明は第８の発明に従属してお
り、先頭検出部は、ｎ個のデコード部の判定結果に基づ
いて、クロック信号の最適な位相位置を検出するクロッ
ク位相検出部をさらに含み、クロック位相検出部は、ｎ
個のデコード部の判定結果に基づいて、比較部で再生さ
れたバーストデータの先頭部分に位置する各ビットの中
心の位相位置を検出して、検出された中心の位相位置を
最適な位相位置とみなす。

【００３０】識別パターンを検出したデコード部は、デ
ータを識別可能な位相位置を有するクロック信号を特定
することができる。したがって、複数のデコード部が識
別パターンを検出した場合、適切な位相位置は複数個存
在する。第１１の発明では、クロック位相検出部は、こ
のような複数個のものから、中心の位相位置を検出す
る。これによって、デジタルＰＬＬ回路は、バーストデ
ータを識別するために、最適な位相位置を有するクロッ
ク信号を再生することができる。

【００３１】第１２の発明は第５の発明に従属してお
り、クロック位相調整部は、比較部で再生されたバース
トデータの各エッジの位置を検出するエッジ位置検出部
を含み、エッジ位置検出部は、ｎ相クロックの中で、隣
接する２つのクロックでサンプリングした値間での排他
的論理和をとって、比較部で再生されたバーストデータ
における「Ｌｏ」から「Ｈｉ」への変化点または「Ｈ
ｉ」から「Ｌｏ」への変化点を検出する排他的論理和回
路と、排他的論理和回路が検出した「Ｌｏ」から「Ｈ
ｉ」への変化点または「Ｈｉ」から「Ｌｏ」への変化点
の後に、「Ｈｉ」または「Ｌｏ」が連続するか否かを判
定する判定部とを含み、判定部により「Ｈｉ」または
「Ｌｏ」が連続すると判定された場合に限り、排他的論
理和回路が検出した「Ｌｏ」から「Ｈｉ」への変化点ま
たは「Ｈｉ」から「Ｌｏ」への変化点が、比較部で再生
されたバーストデータのエッジ位置として検出される。

【００３２】雑音は、無信号区間だけでなく、有信号区
間にも瞬間的に発生する。第１２の発明において、排他
的論理和回路だけでは、検出した変化点が、バーストデ
ータに起因する変化点であるか、雑音に起因するレベル
の変化点であるかを特定することはできない。そこで、
判定部は、排他的論理和回路で変化点が検出された後、
同レベルが連続するか否かを判定して、雑音に起因する
レベル変化を、バーストデータの変化点として検出する
ことを防止する。これによって、クロック位相調整部
は、雑音に起因する変化点に基づいて位相位置を調整し
なくなるので、クロック信号の位相を常に正確な位置に
調整することができる。

【００３３】第１３の発明は第５の発明に従属してお
り、デジタルＰＬＬ回路は、クロック位相調整部が調整
した位相位置に基づいて、サンプリング部が生成したｎ
系統のバーストデータから、受信すべきビットを判別す
る判別部をさらに含む。

【００３４】第１３の発明によれば、判別部は、最適に
調整された位相位置に合わせたタイミングにより動作す
るので、受信すべきビットを正確に判別できるようにな
る。

【００３５】第１４の発明は第１３の発明に従属してお
り、判別部は、クロック位相調整部が調整した位相位置
に基づいて、サンプリング部が生成したｎ系統のバース
トデータから、ｐ系統（ｐはｐ≦ｎを満たす自然数）の
バーストデータを選択する選択部と、選択部が選択した
ｐ系統のバーストデータから、多数決によって、受信す
べきビットを決定する多数決回路とを含む。

【００３６】バーストデータに雑音が重畳された場合、
判別部は、たとえ最適に調整された位相位置を用いたと
しても、ビットを誤って判別する場合がある。第１４の
発明では、最適な位相位置を中心とするｐ個のクロック
信号でサンプリングされたｐ系統のバーストデータが選
択された後、選択されたｐ系統のバーストデータから、
多数決によって、受信すべきビットが決定される。これ
によって、最適なクロック信号でサンプリングされたバ
ーストデータに雑音が重畳されたとしても、判別部は、
ビットを正確に判別できるようになる。

【００３７】第１５の発明は第５の発明に従属してお
り、デジタルＰＬＬ回路は、クロック位相調整部により
最適に調整された位相位置のクロック信号に基づいて、
判別部により判別されたビットが書き込まれるエラステ
ィックバッファをさらに含み、エラスティックバッファ
に書き込まれたビットは、システムクロックに基づいて
読み出される。

【００３８】第１５の発明により、入力バーストデータ
にジッタが重畳されていても、エラスティックバッファ
によりジッタが吸収される。これによって、エラスティ
ックバッファから読み出されたビット（バーストデー
タ）から、ジッタを排除することができる。

【００３９】第１６の発明は第１５の発明に従属してお
り、エラスティックバッファへの書き込みおよび読み出
しを開始するタイミングは、先頭検出部が入力バースト
データの先頭を検出した時点である。

【００４０】第１６の発明によれば、バーストデータの
受信前（無信号区間）に、雑音が重畳された場合であっ
ても、先頭検出部がバーストデータの先頭を検出しない
限り、エラスティックバッファへの書き込みおよび読み
出しは開始されない。つまり、エラスティックバッファ
は雑音を無視して動作するので、書き込み位置と読み出
し位置との整合性を図ることができる。

【００４１】

【発明の実施の形態】図１は、本発明の一実施形態に係
る光受信回路の構成を示すブロック図である。また、図
２〜図４は、本光受信回路の要部における信号波形を示
している。図１において、光受信回路は、バーストモー
ドの光伝送系に収容されており、光電変換素子１と、線
形増幅部２と、比較部３と、デジタルＰＬＬ回路４と、
通信制御部５とを含む。

【００４２】光電変換素子１は、典型的にはフォトダイ
オードで構成される。光電変換素子１には、図２（ａ）
に例示する波形のバースト光信号が入力される。図２
（ａ）において、バースト光信号は、典型的には、半導
体レーザ等の電気−光変換素子を、バースト的に発生す
るバーストデータで駆動して生成される。つまり、電気
−光変換素子は、有信号区間Ｔ２にのみ、バーストデー
タの内容に応じて発光・消光を繰り返して、バースト光
信号を生成する。そのため、有信号区間Ｔ２では、光電
変換素子１は、電気−光変換素子の発光・消光に応じた
電気信号が出力する。逆に、無信号区間Ｔ１では、電気
−光変換素子の消光状態が続くので、光電変換素子１か
らは電気信号が出力されない。また、バースト光信号は
単相信号である。単相信号は、基準値（基底値）Ｖ₁以
上または以下のレベルのみをとる信号である。図２
（ａ）では、基準値Ｖ₁以上でのみレベルが変動する単
相信号を示している。ここで、基準値Ｖ₁は単相信号の
「Ｌｏ」レベルを意味する。光電変換素子１は、以上の
ような入力バースト光信号を、電気信号に変換して、線
形増幅部２に出力する。出力された電気信号は、バース
ト光信号と同様に単相信号である。

【００４３】図１の線形増幅部２には、好ましくは、
「特開平９−２８９４９５号」公報に開示されたものが
用いられる。線形増幅部２は、光電変換素子１から出力
単相信号を、両相信号に変換する。両相信号は、線形増
幅部２の自動利得制御（ＡＧＣ）により、一定の振幅レ
ベルを持つように増幅される。さらに、線形増幅部２
は、後段の比較部３で使用されるリファレンス信号を生
成する。ここで、図２（ｂ）の波形αは、線形増幅部２
で生成される両相信号を示す。同図からも明らかなよう
に、両相信号は、基準値Ｖ₂に対して両方向（正の方向
および負の方向）にレベルが変化する信号である。基準
値Ｖ₂は、無信号区間Ｔ１における両相信号のレベルで
ある。また、同図の波形βは、線形増幅部２で生成され
るリファレンス信号を示す。リファレンス信号は、線形
増幅部２で生成された時点では一定レベルである。ま
た、リファレンス信号のレベルは、基準値Ｖ ₂と実質的
に同じである。言い換えれば、リファレンス信号は、両
相信号の振幅の中間値に設定される。そのため、無信号
区間Ｔ１は、両相信号の波形αとリファレンス信号の波
形βとは重なる。厳密には、図２（ｂ）の点線の楕円内
に示すように、線形増幅部２の回路で発生する熱雑音成
分が、両相信号には重畳される。その結果、両相信号の
波形αは、リファレンス信号の波形βを境にして、正お
よび負の方向に変化する。以上のような両相信号および
リファレンス信号は共に、図１に示すように比較部３に
出力される。

【００４４】ここで、図５は、比較部３の詳細な構成を
示すブロック図である。図５において、比較部３は、主
要な構成として、ヒステリシス制御部３１と、コンパレ
ータ３２と、差動アンプ３３とを含む。ヒステリシス制
御部３１は、第１のトランジスタ３４と、第２のトラン
ジスタ３５と、第１の電流源３６と、第２の電流源３７
と、第１の電圧駆動電流源３８と、第２の電圧駆動電流
源３９とを含む。以下、比較部３の構成をより詳細に説
明する。

【００４５】第３のトランジスタ３１１のゲートには、
信号線３１０を通じて、線形増幅部２から出力されたリ
ファレンス信号が入力される。第３のトランジスタ３１
１はソースフォロワとして用いられる。第３のトランジ
スタ３１１のソースには第１の電流源３６が接続され
る。第３のトランジスタ３１１のソースと、第１の電流
源３６との間には、信号線３１２の一方端が結線され
る。信号線３１２の他方端は、コンパレータ３２の−端
子と接続される。

【００４６】また、第４のトランジスタ３１４のゲート
には、線形増幅部２から出力された両相信号が信号線３
１３を通じて入力される。第４のトランジスタ３１４は
ソースフォロワとして用いられる。第４のトランジスタ
３１４のソースには第２の電流源３７が接続される。第
４のトランジスタ３１４のソースと、第２の電流源３７
との間には、信号線３１５の一方端が結線されている。
信号線３１５の他方端は、コンパレータ３２の＋端子と
接続されている。また、コンパレータ３２の出力端に
は、信号線３１６および信号線３１７とが結線される。
信号線３１６および３１７はそれぞれ、差動アンプ３３
の入力端と結線される。差動アンプ３３の出力端には、
信号線３１８が結線される。また、信号線３１６および
３１７はそれぞれ途中で分岐している。分岐した信号線
３１６および信号線３１７は、第１の電圧駆動電流源３
８および第２の電圧駆動電流源３９に接続される。ここ
で注意を要するのは、第１の電流源３６および第２の電
流源３７が発生する電流は同じ値である。また、第１の
電圧駆動電流源３８および第２の電圧駆動電流源３９が
発生する電流も同じ値である。

【００４７】また、図１に示すように、比較部３には、
先頭検出信号がデジタルＰＬＬ回路４からフィードバッ
クされてくる。この先頭検出信号の詳細については後述
するので、ここでは、簡単に説明するに留める。先頭検
出信号は、図２（ｃ）に示すように、「Ｈｉ」または
「Ｌｏ」の２値信号である。同図は負論理を場合を示し
ており、「Ｈｉ」は、バースト的なバーストデータの先
頭部分が未検出であることを示す。逆に、「Ｌｏ」は、
この先頭部分が検出されたことを示す。以上の先頭検出
信号は、第１のトランジスタ３４および第２のトランジ
スタ３５の各ゲート端子に入力される。第１のトランジ
スタ３４および第２のトランジスタ３５のソースは、第
１の電圧駆動電流源３８および第２の電圧駆動電流源３
９と接続される。また、第１のトランジスタ３４のドレ
インは第１の電流源３６と結線される。第２のトランジ
スタ３５のドレインは第２の電流源３７と結線される。

【００４８】以上の第１のトランジスタ３４および第２
のトランジスタ３５は、先頭検出信号が「Ｈｉ」の時、
つまりバーストデータの先頭部分が未検出時（実質的な
無信号区間Ｔ１）にオンの状態になる。逆に、それが
「Ｌｏ」の時、つまりバーストデータの先頭部分が検出
済みの時（実質的な有信号区間Ｔ２）にオフの状態にな
る。これによって、ヒステリシス制御部３１は、無信号
区間Ｔ１の時と、有信号区間Ｔ２とでは異なる動作を実
行する。以下、説明の便宜上、有信号区間Ｔ２における
比較部３の動作を先に説明し、その後に、無信号区間Ｔ
１における比較部３の動作を説明する。

【００４９】有信号区間Ｔ２では、第１のトランジスタ
３４および第２のトランジスタ３５は共にオフであり、
ヒステリシス制御部３１は働かない。そのため、第３の
トランジスタ３１１のドレイン−ソース間に流れる電流
値Ｉ₁と、第４のトランジスタ３１４のドレイン−ソー
ス間に流れる電流値Ｉ₂とは同じである。今、第３のト
ランジスタ３１１のゲートに接続される信号線３１０の
電位から、ソースに接続される信号線３１２の電位まで
の電位差をＶ₃とする。また、第４のトランジスタ３１
４のゲートに接続される信号線３１３の電位から、ソー
スに接続される信号線３１４の電位までの電位差をＶ₄
とする。この電位差Ｖ₃および電位差Ｖ ₄は、有信号区
間Ｔ２ではＩ₁＝Ｉ₂であるから、Ｖ₃＝Ｖ₄を満足す
る。そのため、有信号区間Ｔ１では、コンパレータ３２
の−端子には、リファレンス信号の値が変更されること
無く入力されることになる。また、＋端子には、両相信
号が、信号線３１３および３１５を通じて、そのまま入
力されることになる。この場合、コンパレータ３２は、
＋端子に入力された両相信号と、一定の閾値（リファレ
ンス信号）との大小を比較して、比較結果を示す正相出
力（図３（ｂ）の波形γ参照）を信号線３１６に出力す
る。さらに、コンパレータ３２は、正相出力を反転した
逆相出力（図３（ｂ）の波形δ参照）を信号線３１７に
出力する。以上の正相出力と逆相出力とは、差動信号と
して差動アンプ３３に入力される。差動アンプ３３は、
入力された差動信号を、単相信号に変換することによ
り、電気的なバーストデータを再生する。このバースト
データは、信号線３１８を通じて後段のデジタルＰＬＬ
回路４に出力される。

【００５０】一方、無信号区間Ｔ１では、第１のトラン
ジスタ３４および第２のトランジスタ３５は共にオンの
状態であり、ヒステリシス制御部３１が働く。例えば、
コンパレータ３２の比較結果が「Ｈｉ」の場合、つまり
両相信号の値がリファレンス信号の値よりも大きい場
合、正相出力は「Ｈｉ」になり、逆相出力は「Ｌｏ」に
なる。「Ｈｉ」の正相出力は、信号線３１６を通じて、
第１の電圧駆動電流源３８に与えられる。その結果、第
１の電圧駆動電流源３８には、予め設定された値の電流
が流れることになる。一方、第２の電圧駆動型電流源３
９には、「Ｌｏ」の逆相出力が信号線３１７を通じて入
力される。しかし、第２の電圧駆動型電流源３９は「Ｌ
ｏ」の逆相出力では動作しないので、当該電流源３９に
は電流が流れない。

【００５１】さらに、第１のトランジスタ３４がオンで
あるため、第１の電圧駆動電流源３８で発生した電流
は、第３のトランジスタ３１１のドレイン−ソース間を
流れる。そのため、第３のトランジスタ３１１のゲート
に接続される信号線３１０の電位から、ソースに接続さ
れる信号線３１２の電位までの現在の電位差は、上述の
電位差Ｖ₃よりも大きくなる。一方、第２の電圧駆動電
流源３９には電流が流れないので、第４のトランジスタ
３１４のゲートに接続される信号線３１３の電位から、
ソースに接続される信号線３１４の電位までの現在の電
位差Ｖ₆は、上述の電位差Ｖ₄と同じ値になる。これに
よって、コンパレータ３２の＋端子への入力レベルに対
して、−端子への入力レベルは低くなる。つまり、リフ
ァレンス信号の値は、両相信号の基準値Ｖ₂よりも小さ
くなる。

【００５２】上述はコンパレータ３２の比較結果が「Ｈ
ｉ」の場合であったが、今度は、それが「Ｌｏ」の場合
を説明する。かかる場合、正相出力は「Ｌｏ」になり、
逆相出力は「Ｈｉ」になるので、第１の電圧駆動電流源
３８には電流が流れず、第２の電圧駆動型電流源３９に
は、予め設定された値の電流が流れることになる。第２
の電圧駆動電流源３９で発生した電流は、第４のトラン
ジスタ３１４のドレイン−ソース間を流れる。そのた
め、第４のトランジスタ３１４のゲートに接続される信
号線３１３の電位から、ソースに接続される信号線３１
５の電位までの現在の電位差Ｖ₇は、上述の電位差Ｖ₄
よりも大きくなる。一方、第１の電圧駆動電流源３８に
は電流が流れないので、第３のトランジスタ３１１のゲ
ートに接続される信号線３１０の電位から、ソースに接
続される信号線３１２の電位までの電位差Ｖ₈は、上述
の電位差Ｖ₃と同じ値になる。これによって、コンパレ
ータ３２の＋端子への入力レベルに対して、−端子への
入力レベルは高くなる。つまり、リファレンス信号の値
は、両相信号の基準値Ｖ₂よりも大きくなる。以上のよ
うに、ヒステリシス制御部３１は、無信号区間Ｔ１の間
に限り、リファレンス信号の値を変化させる。

【００５３】以下、図２（ｂ）に示すリファレンス信号
および両相信号が入力された場合における、比較部３の
動作を詳しく説明する。図２（ｃ）に示す先頭検出信号
が「Ｈｉ」の時（実質的には無信号区間Ｔ１）では、上
述したように、信号線３１０に与えられるリファレンス
信号と、信号線３１３に与えられる両相信号とは実質的
に同じ値を有する（図２（ｃ）参照）。しかし、無信号
区間Ｔ１では、上述のヒステリシス制御部３１が働くの
で、コンパレータ３２の−端子に入力されるリファレン
ス信号は、当初のレベル（＝Ｖ₂）にオフセット値Ｖ
_OFFSETが加算された値をもつ。ここで、オフセット値Ｖ
_OFFSETは、線形増幅部２において両相信号に重畳される
熱雑音成分の分散値の２〜３倍程度に選ばれることが好
ましい。以上のオフセット値Ｖ_OFFSETにより、図３
（ａ）に示すように、−端子への入力リファレンス信号
の値は、＋端子への入力両相信号の値よりも若干高く設
定される。

【００５４】両相信号のレベルは、無信号区間Ｔ１であ
っても、線形増幅部２で重畳される熱雑音成分により一
定に保たれずに変動する。しかし、リファレンス信号
は、好ましくは熱雑音成分の分散値の２〜３倍程度に選
ばれるので、両相信号のレベルがリファレンス信号の値
を超える確率は非常に低くなる。つまり、コンパレータ
３２が「Ｈｉ」の比較結果を得る確率は非常に低くな
り、無信号区間Ｔ１において、「Ｈｉ」および「Ｌｏ」
が混在する不定値を得ることはない。そのため、差動ア
ンプ３３は、図３（ｃ）に示すように、無信号区間Ｔ１
では、ほぼ「Ｌｏ」一定の出力を生成する。

【００５５】また、図２（ｂ）および（ｃ）に示すよう
に、先頭検出信号が「Ｌｏ」に変化した後（実質的な有
信号区間Ｔ２）でも、信号線３１０に与えられるリファ
レンス信号は、信号線３１３に与えられる両相信号の基
準値Ｖ₂（平均値）と同じである。しかし、有信号区間
Ｔ２では、上述のヒステリシス制御部３１が働かないの
で、図３（ａ）に示すように、−端子への入力リファレ
ンス信号の値は両相信号の基準値Ｖ₂のままである。つ
まり、コンパレータ３２は、両相信号のちょうど真ん中
の値と、両相信号の値とを比較するので、差動アンプ３
３から出力されるバースト的なバーストデータには、パ
ルス幅歪みが生じにくく、これによって、バーストデー
タのＳＮ比の劣化を防止している。

【００５６】ところで、図１に示す通信制御部５は、少
なくとも、バーストデータの終了時を大まかではあるが
予め知っている。通信制御部５は、バーストデータの終
了時になると、リセット信号を生成する。リセット信号
は、線形増幅部２とデジタルＰＬＬ回路４とに出力され
る。線形増幅部２は、リセット信号の受信に応答して、
互いに値が同じ両相信号とリファレンス信号とを、比較
部３に出力する。また、デジタルＰＬＬ回路４は、リセ
ット信号の受信に応答して、先頭検出信号を「Ｈｉ」に
設定する。かかる先頭検出信号により、ヒステリシス制
御部３１は働くので、互いに同じ値のリファレンス信号
と両相信号とが入力されても、比較部３からは、「Ｌ
ｏ」一定のバーストデータが出力されるようになる。

【００５７】なお、以上の説明では、比較部３には両相
信号が入力されるとした。これは好ましい構成であり、
比較部３に入力されるのは両相信号であると限定解釈さ
れてはならない。つまり、単相信号がそのまま比較部３
に入力されても良い。両相信号の場合には、基準値Ｖ₂
に対して正負の方向にレベルが変化する。したがって、
たとえ両相信号の振幅レベルが線形増幅部２で十分に増
幅されなくとも、比較部３は基準値Ｖ₂に設定されたリ
ファレンス信号を用いれば、正確な比較動作を実行でき
るという利点がある。一方、単相信号の場合は、基準値
Ｖ₁に対して端方向にしかレベルが変化しないので、振
幅レベルの増幅度が不十分な場合、比較部３は正確な比
較動作を実行できない場合がある。

【００５８】また、以上の説明では、リファレンス信号
は線形増幅部２から比較部３へと供給されていた。しか
し、他にも、比較部３には、図示しない基準電源によっ
てリファレンス信号が供給されれてもよい。

【００５９】次に、図１のデジタルＰＬＬ回路４につい
て説明する。図６は、デジタルＰＬＬ回路４の構成を示
すブロック図である。図６において、デジタルＰＬＬ回
路４は、多相クロック生成部４０と、データサンプリン
グ部４１と、先頭検出部４２と、クロック位相調整部４
３と、データ再生部４４とを含む。多相クロック生成部
４０の入力には、信号線４６を通じて、システムクロッ
クｃｌｋ_Sが接続される。システムクロックｃｌｋ_Sの
位相はφ_Sとする。多相クロック生成部４０は、入力さ
れたシステムクロックｃｌｋ_Sをｎ分岐（図６ではｎ＝
８である）する。ただし、ｎは正の整数である。さら
に、多相クロック生成部４０は、内部に有するディレイ
ラインまたは分周器等により、ｎ分岐されたシステムク
ロックｃｌｋ_Sの位相を均等にずらして、ｎ相のクロッ
ク信号ｃｌｋ₁〜ｃｌｋ_nを生成する。より具体的に
は、クロック信号ｃｌｋ₁〜ｃｌｋ_nの位相位置をφ₁
〜φ_nとすると、位相差Δφは、Δφ＝φ₁−φ₂＝φ
₂−φ₃…＝φ_n-1−φ_n＝φ_n−φ₁を満たす。以上
のｎ相のクロック信号ｃｌｋ₁〜ｃｌｋ_nはデータサン
プリング部４１およびデータ再生部４４に出力される。

【００６０】ところで、図６のデジタルＰＬＬ回路４に
は、図５の比較部３により再生されたバーストデータ
（バーストデータ）が入力される。この入力信号波形に
は、図４（ａ）に示すように、バーストデータが存在し
ない無信号区間Ｔ１と、バーストデータが存在する有信
号区間Ｔ２が存在する。以上のようなバーストデータデ
ータは、信号線４７を通じてデータサンプリング部４１
に入力される。また、データサンプリング部４１には、
多相クロック生成部４０から出力されたｎ相のクロック
信号ｃｌｋ₁〜ｃｌｋ_nが入力される。データサンプリ
ング部４１は、入力バーストデータをｎ分岐した後、図
４（ｂ）に示すように、ｎ分岐されたバーストデータ
を、入力されたｎ相のクロック信号ｃｌｋ₁〜ｃｌｋ_n
を用いてサンプリングして、ｎ系統のバーストデータを
生成する。ｎ系統のバーストデータは、データバス４５
を通じて、先頭検出部４２、クロック位相調整部４３お
よびデータ再生部４４に送信される。

【００６１】先頭検出部４２は、ｎ系統のバーストデー
タから、入力バーストデータの先頭を検出して、その旨
を示す先頭検出信号（図２（ｃ）参照）を信号線４８上
に送出する。先頭検出信号は、クロック位相調整部４３
およびデータ再生部４４により受信される。ところで、
ｎ系統のバーストデータは、クロック信号ｃｌｋ₁〜ｃ
ｌｋ_nを用いてサンプリングされている。したがって、
位相位置φ₁〜φ_nのいずれかは、図４（ｂ）から明ら
かなように、各ビットの前縁（立ち上がりエッジ）ＬＥ
から後縁（立ち下がりエッジ）ＲＥまでの長さ（以下、
１ビット幅ＢＷと称す）のほぼ中間点ＣＰに位置してお
り、データ再生部４４の処理（後述）に最適な位相位置
φ_OPTとなる。図４（ｂ）の例では、ｎ＝８の場合を示
しており、この場合では、クロック信号ｃｌｋ₄が最適
な位相位置φ_OPTである。先頭検出部４２は、ｎ系統の
バーストデータに基づいて、最適な位相位置φ_OPTを検
出して、検出された位相位置φ_OPTを特定する値を初期
最適位相情報として、バス２５を通じてクロック位相調
整部４３に送信する。

【００６２】なお、ここで、注意を要するのは、入力バ
ーストデータには、パルス幅歪みまたはジッタが重畳さ
れている可能性があるので、各ビットの中間点ＣＰは時
々刻々と変わりうる。したがって、初期最適位相情報
は、入力バーストデータの先頭では最適な位相位置φ
_OPTを示すが、時間が経過すると最適でなくなる場合が
ある。

【００６３】クロック位相調整部４３は、先頭検出信号
の受信に応答して動作を開始した後、時間変動する中間
点ＣＰに、最適な位相位置φ_OPTを追従させる。より具
体的には、動作開始直後、クロック位相調整部４３に
は、バス４９を通じて初期最適位相情報が入力され、さ
らにデータバス４５を通じてｎ系統のバーストデータが
入力される。クロック位相調整部４３は、入力された初
期最適位相情報が示す最適な位相位置φ_OPTをそのま
ま、最適位相情報としてバス４１０を通じてデータ再生
部４４に送信する。その後、クロック位相調整部４３
は、送信された最適位相情報と、入力されたｎ系統のバ
ーストデータとに基づいて、現在最適な位相位置φ_OPT
（φ_OPTはφ₁〜φ_nのいずれか）を導出する。クロッ
ク位相調整部４３は、導出された最適位相位置φ
_OPTを、新たな最適位相情報としてデータ再生部４４に
送信する。以降、クロック位相調整部４３は、現在最適
な位相位置φ_OP _Tを特定する最適位相情報を生成して送
信する、という動作を繰り返す。

【００６４】データ再生部４４は、先頭検出信号の受信
により動作を開始した後、バーストデータを再生する。
動作開始直後、データ再生部４４には、バス４１０を通
じて最適位相情報が入力され、データバス４５を通じて
ｎ系統のバーストデータが入力され、さらに、多相クロ
ック生成部４０により生成されたクロック信号ｃｌｋ ₁
〜ｃｌｋ_nが入力される。データ再生部４４は、ｎ系統
のバーストデータに基づいて、内部のエラスティックバ
ッファ２１０４（図２１参照）にビット列を書き込む。
この書き込みは、最適位相情報が示す最適位相位置φ
_OPTを有するクロック信号ｃｌｋ_b（ｂは１〜ｎのいず
れかの数）に基づいて行われる。さらに、データ再生部
４４は、エラスティックバッファ２１０４に書き込まれ
たビット列を読み出して、再生されたバーストデータと
して信号線４１１に出力する。この読み出しは、システ
ムクロックｃｌｋ_Sと同相のクロック信号ｃｌｋ_bに基
づいて行われるので、データ再生部４４の出力信号（再
生されたバーストデータ）は、当該システムクロックｃ
ｌｋ_Sに同期している。以上のようにして、本デジタル
ＰＬＬ回路４は、システムクロックｃｌｋ_Sに同期した
バーストデータを再生する。

【００６５】次に、図６に示されるデジタルＰＬＬ回路
４の要部の詳細な構成を説明する。ただし、以下の説明
では、ｎ＝８の場合について説明する。つまり、多相ク
ロック生成部４０は、入力システムクロックｃｌｋ_Sに
基づいて、８相のクロック信号ｃｌｋ₁〜ｃｌｋ₈を生
成し、データサンプリング部４１に出力する。ここで、
注意を要するのは、ｎは、デジタルＰＬＬ回路４の設計
要件に依存して、様々な値に選ばれる点である。つま
り、本願発明の技術的範囲は、ｎ＝８に限定されてはな
らない。データサンプリング部４１は、入力されたバー
ストデータを、入力された８相のクロック信号ｃｌｋ₁
〜ｃｌｋ₈を用いてサンプリングして（図４（ｂ）参
照）、８系統のバーストデータを生成し出力する。

【００６６】図７は、図６の先頭検出部４２の詳細な構
成を示している。図７において、先頭検出部４２は、８
個のシフトレジスタ７１₁〜７１₈と、８個のデコード
部７２₁〜７２₈と、先頭クロック位相検出部７３とを
含む。各シフトレジスタ７１₁〜７１₈の容量は７ビッ
トである。シフトレジスタ７１₁は、第１系統のバース
トデータを保持し、連続する７ビットをデコード部７２
₁に出力する。シフトレジスタ７１₂〜７１₈は、シフ
トレジスタ７１₁と同様の機能を有するが、第２〜第８
系統のバーストデータにおいて連続する７ビットをデコ
ード部７２₂〜７２₈に出力する点でのみ、当該シフト
レジスタ７１₁と異なる。そのため、シフトレジスタ７
１₂〜７１₈の説明を省略する。

【００６７】各デコード部７２₁〜７２₈は、バースト
データの先頭を特定する識別パターンを予め記憶する。
デコード部７２₁には、シフトレジスタ７１₁からの第
１系統のバーストデータが７ビット分入力される。デコ
ード部７２₁は、入力された７ビットのパターンが、識
別パターンと完全に一致する場合、（ｉ＝７）信号線７
２₁₁を「Ｈｉ」に設定する。また、７ビットの内、最新
の６ビットのパターンが、識別パターンと一致する場
合、（ｉ＝６）信号線７２₁₂が「Ｈｉ」に設定される。
さらに、７ビットの内、最新の５ビットのパターンが、
識別パターンと一致する場合、（ｉ＝５）信号線７２₁₃
が「Ｈｉ」に設定される。デコード部７２ ₂〜７２
₈は、デコード部７２₁と同様の機能を有するが、シフ
トレジスタ７１ ₂〜７１₈からの連続７ビットに基づい
て、上述のように処理する点でのみ、当該デコード部７
２₁と異なる。そのため、デコード部７２₂〜７２₈の
詳細な説明を省略する。

【００６８】先頭クロック位相検出部７３には、８本の
（ｉ＝７）信号線７２₁₁〜７２₈₁、８本の（ｉ＝６）信
号線７２₁₂〜７２₈₂および（ｉ＝５）信号線７２₁₃〜７
２₈₃を通じて、デコード部７２₁〜７２₈のデコード結
果が入力される。先頭クロック位相検出部７３は識別パ
ターン検出部７３１を含み、当該識別パターン検出部７
３１は、入力されたデコード結果に基づいて、バースト
データの先頭を検出した旨を示す先頭検出信号を生成
し、信号線４８に出力する。さらに、先頭クロック位相
検出部７３は、初期クロック位相検出部７３２を含み、
当該初期クロック位相検出部７３２は、入力されたデコ
ード結果に基づいて、位相位置φ₁〜φ₈の中から、最
適な位相位置φ_OPTを選択する。選択された最適位相位
置φ_OPTは初期最適位相情報として、バス４９に出力さ
れる。以下、まず、図８〜図１０等を参照して識別パタ
ーン検出部７３１を詳細に説明し、その後、図１１等を
参照して、初期クロック位相検出部７３２を詳細に説明
する。

【００６９】図８〜図１０に示すように、識別パターン
検出部７３１は、８個のＡＮＤゲート８１１₁〜８１１
₈と、ＯＲゲート８１２と、８個のＡＮＤゲート８１３
₁〜８１３₈と、ＯＲゲート８１４と、８個のＡＮＤゲ
ート８１５₁〜８１５₈と、ＯＲゲート８１６と、ＯＲ
ゲート８１７とを含む。まず、図８において、ＡＮＤゲ
ート８１１₁には、８本の内、５本の（ｉ＝７）信号線
７２₁₁〜７２₅₁が接続される。ＡＮＤゲート８１１
₁は、（ｉ＝７）信号線７２₁₁〜７２₅₁からの入力に対
し論理演算を行って、当該論理演算の結果を信号線８１
８₁に出力する。また、ＡＮＤゲート８１１₂では、５
本の（ｉ＝７）信号線７２₂₁〜７２₆₁からの入力に対し
論理演算が行われる。論理演算の結果は信号線８１８₂
に出力される。同様に、他のＡＮＤゲート８１１₃〜８
１１₈もそれぞれ、図示された通りの５本の（ｉ＝７）
信号線７２からの入力に対し論理演算を行う。ＡＮＤゲ
ート８１１₃〜８１１₈の演算結果は、信号線８１８₃
〜８１８₈に出力される。ＯＲゲート８１２は、信号線
８１８₁〜８１８₈を通じて入力される各ＡＮＤゲート
８１１₁〜８１１₈の演算結果に対して論理演算を行っ
て、信号線８１９に出力する。

【００７０】図９において、ＡＮＤゲート８１３₁に
は、６本の（ｉ＝６）信号線７２₁₂〜７２₆₂が接続され
る。ＡＮＤゲート８１３₁は、（ｉ＝６）信号線７２₁₂
〜７２ ₆₂からの入力に対し論理演算を行って、当該演算
の結果を信号線８１１０₁に出力する。同様に、他のＡ
ＮＤゲート８１３₂〜８１３₈では、それぞれに接続さ
れた６本の（ｉ＝６）信号線７２からの入力に対し論理
演算が行われ、当該論理演算の結果は信号線８１１０₂
〜８１１０₈に出力される。ＯＲゲート８１４では、信
号線８１１０₁〜８１１０₈を通じて入力される演算結
果に対して論理演算が行われる。この演算結果は信号線
８１１１に出力される。

【００７１】図１０において、ＡＮＤゲート８１５
₁は、自身に接続された（ｉ＝５）信号線７２₁₃〜７２
₇₃からの入力に対し論理演算を行って、当該論理演算の
結果を信号線８１１２₁に出力する。同様に、他のＡＮ
Ｄゲート８１５₂〜８１５₈もまた、それぞれに接続さ
れた７本の（ｉ＝５）信号線からの入力に対し論理演算
を行って、当該論理演算の結果を信号線８１１２₃〜８
１１２₈に出力する。ＯＲゲート８１６は、信号線８１
１２₁〜８１１２₈を通じて入力される各ＡＮＤゲート
８１５₁〜８１５₈の演算結果に対して論理演算を行っ
て、信号線８１１３に出力する。ＯＲゲート８１７に
は、信号線８１９、８１１１および８１１３を通じて、
ＯＲゲート８１２、４１４および８１６の演算結果が入
力される。ＯＲゲート８１７は、入力された演算結果に
対して論理演算を行って、当該論理演算の結果を先頭検
出信号として出力する。

【００７２】ところで、前述したように、本デジタルＰ
ＬＬ回路４に入力されるバーストデータには、パルス幅
歪みおよび／またはジッタが重畳されている場合があ
る。入力バーストデータの１ビット幅ＢＷは前述の通り
予め定められているが、パルス幅および／またはジッタ
成分により時間変動する。以下、１ビット幅ＢＷが、本
来のもの（予め定められた値）と比較して、５／８〜１
１／８の範囲内で変動する場合を考慮して、各シフトレ
ジスタ７１₁〜７１₈の容量が７ビット（請求項におけ
る自然数ｉに相当する）である理由、および、デコード
部７２₁〜７２₈が取り扱うビット数（請求項における
ｊまたはｋに相当する）が５〜７ビットである理由を説
明する。

【００７３】図４（ａ）において、無信号区間Ｔ１で
は、上述のヒステリシス制御部３１により、リファレン
ス信号の値が変更される。そのため、デジタルＰＬＬ回
路４への入力バーストデータは、無信号区間Ｔ１におい
て、「Ｈｉ」および「Ｌｏ」が混在する不定値をほとん
ど持たない。しかし、以下の説明では、便宜的に、デジ
タルＰＬＬ回路４には、無信号区間Ｔ１に、「Ｈｉ」お
よび「Ｌｏ」を有するランダムなデータが入力されると
仮定する。この仮定下では、データサンプリング部４１
は、ランダムなデータを、クロック信号ｃｌｋ₁〜ｃｌ
ｋ₈（図２（ｂ）参照）でサンプリングすると、０．５
の確率で「Ｈｉ」または「Ｌｏ」をとる信号を第１〜第
８系統のバーストデータとして出力してしまう。

【００７４】今、図８のＡＮＤゲート８１１₁を例にと
る。ＡＮＤゲート８１１₁は、（ｉ＝７）信号線７２₁₁
〜７２₅₁と接続されている。（ｉ＝７）信号線７２₁₁〜
７２ ₅₁が全て、「Ｈｉ」に設定される確率Ｐｅ₁は、確
率０．５を７乗した値をさらに５乗した値であり、次式
（１）で示される。言い換えれば、次式（１）で示され
る値は、ＡＮＤゲート８１１₁が「Ｈｉ」を出力する確
率でもある。Ｐｅ₁＝（０．５⁷）⁵＝２．９＊１０^(-11)…（１）同様に、図８のＡＮＤゲート８１１₂〜８１１₈のそれ
ぞれも、上式（１）で示される通りの確率で「Ｈｉ」を
出力する。

【００７５】次に、図９のＡＮＤゲート８１３₁を例に
とる。（ｉ＝６）信号線７２₁₂〜７２₆₂が全て、「Ｈ
ｉ」に設定された場合、ＡＮＤゲート８１３₁は「Ｈ
ｉ」を出力する。ＡＮＤゲート８１３₁が「Ｈｉ」を出
力する確率Ｐｅ₂は、次式（２）で示される通り、確率
０．５を６乗した値をさらに６乗した値となる。Ｐｅ₂＝（０．５⁶）⁶＝１．５＊１０^(-11)…（２）同様に、ＡＮＤゲート８１３₂〜８１３₈のそれぞれ
も、上式（２）で示される確率で「Ｈｉ」を出力する。

【００７６】次に、図１０のＡＮＤゲート８１５₁を例
にとる。（ｉ＝５）信号線７２₁₃〜７２₇₃が全て、「Ｈ
ｉ」に設定された場合、ＡＮＤゲート８１５₁は「Ｈ
ｉ」を出力する。ＡＮＤゲート８１５₁が「Ｈｉ」を出
力する確率Ｐｅ₃は、次式（３）で示される通り、確率
０．５を５乗した値をさらに７乗した値となる。Ｐｅ₃＝（０．５⁵）⁷＝２．９＊１０^(-11)…（３）同様に、ＡＮＤゲート８１５₂〜８１５₈のそれぞれ
も、上式（３）で示される確率で「Ｈｉ」を出力する。

【００７７】以上の結果から、ランダムなデータ（不定
値を有する信号）がデジタルＰＬＬ回路４に与えられた
場合、ＡＮＤゲート８１１₁〜８１１₈、８１３₁〜８
１３ ₈および８１５₁〜８１５₈のいずれかが「Ｈｉ」
を出力する確率、つまり、先頭検出信号が「Ｈｉ」にな
る確率は、Ｐｅ₁、Ｐｅ₂およびＰｅ₃で表される。言
い換えれば、Ｐｅ₁、Ｐｅ₂およびＰｅ₃は、不定値を
有する入力信号がバーストデータの先頭として誤検出さ
れる確率を示す。伝送品質として、例えばビットエラー
レート１０^(-9)が要求される通信システムにおいて、Ｐ
ｅ₁、Ｐｅ₂およびＰｅ₃は十分に小さい値である。本
先頭検出部４２を採用すれば、先頭の誤検出に起因し
て、デジタルＰＬＬ回路４でビットエラーが引き起こさ
れたとしても、実用上問題ないことが判る。ただし、上
述したように、本光受信回路はヒステリシス制御部３１
を有するため、実際のＰｅ₁、Ｐｅ₂およびＰｅ₃は、
上式（１）〜（３）に示される数値よりも小さくなるこ
とには注意を要する。

【００７８】また、ＡＮＤゲート８１１₁〜８１１
₈は、５本の（ｉ＝７）信号線としか接続されない。つ
まり、ＡＮＤゲート８１１₁〜８１１₈は、入力バース
トデータの各ビットの幅が、本来の１ビット幅ＢＷと比
較して５／８位相分以上あれば、「Ｈｉ」および「Ｌ
ｏ」を正しく出力できる。ＡＮＤゲート８１３₁〜８１
３₈は、各ビットの幅が、１ビット幅の６／８位相分以
上であれば、「Ｈｉ」および「Ｌｏ」を正しく出力でき
る。ＡＮＤゲート８１５₁〜８１５₈は、各ビットの幅
が、１ビット幅ＢＷの７／８位相分以上であれば、「Ｈ
ｉ」および「Ｌｏ」を正しく出力できる。上述したよう
に、入力バーストデータの各ビットの幅は、たとえ変動
したとしても、１ビット幅ＢＷの５／８位相分以上あ
る。したがって、ＡＮＤゲート８１１₁〜８１１₈、８
１３₁〜８１３₈、および８１５₁〜８１５₈は、各ビ
ット幅が変動しても、入力バーストデータの先頭を確実
に誤りなく検出する。

【００７９】また、以上のＡＮＤゲート８１１_b（ｂ＝
１，２…，８）は、５個のシフトレジスタ７１_b〜７１
_(b+4)が保持する連続７ビットのパターンが、識別パタ
ーンと完全に一致した場合に、入力バーストデータの先
頭が検出されたと判定する。この判定に応答して、ＯＲ
ゲート８１７は先頭検出信号を出力する。このように、
識別パターンとの一致／不一致の判定に、可能な限り多
くのビット数（つまり７ビット）を用いることにより、
入力バーストデータの先頭は確実に検出される。また、
ＡＮＤゲート８１３_b（ｂ＝１，２…，８）は、６個の
シフトレジスタ７１_b〜７１_(b+5)が保持する最新６ビ
ットのパターンが、識別パターンと一致した場合、また
は、ＡＮＤゲート８１５_b（ｂ＝１，２…，８）は、７
個のシフトレジスタ７１_b〜７１_(b+5)が保持する最新
５ビットのパターンが、識別パターンと一致した場合、
入力バーストデータの先頭が検出されたと判定する。こ
のように、識別パターンとの一致／不一致の判定に、よ
り少ないビット数（つまり最新の６ビットまたは最新の
５ビット）を用いることにより、入力バーストデータの
先頭は即座に検出される。ここで、注意を要するのは、
より少ないビット数を単純に判定に用いれば、バースト
データの先頭が誤検出される確率が上がる。しかし、本
実施形態では、ＡＮＤゲート８１３_bまたは８１５_bに
接続されるデコード部７２（つまりシフトレジスタ７
１）の個数（請求項におけるｑに相当する）をより多く
することで、誤検出の確率を下げている。つまり、上述
の例では、ＡＮＤ８１３₁には、６本の（ｉ＝６）信号
線７２₁₂〜７２₆₂を通じて６個のデコード部７２₁〜７
２₆（６個のシフトレジスタ７１₁〜７１₆）と接続さ
れている。ＡＮＤ８１５₁には、７本の（ｉ＝５）信号
線７２₁₃〜７２₇₃を通じて７個のデコード部７２₁〜７
２₇（７個のシフトレジスタ７１₁〜７１₇）と接続さ
れている。以上、請求項における「連続するｑ個のデコ
ード部」とは、連続するｑ系統のバーストデータ（連続
する位相位置φ_bが連続するｑ個のクロック信号ｃｌｋ
_bでサンプリングされたもの）が入力されるｑ個のデコ
ード部７２を意味する。

【００８０】なお、パルス幅歪み等が発生する程度は、
本デジタルＰＬＬ回路４が適用される通信システム毎に
変わる。そのため、各シフトレジスタ７１₁〜７１₈の
容量、および、デコード部７２₁〜７２₈が取り扱うビ
ット数は、通信システムに要求されるビットレート等の
仕様に応じて、最適に選ばれる必要があることに注意を
要する。つまり、本願発明の技術的範囲は、各シフトレ
ジスタ７１₁〜７１₈の容量が７ビットであると限定さ
れたり、デコード部７２₁〜７２₈が取り扱うビット数
が５〜７ビットであると限定されてはならない。先頭の
誤検出が発生する確率を変更するには、シフトレジス
タ７１の段数および／または容量を増減したり、各デ
コード部７１が判定に用いるビット数を増減したり、
各ＡＮＤゲート８１１、８１３および／または８１５に
接続される信号線７２の本数を増減したりすればよい。

【００８１】次に、図１１を参照して、初期クロック位
相検出部７３２を詳細に説明する。図１１において、初
期クロック位相検出部７３２には、ＡＮＤゲート８１１
₁〜８１１₈、８１３₁〜８１３₈、および８１５₁〜
８１５₈の演算結果が、信号線８１８₁〜８１８₈、８
１１０₁〜８１１０₈および８１１２₁〜８１１２₈を
通じて入力される。初期クロック位相検出部７３２は、
上記演算結果が入力されると、予め定められた規則ε
（図１２参照）に従って動作して、最適な位相位置φ
_OPTを有するクロック信号ｃｌｋ_OPTを特定する。ここ
で、クロック信号ｃｌｋ_OPTは、クロック信号ｃｌｋ₁
〜ｃｌｋ₈のいずれかである。図１２の規則εには、
「Ｈｉ」の演算結果を出力したＡＮＤゲート毎に、選択
すべきクロック信号ｃｌｋ_OPTが示されている。例え
ば、図１２の最上段に示すように、ＡＮＤゲート８１１
₁が「Ｈｉ」を出力した場合、第３相のクロック信号ｃ
ｌｋ₃が選択される。また、上から２番目の段に示すよ
うに、ＡＮＤゲート８１１₂が「Ｈｉ」を出力した場
合、第４相のクロック信号ｃｌｋ₄が選択される。以
降、図示した通りに、最適なクロック信号ｃｌｋ_OPTが
選択される。

【００８２】図１２の規則εは、以下に説明するように
して定められる。図１３（ａ）において１ビット幅ＢＷ
および位相差Δφは既知の値である。例えば、ＡＮＤゲ
ート８１１₁が「Ｈｉ」を出力するには、５本の（ｉ＝
７）信号線７２₁₁〜７２₅₁が「Ｈｉ」に設定されなけれ
ばならない（図７および図８参照）。つまり、図１３
（ｂ）に示すように、バーストデータの各ビットにゆら
ぎが生じていても、当該各ビットは少なくとも位相位置
φ₁〜φ₅をカバーする。したがって、クロック信号ｃ
ｌｋ₃が各ビットの中間点ＣＰに位置する可能性が最も
高い。そのため、図１２に示すように、ＡＮＤゲート８
１１₁の演算結果が「Ｈｉ」の場合、クロック信号ｃｌ
ｋ₃が選ばれる。以下、同様に、ＡＮＤゲート８１１₂
〜８１１₆が「Ｈｉ」を出力した場合、クロック信号ｃ
ｌｋ₄〜ｃｌｋ₈が選ばれる。また、ＡＮＤゲート８１
１₈および８１１₈が「Ｈｉ」を出力した場合、クロッ
ク信号ｃｌｋ₁およびｃｌｋ₂が選ばれる。

【００８３】また、図１２において、ＡＮＤゲート８１
３₁が「Ｈｉ」を出力するには、６本の（ｉ＝６）信号
線７２₁₂〜７２₆₂が「Ｈｉ」に設定されなければならな
い（図７および図９参照）。つまり、図１３（ｃ）のよ
うに、バーストデータの各ビットは少なくとも、位相位
置φ₁〜φ₆をカバーする範囲内でゆらぐ。したがっ
て、クロック信号ｃｌｋ₃が各ビットの中間点ＣＰに位
置する可能性が最も高い。そのため、図１２に示すよう
に、ＡＮＤゲート８１３₁が「Ｈｉ」を出力した場合、
クロック信号ｃｌｋ₃が選択される。以下、同様に、Ａ
ＮＤゲート８１３ ₂〜８１３₆が「Ｈｉ」を出力した場
合、クロック信号ｃｌｋ₄〜ｃｌｋ₈が選ばれる。ま
た、ＡＮＤゲート８１３₇および８１３₈が「Ｈｉ」を
出力した場合、クロック信号ｃｌｋ₁およびｃｌｋ₂が
選ばれる。

【００８４】さらに、図１２において、ＡＮＤゲート８
１５₁が「Ｈｉ」を出力するには、７本の（ｉ＝５）信
号線７２₁₃〜７２₇₃が「Ｈｉ」に設定されなければなら
ない（図７および図１０参照）。つまり、図１４のよう
に、バーストデータの各ビットは少なくとも、位相位置
φ₁〜φ₇をカバーする範囲内でゆらぐ。したがって、
クロック信号ｃｌｋ₄が各ビットの中間点ＣＰに位置す
る可能性が最も高い。そのため、図１２に示すように、
ＡＮＤゲート８１５₁の演算結果が「Ｈｉ」の場合、ク
ロック信号ｃｌｋ₄が選ばれる。以下、同様に、ＡＮＤ
ゲート８１５₂〜８１５₅が「Ｈｉ」を出力した場合、
クロック信号ｃｌｋ₅〜ｃｌｋ₈が選ばれる。ＡＮＤゲ
ート８１５₆〜８１３₈が「Ｈｉ」を出力した場合、ク
ロック信号ｃｌｋ₁〜ｃｌｋ₃が選ばれる。初期クロッ
ク位相検出部７３２は、以上の規則εに従って、各ビッ
トの中間点ＣＰに最も近接するクロック信号ｃｌｋ_OPT
を特定する。初期クロック位相検出部７３２は、特定さ
れたクロック信号ｃｌｋ_OPTを示す値を生成し、これを
初期最適位相情報として、クロック位相調整部４３（図
１５参照）に送信する。

【００８５】次に、図１５を参照して、クロック位相調
整部４３を詳細に説明する。図１５において、クロック
位相調整部４３は、最適位相保持部１５０１と、エッジ
位置検出部１５０２と、７個のレジスタ１５０３₁〜１
５０３₇と、セレクタ１５０４と、アドレス制御部１５
０５と、カウンタ１５０６と、レジスタ１５０７と、加
算回路１５０８と、割り算回路１５０９と、アップパル
ス発生部１５１０と、ダウンパルス発生部１５１１とを
含む。

【００８６】最適位相保持部１５０１は、先頭検出信号
の受信により動作を開始する。その後、最適位相保持部
１５０１は、入力された初期最適位相情報、つまりクロ
ック信号ｃｌｋ_OPTの値を保持する。最適位相保持部１
５０１は、現在保持しているクロック信号ｃｌｋ_OPTを
初期値として用いる。つまり、このクロック信号ｃｌｋ
_OPTを示す値はそのまま、最適位相情報として、バス４
１０を通じて、セレクタ１５０４およびデータ再生部４
４（後述）に送信される。初期最適位相情報により特定
される位相位置φ_OPT（つまりクロック信号ｃｌ
ｋ_OPT）は、入力バーストデータの先頭から導出され
る。そのため、この位相位置φ_OPTは、初期の時点では
有効であるが、時間が経過すると有効でなくなる場合が
ある。なぜなら、各ビットの中間点ＣＰがパルス幅歪み
および／またはジッタ成分の条件により時間変動するか
らである。そこで、クロック位相調整部４３は、以下の
ようにして、最適位相情報により特定される最適な位相
位置φ_OPTを、各ビットの中間点ＣＰに追従させる。

【００８７】エッジ位置検出部１５０２は、データバス
４５を通じて入力される第１〜第８系統のバーストデー
タに基づいて、各ビットの前縁ＬＥ（立ち上がりエッ
ジ）または後縁ＲＥ（立ち下がりエッジ）のエッジ位置
φ_EDGEを検出する。検出されたエッジ位置φ_EDGEは、エ
ッジ位置情報として、バス１５１２を通じて、セレクタ
１５０４およびカウンタ１５０６に送信される。このエ
ッジ位置検出部１５０２は、より具体的には、図１６に
示す構成を有する。図１６において、エッジ位置検出部
１５０２は、８個の排他的論理和回路１６０１₁〜１６
０１₈と、８個の判定回路１６０２₁と、８個のＡＮＤ
ゲート１６０３₁〜１６０３₈と、Ｄ型フリップフロッ
プ１６０４₁〜１６０４₈とを含む。各排他的論理和回
路１６０１_b（ｂ＝１，２…，８）には、互いに位相位
置が隣り合う２個のクロック信号ｃｌｋ_bおよびｃｌｋ
_(b+1)でサンプリングされた第ｂ系統および第（ｂ＋
１）系統のバーストデータが入力される。例えば、排他
的論理和回路１６０１₁には、第１系統および第２系統
のバーストデータが入力される。また、排他的論理和回
路１６０１₈には、第８系統および第１系統のバースト
データが入力される。

【００８８】各排他的論理和回路１６０１_bは、入力さ
れる第ｂ系統および第（ｂ＋１）系統のバーストデータ
の排他的論理和を演算して、入力バーストデータにおい
て、レベルが「Ｈｉ」から「Ｌｏ」へと変わる変化点、
または「Ｌｏ」から「Ｈｉ」へと変わる変化点を検出す
る。各排他的論理和回路１６０１_bは、変化点を検出し
た場合、「Ｈｉ」を出力し、変化点を検出しなかった場
合、「Ｌｏ」を出力する。各排他的論理和回路１６０１
_bでは、２種類の変化点が検出される。第１の変化点
は、各ビットの前縁ＬＥまたは後縁ＲＥに起因してお
り、本クロック位相調整部４３にとって必要なエッジ位
置情報である。例えば、図１７（ａ）に示した例では、
位相位置φ₁およびφ₂の間に、各ビットの前縁ＬＥが
存在する。この場合、排他的論理和回路１６０１₁のみ
が「Ｈｉ」を出力し、他の排他的論理和回路１６０１₂
〜１６０１₈は「Ｈｉ」を出力しない。一方、第２の変
化点は、入力バーストデータに重畳される雑音に起因
し、不要な情報である。かかる不要な第２の変化点も、
各排他的論理和回路１６０１_bは検出してしまう。図１
７（ｂ）のように、雑音（矢印ξ参照）が瞬間的に発生
した場合、排他的論理和回路１６０１₁および１６０１
₂が「Ｈｉ」を出力する。本クロック位相調整部４３の
処理には、各ビットの前縁ＬＥまたは後縁ＲＥの位置情
報のみが必要となるため、雑音に起因する第２の変化点
は不要である。

【００８９】そこで、各判定回路１６０２_b（ｂ＝１，
２…，８）には、位相位置が連続する５個のクロック信
号ｃｌｋ_(b+1)〜ｃｌｋ_(b+5)でサンプリングされた第
（ｂ＋１）系統〜第（ｂ＋５）系統のバーストデータが
入力される。例えば、判定回路１６０２₁には、第２系
統から第６系統のバーストデータが入力される。また、
判定回路１６０２₈には、第１系統から第５系統のバー
ストデータが入力される。

【００９０】各判定回路１６０２_bは、ＡＮＤゲート１
６０２_b1および１６０２_b2と、ＯＲゲート１６０２_b3と
を含む。便宜上、図１６には、判定回路１６０２₁の内
部構成のみが示され、判定回路１６０２₂〜１６０２₈
の内部構成は示されない。以下、判定回路１６０２₁の
内部構成を代表的に説明する。ＡＮＤゲート１６０２ ₁₁
には、第２系統〜第５系統のバーストデータがそのまま
入力される。したがって、入力バーストデータが図１７
（ａ）のような波形を有する場合、全系統のバーストデ
ータが「Ｈｉ」を示すので、ＡＮＤゲート１６０２₁₁は
「Ｈｉ」を出力する。つまり、ＡＮＤゲート１６０２₁₁
は、位相位置φ₂〜φ₅において、「Ｈｉ」が続いてい
るか否かを検出している。また、入力バーストデータが
図１７（ｂ）のような波形を有する場合、いずれかの系
統のバーストデータが「Ｌｏ」を示すので、ＡＮＤゲー
ト１６０２₁₁は「Ｌｏ」を出力する。また、ＡＮＤゲー
ト１６０２₁₂には、第２系統〜第５系統のバーストデー
タが反転された後に入力される。したがって、全系統の
バーストデータが「Ｌｏ」の場合に限り、ＡＮＤゲート
１６０２₁₂は「Ｈｉ」を出力する。つまり、ＡＮＤゲー
ト１６０２₁₂は、位相位置φ₂〜φ₅において、「Ｌ
ｏ」が続いているか否かを検出している。また、ＡＮＤ
ゲート１６０２₁₁および１６０２₁₂の出力は、ＯＲゲー
ト１６０２₁₃に入力される。いずれかの出力が「Ｈｉ」
の場合、ＯＲゲート１６０２₁₃は、「Ｈｉ」を出力す
る。他の判定回路１６０２_b（ｂ＝２…，８）もまた、
判定回路１６０２₁と同様に動作するが、入力されるバ
ーストデータの系統が異なるので、位相位置φ_b〜φ
_(b+4)において、「Ｈｉ」または「Ｌｏ」が続いている
か否かを検出する。

【００９１】ＡＮＤゲート１６０３_b（ｂ＝１，２…，
８）は、上述した排他的論理和回路１６０１_bの出力
と、判定回路１６０２_bの出力との論理積をとる。つま
り、排他的論理和回路１６０１_bにより「Ｌｏ」から
「Ｈｉ」への変化点または「Ｈｉ」から「Ｌｏ」への変
化点が検出され、かつ判定回路１６０２_bにより「Ｈ
ｉ」または「Ｌｏ」の連続が検出した場合、ＡＮＤゲー
ト１６０３_bの出力は「Ｈｉ」となる。例えば、入力バ
ーストデータが図１７（ａ）に示すような場合、ＡＮＤ
ゲート１６０３_bのみが「Ｈｉ」を出力し、これによっ
て、位相位置φ₁およびφ₂の間に、ビットの前縁ＬＥ
に起因する第１の変化点が検出される。また、例えば、
入力バーストデータが図１７（ｂ）に示すような場合、
ＡＮＤゲート１６０３_bは、位相位置φ₁およびφ₂の
間に変化点があっても、判定回路１６０２_bにより「Ｈ
ｉ」の連続が検出されないので、「Ｈｉ」を出力しな
い。つまり、ＡＮＤゲート１６０３₁は、位相位置φ₁
およびφ₂の間にはビットの前ＬＥまたは後縁ＲＥでは
なく、雑音（矢印ξ参照）が発生していると判定する。
以上のように、排他的論理和回路１６０１_b、判定回路
１６０２_bおよびＡＮＤゲート１６０３_bの組み合わせ
により、ビットの前縁ＬＥまたは後縁ＲＥに起因する第
１の変化点のみが検出される。

【００９２】Ｄ型フリップフロップ１６０４_b（ｂ＝
１，２…，８）は、ＡＮＤゲート１６０３_bの出力を保
持する。各フリップフロップ１６０４_bが保持する値
は、同じタイミングで送出され、バス１５１２上で多重
される。これによって、８ビット幅のエッジ位置情報が
生成される。エッジ位置情報は、ビットのエッジ位置φ
_ED _GEを位相位置φ₁〜φ₈のいずれかにより特定する。
例えば、入力バーストデータが図１７（ａ）に示すよう
な場合、フリップフロップ１６０４₁のみが「Ｈｉ」を
出力し、他のフリップフロップ１６０４₂〜１６０４₈
は「Ｌｏ」を出力する。したがって、エッジ位置情報
は、（Ｈｉ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌｏ，Ｌ
ｏ）となる。この場合、エッジ位置φ_EDGEは位相位置φ
₁に相当する。

【００９３】以上説明したように、エッジ位置検出部１
５０２は、雑音等に起因するレベルの変化に反応するこ
となく、ビットの前縁または後縁に起因するレベル変化
のみを反応する。さらに、エッジ位置検出部１５０２
は、検出したエッジ位置φ_EDGEを位相位置φ_bで示すエ
ッジ位置情報を、バス１５１２を通じて、セレクタ１５
０４とカウンタ１５０６に送信する。

【００９４】再度図１５を参照する。セレクタ１５０４
には、エッジ位置情報および最適位相情報とが入力され
る。以下、説明を明確にするために、セレクタ１５０４
に入力された最適位置情報、つまり最適位相保持部１５
０１により現在保持されている最適位置情報が示す最適
な位相位置φ_OPTを、前回最適な位相位置φ_OPT’と称
する。まず、エッジ位置情報が示すエッジ位置φ
_EDGEと、前回最適な位相位置φ_OPT’との関係につい
て、図１８を参照して説明する。図１８（ａ）に示すよ
うに、前回最適な位相位置φ_OPT’は、前回の処理にお
いて、入力バーストデータの各ビットの中間点に最も近
接すると判定された位相位置である。しかし、パルス幅
歪みおよび／またはジッタ成分により、前回最適な位相
位置φ_OPT’が、ある程度の時間が経過した後も、各ビ
ットの中間点ＣＰに最も近接するとは限らない。つま
り、前回の最適な位相位置φ_OPT’が新しい最適な位相
位置φ_OPTに更新されないと仮定した場合、図１８
（ｂ）に示すように、時間経過と共に、前回最適な位相
位置φ_OPT’は、現在の各ビットの中間点ＣＰから離れ
てしまう場合がある。

【００９５】また、１ビット幅ＢＷは、変動しうるが、
既知である。したがって、パルス幅歪み等がビットに生
じないという条件下では、エッジ位置φ_EDGEから中間点
ＣＰまでの時間ｄもまた既知である。さらに、位相位置
φ₁〜φ₈において、隣り合うもの同士の差Δφが同一
である場合には、時間ｄはΔφに比例する。今、この時
間ｄを４＊Δφ（つまり、４／８位相）とする。この場
合、エッジ位置φ_EDGEに４＊Δφを足し合わせた位置
が、本来の中間点ＣＰに最も近いとみなせる。つまり、
φ_EDGE＋４＊Δφは、現在の各ビットの中間点ＣＰ（以
下、現在の中間点ＣＰ_PREと称す）として最も確からし
い位置を表す。セレクタ１５０４は、以上のような演算
を行って、現在の中間点ＣＰ_PREを求める。また、エッ
ジ位置φ_EDGEはおよび現在の中間点ＣＰ_PREは、位相位
置φ₁〜φ₈のいずれかで表されることになる。

【００９６】次に、セレクタ１５０４は、現在の中間点
ＣＰ_PREと前回最適な位相位置φ_OP _T’とを比較する。
比較の結果、現在の中間点ＣＰ_PREが前回最適な位相位
置φ _OPT’と等しい位置ならば、セレクタ１５０４はレ
ジスタ１５０３₄に蓄積された重み付け値「０」を取り
出して、評価値「０」として出力する。また、図１９
（ａ）のように、現在の中間点ＣＰ_PREが前回最適な位
相位置φ_OPT’を基準として前に１／８位相分ずれてい
るならば、セレクタ１５０４はレジスタ１５０３ ₅に蓄
積された重み付け値「−１」を取り出して、評価値「−
１」として得る。また、図１９（ｂ）のように、現在の
中間点ＣＰ_PREが前回最適な位相位置φ_OP _T’を基準と
して後ろに１／８位相分ずれているならば、セレクタ１
５０４はレジスタ１５０３₅に蓄積された重み付け値
「＋１」を、評価値「＋１」として得る。他の場合も同
様に、現在の中間点ＣＰ_PREが位相位置φ_OPTを基準と
して前に２／８位相分または３／８位相分ずれているな
らば、評価値「−２」または「−３」が得られる。ま
た、現在の中間点ＣＰ_PREが位相位置φ_OPTに対して後
ろに２／８位相分または３／８位相分ずれているなら
ば、評価値「＋２」または「＋３」が得られる。セレク
タ１５０４は、以上の説明したように、エッジ位置情報
の入力毎に、現在の中間点ＣＰ_PREを導出して、「−
３」〜「＋３」のいずれかの評価値を得る。評価値は、
上述から明らかなように、前回最適な位相位置φ _OPT’
を基準とした現在の中間点ＣＰ_PREのずれを示し、セレ
クタ１５０４からアドレス制御部１５０５へと送信され
る。

【００９７】ところで、エッジ位置情報は、セレクタ１
５０４だけでなく、バス１５１２を通じてカウンタ１５
０６にも送信される。カウンタ１５０６は、エッジ位置
情報の入力毎に（つまりエッジ位置φ_EDGEの検出毎
に）、カウント値をインクリメントして、アドレス制御
部１５０５に出力する。したがって、評価値とカウント
値とがアドレス制御部１５０５に入力される。アドレス
制御部１５０５の後段には、ａワード分（請求項におけ
るａに相当）の評価値を保持可能なレジスタ１５０７が
接続される。アドレス制御部１５０５は、入力されたカ
ウント値に基づいて、評価値をレジスタ１５０７に書き
込む。つまり、カウント値は、評価値を書き込むための
アドレス位置を特定している。このように、評価値は、
各ビットのエッジ位置φ_EDGEが検出される度に、レジス
タ１５０７に順次蓄積される。評価値がａワード分蓄積
されると、加算回路１５０８は、ａワード分の評価値を
レジスタ１５０７から得て、得られた評価値の合計をと
る。その後、割り算回路１５０９は、評価値の合計をａ
で割る。これによって、ａ個の評価値の平均値が算出さ
れる。算出された平均値は、アップパルス発生部１５１
０およびダウンパルス発生部１５１１に出力される。ア
ップパルス発生部１５１０は、入力された平均値が「＋
１」以上である場合にのみ、最適位相保持部１５０１に
アップパルスを出力する。ダウンパルス発生部１５１１
は、入力された平均値が「−１」以上である場合にの
み、最適位相保持部１５０１にダウンパルスを出力す
る。

【００９８】アップパルスおよびダウンパルスは、ａ回
検出された中間点ＣＰ_PREが平均的に、前回最適な位相
位置φ_OPT’に対して後ろおよび前にずれていることを
示す。最適位相保持部１５０１は、入力されたアップパ
ルスまたはダウンパルスに基づいて、現在の最適な位相
位置φ_OPTを示す新しい最適位相情報を生成し保持す
る。より具体的には、アップパルスの入力時には、図２
０（ａ）のように、前回最適な位相位置φ_OPT’から１
位相差Δφ分だけ前の方向にずらされたものが、現在の
最適位相位置φ_OPTとして得られる。一方、ダウンパル
スの入力時に得られる現在の最適位相位置φ_OPTは、図
２０（ｂ）に示すように、前回最適な位相位置φ_OPT’
から１位相差Δφ分だけ後ろの方向にずれたものであ
る。以上のような新しい最適位相情報は、バス４１０を
通じてデータ再生部４４に出力される。

【００９９】ところで、アップパルスまたはダウンパル
スは、カウンタ１５０６にも出力される。カウンタ１５
０６は、入力されたいずれかのパルスをリセット信号と
みなし、カウント動作をリセットする。したがって、レ
ジスタ１５０７には、ａ個の評価値の平均値が新規に蓄
積されるので、現在最適な位相位置φ_OPTが随時更新さ
れていく。以上のようにして、最適位相保持部１５０１
は、所定の時間毎に（エッジ位置φ_EDGEがａ回検出され
る度に）、新しい最適な位相位置φ_OPTを検出する。こ
れによって、最適な位相位置φ_OPTは常に、入力バース
トデータの各ビットの中心点ＣＰに追従させることがで
きる。

【０１００】次に、図２１を参照して、データ再生部４
４を詳細に説明する。図２１において、データ再生部４
４は、セレクタ２１０１と、多数決回路２１０２と、ポ
インタ制御部２１０３と、エラスティックバッファ２１
０４と、読み出し部２１０５とを含む。なお、セレクタ
２１０１および多数決回路２１０２とは、データ判別部
２１０６を構成する。セレクタ２１０１には、データバ
ス４５（図６参照）を通じて、第１系統〜第８系統のバ
ーストデータが入力される。さらに、セレクタ２１０１
には、バス４１０を通じて、現在最適な位相位置φ_OPT
を示す最適位相情報が入力される。φ _OPTは、φ_b（ｂ
は１〜８のいずれかの自然数）で特定される。セレクタ
２１０１は、最適位相情報の入力毎に得られる最適な位
相位置φ_OPT（つまり、φ_b）を中心として、後ろの位
相位置φ_(b-1)および前のφ_(b+1)を選択する。例え
ば、φ_OPTがφ₅であった場合、図２２に示すように、
位相位置φ₄〜φ₆とが選択される。その後、セレクタ
２１０１は、位相位置φ_(b-1)〜φ_(b+1)を有するクロ
ック信号ｃｌｋ_(b-1)〜ｃｌｋ_(b+1)を選択する。次
に、セレクタ２１０１は、入力された全系統のバースト
データから、クロック信号ｃｌｋ_(b-1)〜ｃｌｋ_(b+1)
でサンプリングされた第（ｂ−１）〜第（ｂ＋１）系統
のバーストデータのみを選択して、多数決回路２１０２
に出力する。

【０１０１】また、ポインタ制御部２１０３には、先頭
検出信号、最適位相情報および８相のクロック信号ｃｌ
ｋ₁〜ｃｌｋ₈が入力される。ポインタ制御部２１０３
は、先頭検出信号の入力に応答して動作を開始する。動
作開始後、ポインタ制御部２１０３は、最適位相情報が
示すφ_OPT（つまりφ_b）を有するクロック信号ｃｌｋ
_bを、入力されたクロック信号ｃｌｋ₁〜ｃｌｋ₈から
選択する。さらに、ポインタ制御部２１０３は、クロッ
クｃｌｋ_b（位相位置φ_b）に同期して、第１のカウン
ト値をインクリメントした後に、インクリメントされた
第１のカウンタ値を多数決回路２１０２に出力する。

【０１０２】多数決回路２１０２は、入力された第（ｂ
−１）〜第（ｂ＋１）系統のバーストデータの多数決を
とって、後段のエラスティックバッファ２１０４に書き
込むべきビット（レベル「Ｈｉ」またはレベル「Ｌ
ｏ」）を決定する。例えば、第（ｂ−１）、第ｂおよび
第（ｂ＋１）系統のバーストデータが「Ｈｉ」、「Ｌ
ｏ」および「Ｈｉ」を示す場合、「Ｈｉ」の個数が「Ｌ
ｏ」の個数を上回っているので、レベル「Ｈｉ」を書き
込むべきビット（バーストデータ）として判別する。そ
の後、多数決回路２１０２は、ポインタ制御部２１０３
から入力された第１のカウント値に従って、判別された
ビット（バーストデータ）をエラスティックバッファ２
１０４に書き込む。つまり、第１のカウント値は、エラ
スティックバッファ２１０４における書き込み位置を示
している。また、第１のカウント値は、クロック信号ｃ
ｌｋ_bと同期しているので、この書き込みもまた、クロ
ック信号ｃｌｋ_bと同期している。

【０１０３】なお、多数決回路２１０２は、本デジタル
ＰＬＬ回路４の必須の構成でないことには注意を要す
る。しかしながら、多数決回路２１０２は、簡単に言え
ば、入力バーストデータに生じうる雑音に対する耐性を
向上させるので、デジタルＰＬＬ回路４に備えられるこ
とが好ましい。以下、雑音に対する耐性の向上について
説明する。本質的には、セレクタ２１０１は、全系統の
バーストデータから選択される第ｂ系統のバーストデー
タのみをエラスティックバッファ２１０４に書き込めば
よい。これによって、本デジタルＰＬＬ回路４の目的
（つまり、無入力区間とバーストデータとを正確に識別
して、バーストデータのみを正しく再生すること）は達
成される。

【０１０４】さて、雑音はランダムに発生するので、最
適位相位置φ_OPT（φ_b）で雑音が入力バーストデータ
に重畳される場合がある。かかる場合、クロック信号ｃ
ｌｋ _b（位相位置φ_b）でサンプリングされた第ｂ系統
のバーストデータにはビット誤りが生じている可能性が
ある。しかしながら、雑音には様々な種類がある。その
中には、入力バーストデータに瞬間的に重畳する雑音が
ある。かかる雑音は、たとえ位相位置φ_bで重畳されて
も、位相位置φ_bの周辺の位相位置φ_(b-1)およびφ
_(b+1)には重畳されないことが多い。つまり、第（ｂ−
１）および第（ｂ＋１）系統のバーストデータにはビッ
ト誤りが生じていない場合が多い。そこで、多数決回路
２１０２は、上述したように、セレクタ２１０１により
選択された第（ｂ−１）〜第（ｂ＋１）系統のバースト
データの多数決をとる。したがって、エラスティックバ
ッファ２１０４に書き込まれるビットには、雑音による
誤りが発生している可能性は、多数決回路２１０２が無
い場合と比較して小さくなる。これによって、入力バー
ストデータに生じうる雑音に対する耐性を向上させるこ
とができる。

【０１０５】なお、以上の説明では、セレクタ２１０１
は、第（ｂ−１）〜第（ｂ＋１）系統分、つまり３系統
分のバーストデータを選択していた。しかしながら、選
択されるのは、３系統分に限られず、複数系統分（請求
項におけるｐ系統に相当する）のバーストデータが選択
されればよい。

【０１０６】さて、再度、図２１を参照する。ポインタ
制御部２１０３は、動作開始後、第１のカウント値だけ
でなく、第２のカウント値を出力する。以下、第２のカ
ウント値の出力時の動作を説明する。ポインタ制御部２
１０３に入力されるクロック信号ｃｌｋ₁〜ｃｌｋ₈の
中には、システムクロックｃｌｋ_Sと同じ位相位置φ _S
を有するものがある。ポインタ制御部２１０３は、この
システムクロックｃｌｋ_S（位相位置φ_S）に同期し
て、第２のカウント値をインクリメントした後に、イン
クリメントされた第２のカウンタ値を読み出し部２１０
５に出力する。

【０１０７】読み出し部２１０５は、ポインタ制御部２
１０３から入力された第２のカウント値に従って、エラ
スティックバッファ２１０４に書き込まれているバース
トデータを読み出す。つまり、第２のカウント値は、エ
ラスティックバッファ２１０４における読み出しアドレ
スを示している。第２のカウント値は、システムクロッ
クｃｌｋ_Sと同期しているので、この読み出しもまた、
システムクロックｃｌｋ_Sと同期して行われることにな
る。ただし、多数決回路２１０２の書き込みアドレスの
初期値と、読み出し部２１０５の読み出しアドレスの初
期値とは、エラスティックバッファ２１０４のアドレス
領域において最も遠くなるように予め選ばれている。読
み出し部２１０５は、読み出したものを再生されたバー
ストデータとして信号線４１１に出力する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る光受信回路の全体構
成を示すブロック図である。

【図２】図１の光受信回路の要部における各信号の波形
を示している。

【図３】図１の光受信回路の要部における各信号の波形
を示している。

【図４】図１の光受信回路の要部における各信号の波形
を示している。

【図５】図１の比較部3の詳細な構成を示すブロック図
である。

【図６】図１に示すデジタルＰＬＬ回路４のブロック構
成を示している。

【図７】図６の先頭検出部４２の詳細な構成を示してい
る。

【図８】図７の先頭パターン検出部７３１について部分
的な構成を詳細に示している。

【図９】図７の先頭パターン検出部７３１について部分
的な構成を詳細に示している。

【図１０】図７の先頭パターン検出部７３１について部
分的な構成を詳細に示している。

【図１１】図７の初期クロック位相検出部７３２の詳細
な構成を示している。

【図１２】図１１の規則εを詳細に説明するための図で
ある。

【図１３】図１２の規則εに関し、最適な位相位置φ
_OPTを有するクロック信号ｃｌｋ_OP _Tの選び方を説明す
るための図である。

【図１４】図１２の規則εに関し、最適な位相位置φ
_OPTを有するクロック信号ｃｌｋ_OP _Tの選び方を示して
いる。

【図１５】図６のクロック位相調整部４３の詳細な構成
を示している。

【図１６】図１５のエッジ位置検出部１５０２の詳細な
構成を示している。

【図１７】図６のデジタルＰＬＬ回路４に入力されるバ
ーストデータ波形の例を示している。

【図１８】図１５のエッジ位置検出部１５０２により生
成されるエッジ位置情報が示すエッジ位置φ_EDGEと、前
回最適な位相位置φ_OPT’との関係を説明するための図
である。

【図１９】図１５のセレクタ１５０４が導出する評価値
と、現在の中間点ＣＰ_PREと前回最適な位相位置
φ_OPT’との間に生じるずれとの関係を示している。

【図２０】図１５の最適位相保持部１５０１における位
相位置φ_OPTの調整の仕方を説明する図である。

【図２１】図６のデータ再生部４４の詳細な構成を示し
ている。

【図２２】図２１のセレクタ２１０１が選択する位相位
置φ_(b-1)〜φ_(b+1)の一例を示している。

【符号の説明】

１…光電変換素子２…線形増幅部３…比較部４…デジタルＰＬＬ回路４０…多相クロック生成部４１…データサンプリング部４２…先頭検出部４３…クロック位相調整部４４…データ再生部７１₁〜７１₈…シフトレジスタ７２₁〜７２₈…デコード部７３１…識別パターン検出部７３２…初期クロック位相検出部１５０２…エッジ位置検出部

Claims

【特許請求の範囲】

【請求項１】バースト光信号を受信する光受信回路で
あって、入力バースト光信号を電気信号に変換する光電変換素子
と、前記光電変換素子が変換した電気信号を増幅する増幅部
と、ヒステリシス特性を有し、その値が変化するリファレン
ス信号を生成し、当該リファレンス信号と、前記増幅部
が増幅した電気信号とを比較して、バーストデータを再
生する比較部と、前記比較部が再生したバーストデータの先頭部分を検出
して、先頭検出信号を生成し、当該先頭検出信号に基づ
いて、当該バーストデータから再生されたクロック信号
の位相位置を最適に調整するデジタルＰＬＬ回路とを含
み、前記デジタルＰＬＬ回路はさらに、生成した先頭検出信
号を前記比較部にフィードバックし、前記比較部は、前記デジタルＰＬＬ回路からフィードバ
ックされた先頭検出信号に基づいて、リファレンス信号
の値を変更する、光受信回路。
【請求項２】前記デジタルＰＬＬ回路により生成され
る先頭検出信号は、前記先頭部分の検出または未検出を
示しており、前記比較部は、前記デジタルＰＬＬ回路によりフィードバックされた先
頭検出信号に基づいて、その値が変化するリファレンス
信号を生成するヒステリシス制御部と、前記ヒステリシス制御部からのリファレンス信号と、前
記増幅部からの電気信号とを比較するコンパレータとを
含み、前記ヒステリシス制御部は、入力された先頭検出信号が前記先頭部分の検出を示す場
合に、前記増幅部からの電気信号の基準値と実質的に同
じ値のリファレンス信号を生成し、入力された先頭検出信号が前記先頭部分の未検出を示す
場合に、前記増幅部からの電気信号の基準値から所定量
だけオフセットされた値のリファレンス信号を生成す
る、請求項１に記載の光受信回路。
【請求項３】前記コンパレータに入力される電気信号
は両相信号である、請求項２の光受信回路。
【請求項４】前記所定量は、前記増幅部で発生する熱
雑音成分の分散値の２〜３倍に選ばれる、請求項２に記
載の光受信回路。
【請求項５】前記デジタルＰＬＬ回路は、システムクロックに基づいて、１周期の１／ｎ位相（ｎ
は正の整数）ずつ位相がずらされたｎ相のクロック信号
を生成する多相クロック生成部と、前記比較部で再生されたバーストデータを、前記多相ク
ロック生成部で生成されたｎ相のクロック信号を用いて
サンプリングして、ｎ系統のバーストデータを生成する
サンプリング部と、前記サンプリング部が生成したｎ系統のバーストデータ
から、前記比較部から出力されたバーストデータの先頭
を検出して先頭検出信号を生成した後に、当該先頭検出
信号に基づいて、前記多相クロック生成部が生成したｎ
相のクロック信号の各位相位置から、最適な位相位置を
検出する先頭検出部と、前記サンプリング部が生成したｎ系統のバーストデータ
から、前記比較部で再生されたバーストデータの各エッ
ジの位置を検出して、前記先頭検出部が検出した最適な
位相位置を基準として、検出された各エッジの位置に基
づいて、クロック信号の位相位置を現在最適なものに調
整するクロック位相調整部とを含み、前記先頭検出部は、生成した先頭検出信号を前記比較部
にフィードバックする、請求項１に記載の光受信回路。
【請求項６】前記クロック位相調整部は、前記比較部で再生されたバーストデータのエッジの位置
を検出するたびに、当該検出エッジの位置に基づいて、
当該ビットの中間点を導出し、現在設定されている最適な位相位置と、導出されたビッ
トの中間点とのずれに関する評価値を導出して蓄積し、評価値がａ回導出された後に、現在蓄積されているａ個
の評価値の平均値を算出し、算出された平均値に基づいて、クロック信号の位相位置
を現在最適なものに調整する、請求項５に記載の光受信
回路。
【請求項７】前記クロック位相調整部は、前記先頭検
出部が先頭部分を検出したタイミングで、前記ｎ系統の
バーストデータから、前記比較部で再生されたバースト
データの各エッジの位置を検出することを開始する、請
求項５に記載の光受信回路。
【請求項８】前記比較部で再生されたバーストデータ
には、先頭部分を特定するための識別パターンが予め設
定されており、前記先頭検出部は、前記サンプリング部が生成したｎ系統のバーストデータ
を保持するｎ個のシフトレジスタと、前記ｎ個のシフトレジスタの後段に１個ずつ接続されて
おり、自身と接続されたシフトレジスタに保持されるビ
ットパターンが、前記識別パターンと一致するか否かを
判定するｎ個のデコード部とを含み、前記ｎ個のデコード部の判定結果に基づいて、前記比較
部で再生されたバーストデータの先頭を検出する、請求
項５に記載の光受信回路。
【請求項９】各前記シフトレジスタが保持するビット
数ｉは予め定められており、前記デコード部が、自身と接続されたシフトレジスタに
保持されたｉビットのパターンの内、ｊビット（ｊはｊ
＝ｉを満たす自然数）が識別パターンと一致したと判定
したとき、前記先頭検出部は、前記比較部で再生された
バーストデータの先頭を検出したとみなす、請求項５に
記載の光受信回路。
【請求項１０】連続するｑ個（ｑはｑ＜ｎを満たす自
然数）の前記デコード部が、自身と接続されたシフトレ
ジスタに保持されたｉビットのパターンの内、最新のｋ
ビット（ｋはｋ＜ｊを満たす自然数）が識別パターンと
一致したと判定したとき、前記先頭検出部は、前記比較
部で再生されたバーストデータの先頭を検出したとみな
し、前記ｑおよびｋは、伝送品質として要求されるビットエ
ラーレートを満足する値に選ばれる、請求項９に記載の
光受信回路。
【請求項１１】前記先頭検出部は、前記ｎ個のデコー
ド部の判定結果に基づいて、クロック信号の最適な位相
位置を検出するクロック位相検出部をさらに含み、前記クロック位相検出部は、前記ｎ個のデコード部の判定結果に基づいて、前記比較
部で再生されたバーストデータの先頭部分に位置する各
ビットの中心の位相位置を検出して、検出された中心の
位相位置を最適な位相位置とみなす、請求項８に記載の
光受信回路。
【請求項１２】前記クロック位相調整部は、前記比較
部で再生されたバーストデータの各エッジの位置を検出
するエッジ位置検出部を含み、前記エッジ位置検出部は、ｎ相クロックの中で、隣接する２つのクロックでサンプ
リングした値間での排他的論理和をとって、前記比較部
で再生されたバーストデータにおける「Ｌｏ」から「Ｈ
ｉ」への変化点または「Ｈｉ」から「Ｌｏ」への変化点
を検出する排他的論理和回路と、前記排他的論理和回路が検出した「Ｌｏ」から「Ｈｉ」
への変化点または「Ｈｉ」から「Ｌｏ」への変化点の後
に、「Ｈｉ」または「Ｌｏ」が連続するか否かを判定す
る判定部とを含み、前記判定部により「Ｈｉ」または「Ｌｏ」が連続すると
判定された場合に限り、前記排他的論理和回路が検出し
た「Ｌｏ」から「Ｈｉ」への変化点または「Ｈｉ」から
「Ｌｏ」への変化点が、前記比較部で再生されたバース
トデータのエッジ位置として検出される、請求項５に記
載の光受信回路。
【請求項１３】前記デジタルＰＬＬ回路は、前記クロ
ック位相調整部が調整した位相位置に基づいて、前記サ
ンプリング部が生成したｎ系統のバーストデータから、
受信すべきビットを判別する判別部をさらに含む、請求
項５に記載の光受信回路。
【請求項１４】前記判別部は、前記クロック位相調整部が調整した位相位置に基づい
て、前記サンプリング部が生成したｎ系統のバーストデ
ータから、ｐ系統（ｐはｐ≦ｎを満たす自然数）のバー
ストデータを選択する選択部と、前記選択部が選択したｐ系統のバーストデータから、多
数決によって、受信すべきビットを決定する多数決回路
とを含む、請求項１３に記載の光受信回路。
【請求項１５】前記デジタルＰＬＬ回路は、前記クロ
ック位相調整部により最適に調整された位相位置のクロ
ック信号に基づいて、前記判別部により判別されたビッ
トが書き込まれるエラスティックバッファをさらに含
み、前記エラスティックバッファに書き込まれたビットは、
前記システムクロックに基づいて読み出される、請求項
５に記載の光受信回路。
【請求項１６】前記エラスティックバッファへの書き
込みおよび読み出しを開始するタイミングは、前記先頭
検出部が入力バーストデータの先頭を検出した時点であ
る、請求項１５に記載の光受信回路。