JP2701789B2 - 全２重伝送回路 - Google Patents
全２重伝送回路Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0091—Transmitter details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
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- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Description
【０００１】
【産業上の利用分野】本発明は、電話線路上の符号化さ
れた信号の１６０Ｋビット／秒の伝送回路に関する。
れた信号の１６０Ｋビット／秒の伝送回路に関する。
【０００２】
【従来の技術】この種の伝送回路は、いわゆるＮＵＭＥ
ＲＩＳ伝送モード（統合サービスを伴うデジタル伝送）
に従って、従来の２線式電話線路上で音声、画像又はデ
ータを伝送するように設計されている。この回路は、電
話線路の両端において、線路変換器の上流の電話交換機
の線路終端カードと統合される。ＮＵＭＥＲＩＳ伝送モ
ードは、周波数８０ＫＨｚのいわゆる２Ｂ１Ｑ標準に従
って伝送される情報の線路符号化に基づいている。この
伝送標準は、１６０Ｋビット／秒の容量を有しており、
音声又はデータを差別なく流すことができるＢチャネル
と称される２つの６４Ｋビット／秒のチャネルと、デー
タを流すことの多いＤチャネルと称する１つの１６Ｋビ
ット／秒のチャネルとを含んでいる。残りの１６Ｋビッ
ト／秒は、システムの動作に必要なワードを伝送するの
に使用される。
ＲＩＳ伝送モード（統合サービスを伴うデジタル伝送）
に従って、従来の２線式電話線路上で音声、画像又はデ
ータを伝送するように設計されている。この回路は、電
話線路の両端において、線路変換器の上流の電話交換機
の線路終端カードと統合される。ＮＵＭＥＲＩＳ伝送モ
ードは、周波数８０ＫＨｚのいわゆる２Ｂ１Ｑ標準に従
って伝送される情報の線路符号化に基づいている。この
伝送標準は、１６０Ｋビット／秒の容量を有しており、
音声又はデータを差別なく流すことができるＢチャネル
と称される２つの６４Ｋビット／秒のチャネルと、デー
タを流すことの多いＤチャネルと称する１つの１６Ｋビ
ット／秒のチャネルとを含んでいる。残りの１６Ｋビッ
ト／秒は、システムの動作に必要なワードを伝送するの
に使用される。
【０００３】２Ｂ１Ｑ標準に従った情報の符号化は、２
つの連続する２値符号を４値符号の４つのレベルの１つ
に変換し、これにより周波数８０ＫＨｚで１６０Ｋビッ
ト／秒の流れを可能としている。図１は、２Ｂ１Ｑ標準
に従ってなされた２値符号の例示的な符号化のタイミン
グ図である。
つの連続する２値符号を４値符号の４つのレベルの１つ
に変換し、これにより周波数８０ＫＨｚで１６０Ｋビッ
ト／秒の流れを可能としている。図１は、２Ｂ１Ｑ標準
に従ってなされた２値符号の例示的な符号化のタイミン
グ図である。
【０００４】４値符号の４つのレベル（３、１、−１、
−３）の１つは、次の表による連続するビット対の各々
に対応する。
−３）の１つは、次の表による連続するビット対の各々
に対応する。
【表１】
【０００５】４値符号のピークトゥーピーク振幅は、Ｎ
ＵＭＥＲＩＳ伝送で５ボルトである。使用周波数が８０
ＫＨｚであるため、各４値符号は１２．５μ秒の幅を有
している。
ＵＭＥＲＩＳ伝送で５ボルトである。使用周波数が８０
ＫＨｚであるため、各４値符号は１２．５μ秒の幅を有
している。
【０００６】４値符号は、図２のタイミング図に示すよ
うに、１８ビット又は９つの４値符号の同期ワード（Ｓ
Ｗ）、２つのＢチャネルとＤチャネルとに対応する情報
用の２１６ビット又は１０８の４値符号、及びデータの
復号に必要な指示を含む６ビット又は３つの４値符号
（ＯＢ）を連続して含むフレームで伝送される。スーパ
ーフレームワード（ＳＦＷ）として参照される同期ワー
ドが、８同期ワード（ＳＷ）毎に挿入される。図２は理
解を容易にするため実尺で示していないが、データワー
ド２Ｂ＋Ｄの長さは実際には同期ワードの長さよりはる
かに長い。
うに、１８ビット又は９つの４値符号の同期ワード（Ｓ
Ｗ）、２つのＢチャネルとＤチャネルとに対応する情報
用の２１６ビット又は１０８の４値符号、及びデータの
復号に必要な指示を含む６ビット又は３つの４値符号
（ＯＢ）を連続して含むフレームで伝送される。スーパ
ーフレームワード（ＳＦＷ）として参照される同期ワー
ドが、８同期ワード（ＳＷ）毎に挿入される。図２は理
解を容易にするため実尺で示していないが、データワー
ド２Ｂ＋Ｄの長さは実際には同期ワードの長さよりはる
かに長い。
【０００７】図３は、２Ｂ１Ｑ標準による従来の伝送回
路のブロック図である。この種の回路は、本出願人によ
ってＳＴ５４１０なる型番で市販されている。
路のブロック図である。この種の回路は、本出願人によ
ってＳＴ５４１０なる型番で市販されている。
【０００８】この回路は、送信ユニット（Ｔｘ）１及び
受信ユニット（Ｒｘ）２を含んでいる。ユニット１及び
２は、それらの出力及び入力によって、これらユニット
と２線式電話線路４との間のＵ−インタフェースとして
動作する線路変換器３にそれぞれ接続されている。この
回路は、さらに、電話交換機で得られる８ＫＨｚの参照
周波数に同期しているフェーズロックドループ（ＰＬ
Ｌ）５と、データ受信ユニット６と、データ送信ユニッ
ト７とを含んでいる。
受信ユニット（Ｒｘ）２を含んでいる。ユニット１及び
２は、それらの出力及び入力によって、これらユニット
と２線式電話線路４との間のＵ−インタフェースとして
動作する線路変換器３にそれぞれ接続されている。この
回路は、さらに、電話交換機で得られる８ＫＨｚの参照
周波数に同期しているフェーズロックドループ（ＰＬ
Ｌ）５と、データ受信ユニット６と、データ送信ユニッ
ト７とを含んでいる。
【０００９】データ送信ユニット７は、４値符号メッセ
ージ（Ｍｅ）を８０ＫＨｚの周波数を有するアナログ信
号に変換する。このアナログ信号の振幅は、送信のため
に、メッセージ「Ｍｅ」の線路符号化によって変調され
る。
ージ（Ｍｅ）を８０ＫＨｚの周波数を有するアナログ信
号に変換する。このアナログ信号の振幅は、送信のため
に、メッセージ「Ｍｅ」の線路符号化によって変調され
る。
【００１０】受信ユニット６は、８０ＫＨｚの周波数で
サンプリングするアナログ−デジタル（Ａ／Ｄ）変換器
８と、受信したデータの検出を行うための回路９とを含
んでいる。回路９は、線路上の全２重伝送に基づくエコ
ーを抑圧するため及び情報を２値の形（「Ｍｅ」）で再
格納するための自己適応型信号プロセッサを含んでい
る。受信ユニット６は、さらに、線路遅延カウンタ１０
と、演算及び論理ユニット（ＡＬＵ）１１と、後にその
動作を説明する復号器１２とを含んでいる。
サンプリングするアナログ−デジタル（Ａ／Ｄ）変換器
８と、受信したデータの検出を行うための回路９とを含
んでいる。回路９は、線路上の全２重伝送に基づくエコ
ーを抑圧するため及び情報を２値の形（「Ｍｅ」）で再
格納するための自己適応型信号プロセッサを含んでい
る。受信ユニット６は、さらに、線路遅延カウンタ１０
と、演算及び論理ユニット（ＡＬＵ）１１と、後にその
動作を説明する復号器１２とを含んでいる。
【００１１】情報が全２重モードで伝送されるため、受
信ユニット６は、約５ボルトの振幅で送信される信号
を、線路によってかなり減衰せしめられており（約４０
ｄＢ）約３０ｍＶ程度の振幅を有するのみである受信信
号から解離できるものでなければならない。この解離は
送信信号及び受信信号間の位相差を計算することによっ
てなされる。この位相差は線路の構成に依存し、その初
期値は遷移トレーニング段階中にユニット６によって測
定される。
信ユニット６は、約５ボルトの振幅で送信される信号
を、線路によってかなり減衰せしめられており（約４０
ｄＢ）約３０ｍＶ程度の振幅を有するのみである受信信
号から解離できるものでなければならない。この解離は
送信信号及び受信信号間の位相差を計算することによっ
てなされる。この位相差は線路の構成に依存し、その初
期値は遷移トレーニング段階中にユニット６によって測
定される。
【００１２】このタイプの伝送によって生じる第１の問
題点は、サンプリング信号の位相を、初期トレーニング
状態中に測定された初期位相シフトに対する定常状態時
の受信信号のジッタの関数として、サーボ制御する必要
があることである。このジッタは、例えば線路の温度変
化に基づくものである。
題点は、サンプリング信号の位相を、初期トレーニング
状態中に測定された初期位相シフトに対する定常状態時
の受信信号のジッタの関数として、サーボ制御する必要
があることである。このジッタは、例えば線路の温度変
化に基づくものである。
【００１３】第２の問題点は、受信信号が小振幅である
ことによってエコーについて情報が誤ることを防止する
ために、信号をそのピーク値の近傍でサンプリングする
必要があることである。
ことによってエコーについて情報が誤ることを防止する
ために、信号をそのピーク値の近傍でサンプリングする
必要があることである。
【００１４】これらの制約は、クロックが、受信信号の
ピーク値の近傍であるサンプリング信号のエッジに位置
するように、８０ＫＨｚのサンプリング信号に対して高
い周波数であることを要求する。さらに、回路の全ての
クロックが、電話交換機で得られる８ＫＨｚの参照周波
数に同期することが要求される。
ピーク値の近傍であるサンプリング信号のエッジに位置
するように、８０ＫＨｚのサンプリング信号に対して高
い周波数であることを要求する。さらに、回路の全ての
クロックが、電話交換機で得られる８ＫＨｚの参照周波
数に同期することが要求される。
【００１５】このために、図３に表わした回路は、第１
の入力が８ＫＨｚの参照クロック信号を受け取るように
構成された比較及びループフィルタユニット１３をその
ＰＬＬ５内に含んでいる。このユニット１３は、８ＫＨ
ｚの矩形波クロック信号（ＣＬＫ０）と、ＰＬＬによっ
て合成され直されて比較ユニット１３の第２の入力に供
給される８ＫＨｚのクロック信号及び参照周波数間の比
較結果を表わす２つの信号とを周波数同期回路１４に供
給する。第１の信号（ＡＶ／ＲＥＴ）は、参照周波数に
対する８ＫＨｚのクロック信号の進み又は遅れを表わ
す。第２の信号（ＧＥＬ）は、ループのロックを、即ち
比較ユニット１３の２つの入力間で位相シフトがあるか
どうかを表わしている。
の入力が８ＫＨｚの参照クロック信号を受け取るように
構成された比較及びループフィルタユニット１３をその
ＰＬＬ５内に含んでいる。このユニット１３は、８ＫＨ
ｚの矩形波クロック信号（ＣＬＫ０）と、ＰＬＬによっ
て合成され直されて比較ユニット１３の第２の入力に供
給される８ＫＨｚのクロック信号及び参照周波数間の比
較結果を表わす２つの信号とを周波数同期回路１４に供
給する。第１の信号（ＡＶ／ＲＥＴ）は、参照周波数に
対する８ＫＨｚのクロック信号の進み又は遅れを表わ
す。第２の信号（ＧＥＬ）は、ループのロックを、即ち
比較ユニット１３の２つの入力間で位相シフトがあるか
どうかを表わしている。
【００１６】周波数同期回路１４は、３つの信号ＡＶ／
ＲＥＴ、ＧＥＬ及びＣＬＫ０に加えて、２つのキャパシ
タＣ１及びＣ２と１５．３６ＭＨｚの水晶振動子Ｘとに
よって構成される水晶セルから供給されるクロック信号
を受け取る。この回路１４は、８ＫＨｚの周波数（ＣＬ
Ｋ０）に同期した１５．３６ＭＨｚの信号ＣＬＫ１を供
給する。
ＲＥＴ、ＧＥＬ及びＣＬＫ０に加えて、２つのキャパシ
タＣ１及びＣ２と１５．３６ＭＨｚの水晶振動子Ｘとに
よって構成される水晶セルから供給されるクロック信号
を受け取る。この回路１４は、８ＫＨｚの周波数（ＣＬ
Ｋ０）に同期した１５．３６ＭＨｚの信号ＣＬＫ１を供
給する。
【００１７】回路１４の構成の細部は、図４に概略的に
示されている。この回路１４は、１９段のリング発振器
１６を含んでいる。発振器１６は、１９個のインバータ
Ｉ（ｉ）を含んでいる。インバータＩ（ｉ）の出力は次
のインバータＩ（ｉ＋１）の入力に接続されており、最
後のインバータＩ（１９）の出力は最初のインバータＩ
（１）の入力に接続されている。リング発振器の周波数
及び位相は、後述するフェーズロックドループ（ＰＬ
Ｌ）によって、水晶振動子Ｘからのクロックにロックさ
れている。
示されている。この回路１４は、１９段のリング発振器
１６を含んでいる。発振器１６は、１９個のインバータ
Ｉ（ｉ）を含んでいる。インバータＩ（ｉ）の出力は次
のインバータＩ（ｉ＋１）の入力に接続されており、最
後のインバータＩ（１９）の出力は最初のインバータＩ
（１）の入力に接続されている。リング発振器の周波数
及び位相は、後述するフェーズロックドループ（ＰＬ
Ｌ）によって、水晶振動子Ｘからのクロックにロックさ
れている。
【００１８】このＰＬＬは、水晶セルによって生成され
た１５．３６ＭＨｚのクロック信号を受け取る第１の入
力を有する比較器１７を含んでいる。水晶振動子Ｘの２
つの端子は、抵抗Ｒ１及びその出力が１５．３６ＭＨｚ
のクロック信号を供給するインバータＩに並列に接続さ
れている。比較器１７の第２の入力は、発振器１６の最
後のインバータＩ（１９）によって発生せしめられた信
号を受け取る。比較器１７の２つの出力のうちの、入力
間の位相シフトの方向に依存する、どちらか一方は、そ
の持続時間が位相差の振幅に依存する信号を供給する。
これら２つの出力は、ＭＯＳトランジスタＴ１及びＴ２
のゲートにそれぞれ接続されている。ＭＯＳトランジス
タＴ１はＰチャネルトランジスタであり、ＭＯＳトラン
ジスタＴ２はＮチャネルトランジスタである。トランジ
スタＴ１のソースは、高い方の供給電源Ｖｄｄに接続さ
れている。トランジスタＴ２のソースは、低い方の供給
電源（アース）に接続されている。トランジスタＴ１及
びＴ２の共通のドレインは、抵抗Ｒ２及びＲ３とキャパ
シタＣ３とによって構成されるループフィルタ回路１８
を介して第２の端子が接地されているキャパシタＣ４の
第１の端子に接続されている。これによりキャパシタＣ
４は、比較器１７の入力における位相シフトの方向に依
存して負荷状態又は無負荷状態となる。キャパシタＣ４
の両端間の電圧は、電流−電圧変換器１９によって電流
に変換される。変換器１９は、例えば演算増幅器ＡＩ、
供給電源Ｖｄｄとアースとの間に直列接続された抵抗Ｒ
４及びＰチャネルＭＯＳトランジスタＴ３を含んでお
り、この回路は図４に示すように接続されている。ＭＯ
ＳトランジスタＴ３を流れる電流は、ＰチャネルＭＯＳ
トランジスタＴ４によって再生され、リング発振器１６
の複数のインバータＩ（ｉ）をバイアスするために用い
られる。この回路は、リング発振器１６の周波数及び位
相が水晶発振器のそれらと同一となったときに安定化さ
れる。
た１５．３６ＭＨｚのクロック信号を受け取る第１の入
力を有する比較器１７を含んでいる。水晶振動子Ｘの２
つの端子は、抵抗Ｒ１及びその出力が１５．３６ＭＨｚ
のクロック信号を供給するインバータＩに並列に接続さ
れている。比較器１７の第２の入力は、発振器１６の最
後のインバータＩ（１９）によって発生せしめられた信
号を受け取る。比較器１７の２つの出力のうちの、入力
間の位相シフトの方向に依存する、どちらか一方は、そ
の持続時間が位相差の振幅に依存する信号を供給する。
これら２つの出力は、ＭＯＳトランジスタＴ１及びＴ２
のゲートにそれぞれ接続されている。ＭＯＳトランジス
タＴ１はＰチャネルトランジスタであり、ＭＯＳトラン
ジスタＴ２はＮチャネルトランジスタである。トランジ
スタＴ１のソースは、高い方の供給電源Ｖｄｄに接続さ
れている。トランジスタＴ２のソースは、低い方の供給
電源（アース）に接続されている。トランジスタＴ１及
びＴ２の共通のドレインは、抵抗Ｒ２及びＲ３とキャパ
シタＣ３とによって構成されるループフィルタ回路１８
を介して第２の端子が接地されているキャパシタＣ４の
第１の端子に接続されている。これによりキャパシタＣ
４は、比較器１７の入力における位相シフトの方向に依
存して負荷状態又は無負荷状態となる。キャパシタＣ４
の両端間の電圧は、電流−電圧変換器１９によって電流
に変換される。変換器１９は、例えば演算増幅器ＡＩ、
供給電源Ｖｄｄとアースとの間に直列接続された抵抗Ｒ
４及びＰチャネルＭＯＳトランジスタＴ３を含んでお
り、この回路は図４に示すように接続されている。ＭＯ
ＳトランジスタＴ３を流れる電流は、ＰチャネルＭＯＳ
トランジスタＴ４によって再生され、リング発振器１６
の複数のインバータＩ（ｉ）をバイアスするために用い
られる。この回路は、リング発振器１６の周波数及び位
相が水晶発振器のそれらと同一となったときに安定化さ
れる。
【００１９】好ましい例では、製造上の特定の技術にお
いて、各インバータＩ（ｉ）により１５．３６ＭＨｚの
周波数に対応して３．４ｎ秒平均の遅延が生じ、その結
果として６５ｎ秒の遅れとなるので１９段のリング発振
器が用いられる。
いて、各インバータＩ（ｉ）により１５．３６ＭＨｚの
周波数に対応して３．４ｎ秒平均の遅延が生じ、その結
果として６５ｎ秒の遅れとなるので１９段のリング発振
器が用いられる。
【００２０】１５．３６ＭＨｚの周波数の８ＫＨｚのク
ロック信号ＣＬＫ０に対する同期は、「１」循環式のシ
フトレジスタ２０によってなされる。インバータＩ
（ｉ）の出力を選択して信号ＣＬＫ１を抽出するために
このレジスタ２０が用いられる。シフトレジスタ２０
は、８ＫＨｚのクロック信号ＣＬＫ０によって制御され
る。レジスタ２０は、その１９個のフリップフロップＢ
（ｊ）の１つ内の「１」によって初期化される。他のフ
リップフロップは「０」に初期化されている。シフトの
制御は、比較器１３の信号ＡＶ／ＲＥＴ及びＧＥＬによ
ってなされる。各フリップフロップＢ（ｊ）の状態は、
インバータＩ（ｉ）の出力を選択して信号ＣＬＫ１を抽
出するマルチプレクサ２１のスイッチＫ（ｉ）を制御す
るべく転送される。
ロック信号ＣＬＫ０に対する同期は、「１」循環式のシ
フトレジスタ２０によってなされる。インバータＩ
（ｉ）の出力を選択して信号ＣＬＫ１を抽出するために
このレジスタ２０が用いられる。シフトレジスタ２０
は、８ＫＨｚのクロック信号ＣＬＫ０によって制御され
る。レジスタ２０は、その１９個のフリップフロップＢ
（ｊ）の１つ内の「１」によって初期化される。他のフ
リップフロップは「０」に初期化されている。シフトの
制御は、比較器１３の信号ＡＶ／ＲＥＴ及びＧＥＬによ
ってなされる。各フリップフロップＢ（ｊ）の状態は、
インバータＩ（ｉ）の出力を選択して信号ＣＬＫ１を抽
出するマルチプレクサ２１のスイッチＫ（ｉ）を制御す
るべく転送される。
【００２１】実際には、２つの隣り合うフリップフロッ
プＢ（ｊ）及びＢ（ｊ＋１）の状態が、２つの隣り合っ
ていないスイッチＫ（ｉ）及びＫ（ｉ＋２）を制御すべ
く転送される。これにより、循環の「１」がフリップフ
ロップＢ（ｊ）から隣り合うフリップフロップＢ（ｊ＋
１）又はＢ（ｊ−１）それぞれシフトされる毎に、信号
ＣＬＫ１が６．８ｎ秒（リング発振器１６の２つのイン
バータの伝搬時間に対応する）だけそれぞれ遅延させら
れるか又は進められる。
プＢ（ｊ）及びＢ（ｊ＋１）の状態が、２つの隣り合っ
ていないスイッチＫ（ｉ）及びＫ（ｉ＋２）を制御すべ
く転送される。これにより、循環の「１」がフリップフ
ロップＢ（ｊ）から隣り合うフリップフロップＢ（ｊ＋
１）又はＢ（ｊ−１）それぞれシフトされる毎に、信号
ＣＬＫ１が６．８ｎ秒（リング発振器１６の２つのイン
バータの伝搬時間に対応する）だけそれぞれ遅延させら
れるか又は進められる。
【００２２】図３に戻って説明すると、同期回路１４に
よって発生せしめられた信号ＣＬＫ１は、１９２分する
デバイダとして動作するように設計された８ビットカウ
ンタ１５の入力に供給される。その結果、カウンタ１５
は、８ＫＨｚの周波数に同期した８０ＫＨｚのクロック
信号（ＣＬＫ２）を供給する。信号ＣＬＫ２は、データ
送信ユニット７の送信クロックを構成すると共にデータ
受信ユニット６の線路遅延カウンタ１０のクロックを構
成する。
よって発生せしめられた信号ＣＬＫ１は、１９２分する
デバイダとして動作するように設計された８ビットカウ
ンタ１５の入力に供給される。その結果、カウンタ１５
は、８ＫＨｚの周波数に同期した８０ＫＨｚのクロック
信号（ＣＬＫ２）を供給する。信号ＣＬＫ２は、データ
送信ユニット７の送信クロックを構成すると共にデータ
受信ユニット６の線路遅延カウンタ１０のクロックを構
成する。
【００２３】カウンタ１０は、送信情報及び受信情報間
の位相シフトの表示を８ビット上に含んでいる。カウン
タ１０は、トレーニングステップ中に、主に線路の長さ
に起因するこの位相エラーの初期値に初期化される。次
いで定常状態時において、この初期位相シフトに対して
位相エラーが生じた時に、カウンタ１０はその内容を訂
正する。この目的で、カウンタ１０のアップ／ダウン入
力が、検出回路９から供給される位相エラー信号「ｅ」
によって制御される。実際には、信号「ｅ」は、回路９
の信号プロセッサが定常状態において受信信号位相の、
カウンタ１０内の前の位相シフト値に対する、変動を検
出した際の、アップ／ダウンカウントのイネーブルを表
わしている。アップ／ダウンカウントの周波数は、８０
ＫＨｚ周波数の１：８に即ち１０ＫＨｚに対応してい
る。カウンタ１０の内容は、０．１ｍ秒毎に変化せしめ
られるであろう。実際には、線路遅延カウンタ１０は１
６ビットカウンタであり、その８ビットのみが回路を動
作させるのに使用される。
の位相シフトの表示を８ビット上に含んでいる。カウン
タ１０は、トレーニングステップ中に、主に線路の長さ
に起因するこの位相エラーの初期値に初期化される。次
いで定常状態時において、この初期位相シフトに対して
位相エラーが生じた時に、カウンタ１０はその内容を訂
正する。この目的で、カウンタ１０のアップ／ダウン入
力が、検出回路９から供給される位相エラー信号「ｅ」
によって制御される。実際には、信号「ｅ」は、回路９
の信号プロセッサが定常状態において受信信号位相の、
カウンタ１０内の前の位相シフト値に対する、変動を検
出した際の、アップ／ダウンカウントのイネーブルを表
わしている。アップ／ダウンカウントの周波数は、８０
ＫＨｚ周波数の１：８に即ち１０ＫＨｚに対応してい
る。カウンタ１０の内容は、０．１ｍ秒毎に変化せしめ
られるであろう。実際には、線路遅延カウンタ１０は１
６ビットカウンタであり、その８ビットのみが回路を動
作させるのに使用される。
【００２４】カウンタ１０の値は、ＡＬＵ１１によって
カウンタ１５から供給される８ビットに加えられる。こ
の値がカウンタ１５の１９２個の６５ｎ秒ステップ中
（８０ＫＨｚの周波数に対応）に変化しないため、ＡＬ
Ｕ１１は、カウンタ１５の各状態の間、即ち６５ｎ秒毎
にカウンタ１０内に含まれる位相シフト値を含んでい
る。
カウンタ１５から供給される８ビットに加えられる。こ
の値がカウンタ１５の１９２個の６５ｎ秒ステップ中
（８０ＫＨｚの周波数に対応）に変化しないため、ＡＬ
Ｕ１１は、カウンタ１５の各状態の間、即ち６５ｎ秒毎
にカウンタ１０内に含まれる位相シフト値を含んでい
る。
【００２５】ＡＬＵ１１の９ビットの結果は、１５．３
６ＭＨｚのクロック信号ＣＬＫ１によって制御される復
号器１２に供給される。復号器１２は、Ａ／Ｄ変換器８
に８０ＫＨｚのサンプリング信号（ＣＬＫ３）を供給す
る。このサンプリングパルスの幅は、復号器１２を制御
する１５．３６ＭＨｚの周波数によって決定され、従っ
てその幅は６５ｎ秒となる。サンプリング信号ＣＬＫ３
は、カウンタ１０に含まれかつＡＬＵ１１によってカウ
ンタ１５の各状態時に供給される値により、信号ＣＬＫ
２に対してさらにシフトされる。
６ＭＨｚのクロック信号ＣＬＫ１によって制御される復
号器１２に供給される。復号器１２は、Ａ／Ｄ変換器８
に８０ＫＨｚのサンプリング信号（ＣＬＫ３）を供給す
る。このサンプリングパルスの幅は、復号器１２を制御
する１５．３６ＭＨｚの周波数によって決定され、従っ
てその幅は６５ｎ秒となる。サンプリング信号ＣＬＫ３
は、カウンタ１０に含まれかつＡＬＵ１１によってカウ
ンタ１５の各状態時に供給される値により、信号ＣＬＫ
２に対してさらにシフトされる。
【００２６】カウンタ１０の状態が１つだけ変化する
と、ＡＬＵ１１の各状態が１つだけ変化する。従って、
復号器１２は、サンプリング信号位相ＣＬＫ３に、６５
ｎ秒（１５．３６ＭＨｚの周波数に対応）の振幅を有す
る位相スキップを与える。位相スキップの方向は、カウ
ンタ１０をアップカウント又はダウンカウントにセット
する信号「ｅ」の極性によって決定される。
と、ＡＬＵ１１の各状態が１つだけ変化する。従って、
復号器１２は、サンプリング信号位相ＣＬＫ３に、６５
ｎ秒（１５．３６ＭＨｚの周波数に対応）の振幅を有す
る位相スキップを与える。位相スキップの方向は、カウ
ンタ１０をアップカウント又はダウンカウントにセット
する信号「ｅ」の極性によって決定される。
【００２７】エコーキャンセルプロセッサが適切に動作
するようにＡ／Ｄ変換器８が信号を正しくサンプリング
可能とするため、復号器１２は、ＡＬＵ１１から供給さ
れる信号の５６及び２４８の状態検出にサンプリング信
号をロックする。これは、８０ＫＨｚの周波数で即ち１
２．５μ秒の幅で送信された符号について、符号の始ま
りの後、５６×６５ｎ秒＝３．６４μ秒でサンプリング
が実行されることを意味している。この値は、エコーキ
ャンセルプロセッサが適切に動作できるように、このよ
うにして定められる。
するようにＡ／Ｄ変換器８が信号を正しくサンプリング
可能とするため、復号器１２は、ＡＬＵ１１から供給さ
れる信号の５６及び２４８の状態検出にサンプリング信
号をロックする。これは、８０ＫＨｚの周波数で即ち１
２．５μ秒の幅で送信された符号について、符号の始ま
りの後、５６×６５ｎ秒＝３．６４μ秒でサンプリング
が実行されることを意味している。この値は、エコーキ
ャンセルプロセッサが適切に動作できるように、このよ
うにして定められる。
【００２８】図５は、理解を容易にするため実尺で示し
ていないが、送信符号「Ｓｅ」の位置に対する受信符号
「Ｓｒ」の位置のタイミング図である。２つの信号間の
位相シフト値はφである。サンプリング信号のパルス
は、６４ｎ秒（１５．３６ＭＨｚの周波数に対応）の幅
を有している。これらパルスのピーク値は送信符号の始
まりからφ＋３．６４μ秒の位置である。
ていないが、送信符号「Ｓｅ」の位置に対する受信符号
「Ｓｒ」の位置のタイミング図である。２つの信号間の
位相シフト値はφである。サンプリング信号のパルス
は、６４ｎ秒（１５．３６ＭＨｚの周波数に対応）の幅
を有している。これらパルスのピーク値は送信符号の始
まりからφ＋３．６４μ秒の位置である。
【００２９】
【発明が解決しようとする課題】このような回路の欠点
は、信号プロセッサによる最適な検出を可能とするため
に、サンプリング周波数の位相スキップの幅があまりに
も重要となってしまうことにある。実際、位相エラーが
生じた際に、位相スキップの幅が大きくなるほどＡ／Ｄ
変換器８が現在受信した符号を誤った値でサンプリング
しその結果誤ったメッセージを再格納してしまう危険が
高くなる。
は、信号プロセッサによる最適な検出を可能とするため
に、サンプリング周波数の位相スキップの幅があまりに
も重要となってしまうことにある。実際、位相エラーが
生じた際に、位相スキップの幅が大きくなるほどＡ／Ｄ
変換器８が現在受信した符号を誤った値でサンプリング
しその結果誤ったメッセージを再格納してしまう危険が
高くなる。
【００３０】従来技術の他の欠点は、２Ｂ１Ｑ標準によ
って受信したいかなる任意の４値符号についてもサンプ
リング信号の位相スキップが生じてしまうことである。
これら位相スキップは、信号プロセッサによるデータの
誤った解釈がを引き起こし、その結果通信の誤った解釈
を発生させるかもしれない。エコー抑圧信号プロセッサ
が最適に動作するために数ボー必要であるため、エラー
は数個の符号に影響を与えるかもしれない。実際、信号
プロセッサが、位相スキップによってデータチャネルの
１つの４値符号に発散するので、この符号上のサンプリ
ング位置における位相シフトに起因するこの符号につい
ての誤った解釈のみならず、プロセッサが正しく再収束
するまでこれに続く符号の誤った解釈を招くかもしれな
い。
って受信したいかなる任意の４値符号についてもサンプ
リング信号の位相スキップが生じてしまうことである。
これら位相スキップは、信号プロセッサによるデータの
誤った解釈がを引き起こし、その結果通信の誤った解釈
を発生させるかもしれない。エコー抑圧信号プロセッサ
が最適に動作するために数ボー必要であるため、エラー
は数個の符号に影響を与えるかもしれない。実際、信号
プロセッサが、位相スキップによってデータチャネルの
１つの４値符号に発散するので、この符号上のサンプリ
ング位置における位相シフトに起因するこの符号につい
ての誤った解釈のみならず、プロセッサが正しく再収束
するまでこれに続く符号の誤った解釈を招くかもしれな
い。
【００３１】本発明の目的は、伝送回路についてできる
だけ少ない変更を加えることにより位相スキップの幅を
小さくすることによって、上述した欠点を解消すること
にある。
だけ少ない変更を加えることにより位相スキップの幅を
小さくすることによって、上述した欠点を解消すること
にある。
【００３２】本発明の他の目的は、２Ｂ１Ｑ標準で受信
した信号の同期ワード上に位相スキップを位置させるこ
とによって、従来技術による回路を構成する部品の他に
部品を用いることなく、従来技術回路の上述した欠点を
解消することにある。
した信号の同期ワード上に位相スキップを位置させるこ
とによって、従来技術による回路を構成する部品の他に
部品を用いることなく、従来技術回路の上述した欠点を
解消することにある。
【００３３】
【課題を解決するための手段】これら目的を達成するた
め、本発明によれば、線路及びフレームに従って符号化
されると共にデータワードと交番する同期ワードを有す
る信号の全２重伝送回路は、そのタイプの参照周波数に
同期した送信クロック信号を供給するようになされてお
り、周波数同期器及び周波数カウンタ／デバイダを含む
ＰＬＬを含んでいる。ループ同期器によって、その位相
が送信信号及び受信信号間の位相シフトにロックされて
いるアナログ−デジタル変換器用のサンプリング信号
が、受信側において、復号器に供給されるクロック信号
を使用して供給される。さらに、サンプリング信号の起
こり得る位相スキップの持続時間が減少するように、周
波数逓倍機能を周波数同期器に与える回路が含まれてい
る。
め、本発明によれば、線路及びフレームに従って符号化
されると共にデータワードと交番する同期ワードを有す
る信号の全２重伝送回路は、そのタイプの参照周波数に
同期した送信クロック信号を供給するようになされてお
り、周波数同期器及び周波数カウンタ／デバイダを含む
ＰＬＬを含んでいる。ループ同期器によって、その位相
が送信信号及び受信信号間の位相シフトにロックされて
いるアナログ−デジタル変換器用のサンプリング信号
が、受信側において、復号器に供給されるクロック信号
を使用して供給される。さらに、サンプリング信号の起
こり得る位相スキップの持続時間が減少するように、周
波数逓倍機能を周波数同期器に与える回路が含まれてい
る。
【００３４】本発明の実施態様によれば、相互にシフト
された位相を有しておりかつ周波数同期及び逓倍回路の
リング発振器から発生したの２つの出力のエクスクルー
シブオア結合を行うようになされた論理ゲートを含んで
いる。
された位相を有しておりかつ周波数同期及び逓倍回路の
リング発振器から発生したの２つの出力のエクスクルー
シブオア結合を行うようになされた論理ゲートを含んで
いる。
【００３５】本発明の実施態様によれば、リング発振器
の２つの出力間の位相シフトの選択が、「１」循環式の
シフトレジスタによって制御されるマルチプレクサによ
ってなされる。
の２つの出力間の位相シフトの選択が、「１」循環式の
シフトレジスタによって制御されるマルチプレクサによ
ってなされる。
【００３６】本発明の実施態様によれば、リング発振器
が、水晶振動子によって供給された信号を基に位相をル
ープ制御することにより発生せしめられた電流によって
バイアスされたｎ個のインバータを含んでいる。また、
マルチプレクサが、リング発振器から出力をそれぞれ抽
出するｎ個のスイッチの２つのシリーズを含んでおり、
リング発振器の第１の出力信号をインバータから抽出す
る第１のシリーズのスイッチの制御が、第１の出力信号
に対してｍ個のインバータ内の信号の伝搬時間に対応す
る遅れを有する、発振器の第２の出力信号をインバータ
から抽出する第２のシリーズのスイッチの制御に対応し
ている。シフトレジスタが、ｎ個のフリップフロップを
含んでおり、隣り合う２つのフリップフロップの状態
が、各シリーズ内の隣り合わないスイッチの制御信号を
それぞれ構成しており、これにより論理ゲートによって
供給されるクロック信号が水晶振動子の周波数の２倍に
等しい周波数を有することとなる。
が、水晶振動子によって供給された信号を基に位相をル
ープ制御することにより発生せしめられた電流によって
バイアスされたｎ個のインバータを含んでいる。また、
マルチプレクサが、リング発振器から出力をそれぞれ抽
出するｎ個のスイッチの２つのシリーズを含んでおり、
リング発振器の第１の出力信号をインバータから抽出す
る第１のシリーズのスイッチの制御が、第１の出力信号
に対してｍ個のインバータ内の信号の伝搬時間に対応す
る遅れを有する、発振器の第２の出力信号をインバータ
から抽出する第２のシリーズのスイッチの制御に対応し
ている。シフトレジスタが、ｎ個のフリップフロップを
含んでおり、隣り合う２つのフリップフロップの状態
が、各シリーズ内の隣り合わないスイッチの制御信号を
それぞれ構成しており、これにより論理ゲートによって
供給されるクロック信号が水晶振動子の周波数の２倍に
等しい周波数を有することとなる。
【００３７】本発明の実施態様によれば、シフトレジス
タが参照クロック信号によって制御され、状態「１」の
フリップフロップから次のフリップフロップ又は前のフ
リップフロップへのシフトが、復号器のクロック信号が
参照クロック信号に同期するように、ＰＬＬの比較器に
よって発生せしめられる信号によって制御される。
タが参照クロック信号によって制御され、状態「１」の
フリップフロップから次のフリップフロップ又は前のフ
リップフロップへのシフトが、復号器のクロック信号が
参照クロック信号に同期するように、ＰＬＬの比較器に
よって発生せしめられる信号によって制御される。
【００３８】本発明の実施態様によれば、復号器が、Ｐ
ＬＬの周波数カウンタ／デバイダの値と線路遅延カウン
タの値とを加算する演算及び論理ユニットの計算結果を
用いてサンプリング信号をアナログ−デジタル変換器に
供給する。線路遅延カウンタが送信信号及び受信信号間
の位相シフトの値を含んでおり、このカウンタのアップ
／ダウンカウント周波数がフレームの同期ワードの周波
数に対応している。
ＬＬの周波数カウンタ／デバイダの値と線路遅延カウン
タの値とを加算する演算及び論理ユニットの計算結果を
用いてサンプリング信号をアナログ−デジタル変換器に
供給する。線路遅延カウンタが送信信号及び受信信号間
の位相シフトの値を含んでおり、このカウンタのアップ
／ダウンカウント周波数がフレームの同期ワードの周波
数に対応している。
【００３９】本発明の実施態様によれば、線路遅延カウ
ンタが、そのクロック入力において、その持続時間が受
信符号の持続時間に対応しかつその発生周波数がフレー
ム上の同期ワードの周波数に対応するパルスを各同期ワ
ードの位置に有する信号を受け取り、さらにそのアップ
／ダウンカウント入力において、位相エラーの有り無し
を示す信号を受け取る。これら２つの信号は、受信デー
タを検出する回路によって供給される。
ンタが、そのクロック入力において、その持続時間が受
信符号の持続時間に対応しかつその発生周波数がフレー
ム上の同期ワードの周波数に対応するパルスを各同期ワ
ードの位置に有する信号を受け取り、さらにそのアップ
／ダウンカウント入力において、位相エラーの有り無し
を示す信号を受け取る。これら２つの信号は、受信デー
タを検出する回路によって供給される。
【００４０】本発明の実施態様によれば、線路遅延カウ
ンタの信号のパルスが、各同期ワードの最初の符号が発
生した際に供給される。
ンタの信号のパルスが、各同期ワードの最初の符号が発
生した際に供給される。
【００４１】本発明の実施態様によれば、伝送回路は、
２Ｂ１Ｑ標準に従った４値符号に符号化された線路信号
の１６０Ｋビット／秒伝送に適用される。
２Ｂ１Ｑ標準に従った４値符号に符号化された線路信号
の１６０Ｋビット／秒伝送に適用される。
【００４２】本発明の実施態様によれば、リング発振器
が１９個のインバータを含んでおり、マルチプレクサ及
びシフトレジスタが１９個のスイッチの２つのシリーズ
及び１９個のフリップフロップをそれぞれ含んでおり、
２つの信号間の位相シフトが４つのインバータの伝搬時
間に対応しており、送信及びサンプリング周波数が８０
ＫＨｚであり、復号器のクロック信号の周波数が３０．
７２ＭＨｚであり、検出回路によって供給されるクロッ
ク信号の周波数が約６６６．６ＭＨｚであり、サンプリ
ングパルスの持続時間及び位相スキップの持続時間が３
２．５ｎ秒である。
が１９個のインバータを含んでおり、マルチプレクサ及
びシフトレジスタが１９個のスイッチの２つのシリーズ
及び１９個のフリップフロップをそれぞれ含んでおり、
２つの信号間の位相シフトが４つのインバータの伝搬時
間に対応しており、送信及びサンプリング周波数が８０
ＫＨｚであり、復号器のクロック信号の周波数が３０．
７２ＭＨｚであり、検出回路によって供給されるクロッ
ク信号の周波数が約６６６．６ＭＨｚであり、サンプリ
ングパルスの持続時間及び位相スキップの持続時間が３
２．５ｎ秒である。
【００４３】本発明によれば、周波数同期回路に周波数
逓倍機能を与えることにより、復号器に３０．７２ＭＨ
ｚの周波数を供給することができ、その結果サンプリン
グ周波数の位相スキップの持続時間を半減することがで
きる。
逓倍機能を与えることにより、復号器に３０．７２ＭＨ
ｚの周波数を供給することができ、その結果サンプリン
グ周波数の位相スキップの持続時間を半減することがで
きる。
【００４４】さらに、この結果は、回路の非常に僅かな
修正で、実際にはマルチプレクサのみを変更するのみで
達成される。
修正で、実際にはマルチプレクサのみを変更するのみで
達成される。
【００４５】このような構造は、さらに、サンプリング
パルスの持続時間をも半減し、これは伝送回路の検出の
信頼性をより増大させる。
パルスの持続時間をも半減し、これは伝送回路の検出の
信頼性をより増大させる。
【００４６】本発明によれば、同期ワードの発生に検出
回路によってロックせしめられたクロックが線路遅延カ
ウンタに供給されているので、位相スキップが定常状態
時に２Ｂ１Ｑ標準の同期ワードに位置することとなる。
これにより、それらのデータを含む３つの情報ワード２
Ｂ＋Ｄの間、いかなる位相スキップの発生が阻止され
る。これは、伝送エラーを実質的に制限する。
回路によってロックせしめられたクロックが線路遅延カ
ウンタに供給されているので、位相スキップが定常状態
時に２Ｂ１Ｑ標準の同期ワードに位置することとなる。
これにより、それらのデータを含む３つの情報ワード２
Ｂ＋Ｄの間、いかなる位相スキップの発生が阻止され
る。これは、伝送エラーを実質的に制限する。
【００４７】同期ワード上に位相スキップが位置するの
は、このフィールドの感度が低いためである。確かに、
６つの連続するエラー同期ワードは回路が非同期となる
前に検出されねばならない。そして実際には、定常位相
における位相スキップは１０フレーム毎、即ち１０同期
ワード毎のみに発生可能である。
は、このフィールドの感度が低いためである。確かに、
６つの連続するエラー同期ワードは回路が非同期となる
前に検出されねばならない。そして実際には、定常位相
における位相スキップは１０フレーム毎、即ち１０同期
ワード毎のみに発生可能である。
【００４８】従って、データの誤った解釈の危険を抑圧
しつつ、非同期の発生を避けるために極めて充分な安全
マージンが得られる。
しつつ、非同期の発生を避けるために極めて充分な安全
マージンが得られる。
【００４９】線路遅延カウンタのクロックを同期ワード
の最初の４値符号にロックさせることは、この信頼性を
最適化する。実際、信号プロセッサが最適に再収束する
ためには数ボー必要であるため、このプロセッサがデー
タワードの始まりでその収束を終わらせてしまうという
危険はなくなる。プロセッサは、収束のために同期ワー
ドの次の８つの符号を使用することができしかも９つの
符号を含んでいるため、実際には充分となる。
の最初の４値符号にロックさせることは、この信頼性を
最適化する。実際、信号プロセッサが最適に再収束する
ためには数ボー必要であるため、このプロセッサがデー
タワードの始まりでその収束を終わらせてしまうという
危険はなくなる。プロセッサは、収束のために同期ワー
ドの次の８つの符号を使用することができしかも９つの
符号を含んでいるため、実際には充分となる。
【００５０】このように本発明によれば、部品の点数を
実質的に増大させることなく回路の動作が最適化され、
従って製造コストの低減化を図ることができる。
実質的に増大させることなく回路の動作が最適化され、
従って製造コストの低減化を図ることができる。
【００５１】
【実施例】本発明の上述した及び他の目的、構成、態様
及び効果は、添付図面を参照した本発明の以下の詳細な
説明によって明らかとなるであろう。
及び効果は、添付図面を参照した本発明の以下の詳細な
説明によって明らかとなるであろう。
【００５２】本発明の第１の実施例によれば、図４のマ
ルチプレクサ２１はマルチプレクサ２１′に置き換えら
れている。図６に示すように、マルチプレクサ２１′
は、ここでは、共にリング発振器１６から抽出された１
５．３６ＭＨｚの周波数信号を供給する２つの出力Ｓ１
及びＳ２を有している。なお、図３、図４、この図６及
び図８において、同じ要素には同じ参照符号が記されて
いる。２つの出力Ｓ１及びＳ２は、４つのインバータの
伝搬時間に対応する１３．６ｎ秒だけ相互にシフトされ
る。実際、レジスタ２０のフリップフロップＢ（ｊ）の
状態は、第１のシリーズのスイッチＫ（ｉ）を制御する
ため及び前に述べたようにインバータＩ（ｉ）から抽出
された出力信号Ｓ１を供給するために使用され、さら
に、第２のシリーズの他のスイッチＫ′（ｉ＋４）を制
御するために使用される。このスイッチＫ′（ｉ＋４）
は、この実施例においてインバータＩ（ｉ＋４）の出力
から抽出される第２の信号Ｓ２を供給する。２つの信号
Ｓ１及びＳ２は、信号ＣＬＫ１を供給するエクスクルー
シブオア（ＥＸＯＲ）ゲート２２に入力される。簡単化
するために、リング発振器１６、マルチプレクサ２１′
及びシフトレジスタ２０のみが図６に示されている。リ
ング発振器１６をバイアスするためのフェーズロックド
ループは、図４に示した例と同じである。
ルチプレクサ２１はマルチプレクサ２１′に置き換えら
れている。図６に示すように、マルチプレクサ２１′
は、ここでは、共にリング発振器１６から抽出された１
５．３６ＭＨｚの周波数信号を供給する２つの出力Ｓ１
及びＳ２を有している。なお、図３、図４、この図６及
び図８において、同じ要素には同じ参照符号が記されて
いる。２つの出力Ｓ１及びＳ２は、４つのインバータの
伝搬時間に対応する１３．６ｎ秒だけ相互にシフトされ
る。実際、レジスタ２０のフリップフロップＢ（ｊ）の
状態は、第１のシリーズのスイッチＫ（ｉ）を制御する
ため及び前に述べたようにインバータＩ（ｉ）から抽出
された出力信号Ｓ１を供給するために使用され、さら
に、第２のシリーズの他のスイッチＫ′（ｉ＋４）を制
御するために使用される。このスイッチＫ′（ｉ＋４）
は、この実施例においてインバータＩ（ｉ＋４）の出力
から抽出される第２の信号Ｓ２を供給する。２つの信号
Ｓ１及びＳ２は、信号ＣＬＫ１を供給するエクスクルー
シブオア（ＥＸＯＲ）ゲート２２に入力される。簡単化
するために、リング発振器１６、マルチプレクサ２１′
及びシフトレジスタ２０のみが図６に示されている。リ
ング発振器１６をバイアスするためのフェーズロックド
ループは、図４に示した例と同じである。
【００５３】図７は、インバータＩ（ｉ）の出力、マル
チプレクサ２１′の出力信号Ｓ１及びＳ２、並びに信号
ＣＬＫ１のタイミング図を含んでいる。シフトレジスタ
２０の循環の「１」が最初にフリップフロップＢ（１）
に存在すると仮定する。次いで、比較器１３によって発
生せしめられた信号ＡＶ／ＲＥＴの正のパルスの影響に
より、循環の「１」がフリップフロップＢ（２）に存在
すると仮定する。レジスタ２０のシフト周波数が８ＫＨ
ｚの信号との同期を維持するべくクロックＣＬＫ０によ
って決まるため、必要であれば信号ＣＬＫ１の位相差は
１２．５μ秒毎に定まる。
チプレクサ２１′の出力信号Ｓ１及びＳ２、並びに信号
ＣＬＫ１のタイミング図を含んでいる。シフトレジスタ
２０の循環の「１」が最初にフリップフロップＢ（１）
に存在すると仮定する。次いで、比較器１３によって発
生せしめられた信号ＡＶ／ＲＥＴの正のパルスの影響に
より、循環の「１」がフリップフロップＢ（２）に存在
すると仮定する。レジスタ２０のシフト周波数が８ＫＨ
ｚの信号との同期を維持するべくクロックＣＬＫ０によ
って決まるため、必要であれば信号ＣＬＫ１の位相差は
１２．５μ秒毎に定まる。
【００５４】図７に示すように、信号ＣＬＫ１は、最初
にはスイッチＫ（１）及びＫ′（５）によってそれぞれ
制御される、インバータＩ（１）及びＩ（５）の出力信
号のＥＸＯＲ結合出力に対応する。同期及び逓倍回路１
４′は、信号ＡＶ／ＲＥＴのパルスが発生するまで及び
信号ＧＥＬがリセットされるまで、この状態に留まる。
信号ＡＶ／ＲＥＴのパルスが正であるため、循環の
「１」はフリップフロップＢ（１）からフリップフロッ
プＢ（２）に移動し、これによってスイッチＫ（１）及
びＫ′（５）がオフとなりスイッチＫ（３）及びＫ′
（７）がオンとなる。その結果、信号ＣＬＫ１は、イン
バータＩ（３）及びＩ（７）の出力信号のＥＸＯＲ結合
出力に対応することとなる。次いで、信号ＣＬＫ１が
６．８ｎ秒だけ遅延され、これにより、カウンタ１５′
によって再統合された８ＫＨｚの周波数が電話交換機の
８ＫＨｚの参照周波数に再びロックされるように遅延せ
しめられることとなる。
にはスイッチＫ（１）及びＫ′（５）によってそれぞれ
制御される、インバータＩ（１）及びＩ（５）の出力信
号のＥＸＯＲ結合出力に対応する。同期及び逓倍回路１
４′は、信号ＡＶ／ＲＥＴのパルスが発生するまで及び
信号ＧＥＬがリセットされるまで、この状態に留まる。
信号ＡＶ／ＲＥＴのパルスが正であるため、循環の
「１」はフリップフロップＢ（１）からフリップフロッ
プＢ（２）に移動し、これによってスイッチＫ（１）及
びＫ′（５）がオフとなりスイッチＫ（３）及びＫ′
（７）がオンとなる。その結果、信号ＣＬＫ１は、イン
バータＩ（３）及びＩ（７）の出力信号のＥＸＯＲ結合
出力に対応することとなる。次いで、信号ＣＬＫ１が
６．８ｎ秒だけ遅延され、これにより、カウンタ１５′
によって再統合された８ＫＨｚの周波数が電話交換機の
８ＫＨｚの参照周波数に再びロックされるように遅延せ
しめられることとなる。
【００５５】本発明によれば、ＡＬＵ１１′カウンタ１
５′から受け取った信号及び線路遅延カウンタ１０′か
ら受け取った信号を９ビット上で加算する。カウンタ１
５′は、９ビットカウンタとなるようにかつ８０ＫＨｚ
の信号ＣＬＫ２を供給する３８４分のデバイダとして動
作するように、付加的な段を有している。９ビットでカ
ウントを行うように、付加的な１つのビットが線路遅延
カウンタ１０′に加えられる。従って、ＡＬＵはカウン
タ１０′内に含まれている値をカウンタ１５′の各状態
に加える。信号ＣＬＫ１は、前述したように、クロック
信号として復号器１２に供給される。ただし、この場
合、３０．７２ＭＨｚの周波数を有している。これによ
り、復号器１２は、１１２及び４９６の状態を検出し、
これにより位相スキップの場合にそのスキップが３２．
５ｎ秒の持続時間を有することとなる。Ａ／Ｄ変換器８
のサンプリングパルスは、３２．５ｎ秒の幅を有してい
る。
５′から受け取った信号及び線路遅延カウンタ１０′か
ら受け取った信号を９ビット上で加算する。カウンタ１
５′は、９ビットカウンタとなるようにかつ８０ＫＨｚ
の信号ＣＬＫ２を供給する３８４分のデバイダとして動
作するように、付加的な段を有している。９ビットでカ
ウントを行うように、付加的な１つのビットが線路遅延
カウンタ１０′に加えられる。従って、ＡＬＵはカウン
タ１０′内に含まれている値をカウンタ１５′の各状態
に加える。信号ＣＬＫ１は、前述したように、クロック
信号として復号器１２に供給される。ただし、この場
合、３０．７２ＭＨｚの周波数を有している。これによ
り、復号器１２は、１１２及び４９６の状態を検出し、
これにより位相スキップの場合にそのスキップが３２．
５ｎ秒の持続時間を有することとなる。Ａ／Ｄ変換器８
のサンプリングパルスは、３２．５ｎ秒の幅を有してい
る。
【００５６】カウンタ１５に段を追加することなく、同
期及び逓倍回路１４′の信号Ｓ１をクロック信号として
供給することも可能である。これによりこのカウンタ
は、前述したように、１９２分のカウンタ／デバイダと
して動作する。その結果、信号ＣＬＫ１によって決まる
３２．５ｎ秒の持続時間を有するサンプリング位相スキ
ップが維持されるが、サンプリングパルスは６５ｎ秒の
幅を維持する必要がある。
期及び逓倍回路１４′の信号Ｓ１をクロック信号として
供給することも可能である。これによりこのカウンタ
は、前述したように、１９２分のカウンタ／デバイダと
して動作する。その結果、信号ＣＬＫ１によって決まる
３２．５ｎ秒の持続時間を有するサンプリング位相スキ
ップが維持されるが、サンプリングパルスは６５ｎ秒の
幅を維持する必要がある。
【００５７】各インバータＩ（ｉ）の伝搬時間に起因し
て、信号ＣＬＫ１は、矩形波信号ではないが、４つのイ
ンバータＩ（ｉ）の伝搬時間に対応する１３．６ｎ秒の
幅のパルスを有している。１５．３６ＭＨｚの周波数に
対する差によって決まるその静止時間は、従って１８．
９ｎ秒である。伝送回路の動作にはクロック信号ＣＬＫ
１の立ち上がりエッジのみが使用されるのでこれは欠点
とはならない。
て、信号ＣＬＫ１は、矩形波信号ではないが、４つのイ
ンバータＩ（ｉ）の伝搬時間に対応する１３．６ｎ秒の
幅のパルスを有している。１５．３６ＭＨｚの周波数に
対する差によって決まるその静止時間は、従って１８．
９ｎ秒である。伝送回路の動作にはクロック信号ＣＬＫ
１の立ち上がりエッジのみが使用されるのでこれは欠点
とはならない。
【００５８】本発明の第２の実施例においては、図８に
示すように、線路遅延カウンタ１０′のクロック入力が
検出回路９からの信号ＣＬＫ４を受け取る。信号ＣＬＫ
４は、同期ワードの最初の４値符号の検出にロックされ
る。換言すれば、検出回路９は、単純又はスーパーフレ
ーム同期ワードの最初の４値符号毎にパルスを供給す
る。このパルスの幅は、８０ＫＨｚの周波数によって固
定されており、従って１２．５μ秒である。受信信号を
復号するべくその機能が正確であるので、この信号ＣＬ
Ｋ４の出力は検出回路９を損なうものではない。復号さ
れたフレームはこの回路内に供給される。
示すように、線路遅延カウンタ１０′のクロック入力が
検出回路９からの信号ＣＬＫ４を受け取る。信号ＣＬＫ
４は、同期ワードの最初の４値符号の検出にロックされ
る。換言すれば、検出回路９は、単純又はスーパーフレ
ーム同期ワードの最初の４値符号毎にパルスを供給す
る。このパルスの幅は、８０ＫＨｚの周波数によって固
定されており、従って１２．５μ秒である。受信信号を
復号するべくその機能が正確であるので、この信号ＣＬ
Ｋ４の出力は検出回路９を損なうものではない。復号さ
れたフレームはこの回路内に供給される。
【００５９】同期ワードの最初の符号がフレーム上で１
２０個の符号毎に発生するため、同期ワードのこの最初
の符号の発生周期は１．５ｍ秒となる。これは、カウン
タ１０′にクロック周波数として供給され、従ってカウ
ント周波数は約６６６．６Ｈｚとなる。
２０個の符号毎に発生するため、同期ワードのこの最初
の符号の発生周期は１．５ｍ秒となる。これは、カウン
タ１０′にクロック周波数として供給され、従ってカウ
ント周波数は約６６６．６Ｈｚとなる。
【００６０】位相エラー信号「ｅ」は、位相エラーの無
し又は有り（進み若しくは遅れ）に応じてゼロ、正又は
負の値を有する。従って、位相エラー信号は、カウンタ
１０′を禁止位置、又はアップ／ダウンカウント位置に
それぞれセットする。カウンタ１０′の値は、各クロッ
クパルスＣＬＫ４毎に信号「ｅ」の値に応じて変化しな
いか、増加させられるか又は減少させられる。
し又は有り（進み若しくは遅れ）に応じてゼロ、正又は
負の値を有する。従って、位相エラー信号は、カウンタ
１０′を禁止位置、又はアップ／ダウンカウント位置に
それぞれセットする。カウンタ１０′の値は、各クロッ
クパルスＣＬＫ４毎に信号「ｅ」の値に応じて変化しな
いか、増加させられるか又は減少させられる。
【００６１】図９は、簡略化のために実尺で示されてい
ないが、信号ＣＬＫ４及びＣＬＫ２の波形と、位相エラ
ーがない場合、位相の進みがある場合、及び位相の遅れ
がある場合それぞれの信号「ｅ」及びＣＬＫ３の波形と
を示すタイミング図である。図を簡略化するために、送
信信号及び受信信号間の位相シフトφの初期値は、この
例では、位相エラーがない場合の信号ＣＬＫ（０）が信
号ＣＬＫ２と同期するように、１８０°であるとする。
ないが、信号ＣＬＫ４及びＣＬＫ２の波形と、位相エラ
ーがない場合、位相の進みがある場合、及び位相の遅れ
がある場合それぞれの信号「ｅ」及びＣＬＫ３の波形と
を示すタイミング図である。図を簡略化するために、送
信信号及び受信信号間の位相シフトφの初期値は、この
例では、位相エラーがない場合の信号ＣＬＫ（０）が信
号ＣＬＫ２と同期するように、１８０°であるとする。
【００６２】図９に示されているように、信号ＣＬＫ４
のパルスは、１２．５μ秒の幅を有しており、同期ワー
ドの各最初の符号ＳＷ（１）で発生する。これらパルス
の周期は１．５ｍ秒である。信号ＣＬＫ２は、８０ＫＨ
ｚの送信クロックに対応しており、１２．５μ秒の周期
を有している。
のパルスは、１２．５μ秒の幅を有しており、同期ワー
ドの各最初の符号ＳＷ（１）で発生する。これらパルス
の周期は１．５ｍ秒である。信号ＣＬＫ２は、８０ＫＨ
ｚの送信クロックに対応しており、１２．５μ秒の周期
を有している。
【００６３】第１のエラー信号ｅ（０）は、位相エラー
が無いことを示す信号である。従って、３２．５ｎ秒の
幅を有するパルスを備えた８０ＫＨｚのサンプリング信
号を構成する信号ＣＬＫ３は、送信クロックＣＬＫ２に
対してφだけシフトされる。
が無いことを示す信号である。従って、３２．５ｎ秒の
幅を有するパルスを備えた８０ＫＨｚのサンプリング信
号を構成する信号ＣＬＫ３は、送信クロックＣＬＫ２に
対してφだけシフトされる。
【００６４】受信信号の位相がその初期値に対して遅れ
ている場合、エラー信号ｅ（１）は、この位相エラーを
検出した時点で立ち上がりエッジを有することとなり、
これにより線路遅延カウンタ１０′がアップカウントモ
ードにセットされる。しかしながら、カウンタ１０′の
クロックが信号ＣＬＫ４によって供給されるため、この
カウンタは、同期ワードの最初の符号ＳＷ（１）の入力
に対応する次のクロックパルスが生じた時のみ１だけ増
大せしめられる。信号ＣＬＫ３（１）は、次いで、復号
器１２の３０．７２ＭＨｚのクロック周波数に対応する
３２．５ｎ秒の値だけシフトされる。
ている場合、エラー信号ｅ（１）は、この位相エラーを
検出した時点で立ち上がりエッジを有することとなり、
これにより線路遅延カウンタ１０′がアップカウントモ
ードにセットされる。しかしながら、カウンタ１０′の
クロックが信号ＣＬＫ４によって供給されるため、この
カウンタは、同期ワードの最初の符号ＳＷ（１）の入力
に対応する次のクロックパルスが生じた時のみ１だけ増
大せしめられる。信号ＣＬＫ３（１）は、次いで、復号
器１２の３０．７２ＭＨｚのクロック周波数に対応する
３２．５ｎ秒の値だけシフトされる。
【００６５】受信信号の位相が初期値に対して進んでい
る場合、エラー信号ｅ（−１）は、この位相エラーを検
出した時点で立ち下がりエッジを有することとなり、こ
れにより線路遅延カウンタ１０′がダウンカウントモー
ドにセットされる。前の場合と同様に、カウンタは、信
号ＣＬＫ４にパルスが生じた時のみ１だけ増大せしめら
れ、信号ＣＬＫ３（−１）は、次いで、反対方向にシフ
トされる。
る場合、エラー信号ｅ（−１）は、この位相エラーを検
出した時点で立ち下がりエッジを有することとなり、こ
れにより線路遅延カウンタ１０′がダウンカウントモー
ドにセットされる。前の場合と同様に、カウンタは、信
号ＣＬＫ４にパルスが生じた時のみ１だけ増大せしめら
れ、信号ＣＬＫ３（−１）は、次いで、反対方向にシフ
トされる。
【００６６】ｅ（１）及びｅ（−１）の両方の場合にお
いて、信号「ｅ」は、位相エラーが消滅するやいなや、
即ちカウンタ１０′の値が送信信号及び受信信号間の現
在の位相シフトに対応するやいなや、ゼロに復帰する。
いて、信号「ｅ」は、位相エラーが消滅するやいなや、
即ちカウンタ１０′の値が送信信号及び受信信号間の現
在の位相シフトに対応するやいなや、ゼロに復帰する。
【００６７】当業者によれば明らかのように、以上述べ
た好ましい実施例について種々の修正を行うことができ
る。より特定的には、上述した各構成要素は、同じ機能
を有する１つ又はそれ以上の構成要素によって置換する
ことができる。
た好ましい実施例について種々の修正を行うことができ
る。より特定的には、上述した各構成要素は、同じ機能
を有する１つ又はそれ以上の構成要素によって置換する
ことができる。
【００６８】本発明の少なくとも１つの例示的な実施例
について記載してきたが、種々の変更、修正及び改良が
当業者によれば容易に行うことができる。このような変
更、修正及び改良は、本発明の精神及び範囲内で行われ
るものである。従って、以上の記載は単なる例であって
本発明を限定しようとするものではない。本発明は、特
許請求の範囲及びその均等物についてのみ規定されるべ
きものである。
について記載してきたが、種々の変更、修正及び改良が
当業者によれば容易に行うことができる。このような変
更、修正及び改良は、本発明の精神及び範囲内で行われ
るものである。従って、以上の記載は単なる例であって
本発明を限定しようとするものではない。本発明は、特
許請求の範囲及びその均等物についてのみ規定されるべ
きものである。
【図１】従来技術の状態及び問題点を説明するためのも
のであり、２Ｂ１Ｑ標準に従ってなされた２値信号の例
示的な符号化のタイミング図である。
のであり、２Ｂ１Ｑ標準に従ってなされた２値信号の例
示的な符号化のタイミング図である。
【図２】従来技術の状態及び問題点を説明するためのも
のであり、４値符号のタイミング図である。
のであり、４値符号のタイミング図である。
【図３】従来技術の状態及び問題点を説明するためのも
のであり、２Ｂ１Ｑ標準による従来の伝送回路のブロッ
ク図である。
のであり、２Ｂ１Ｑ標準による従来の伝送回路のブロッ
ク図である。
【図４】従来技術の状態及び問題点を説明するためのも
のであり、図３の同期回路の構成を概略的に示すブロッ
ク図である。
のであり、図３の同期回路の構成を概略的に示すブロッ
ク図である。
【図５】従来技術の状態及び問題点を説明するためのも
のであり、送信符号の位置に対する受信符号の位置のタ
イミング図である。
のであり、送信符号の位置に対する受信符号の位置のタ
イミング図である。
【図６】本発明による周波数同期及び逓倍回路の一部を
示すブロック図である。
示すブロック図である。
【図７】図６の同期及び逓倍回路の主信号間の相関を表
わすタイミング図である。
わすタイミング図である。
【図８】本発明による、２Ｂ１Ｑ標準に基づく１６０Ｋ
ビット信号の伝送回路のブロック図である。
ビット信号の伝送回路のブロック図である。
【図９】図８の回路における位相スキップの位置を示す
概略的なタイミング図である。
概略的なタイミング図である。
１ 送信ユニット ２ 受信ユニット ３ 線路変換器 ４ ２線式電話線路 ５ フェーズロックドループ ６ データ受信ユニット ７ データ送信ユニット ８ アナログ−デジタル変換器 ９ 検出回路 １０、１０′ 線路遅延カウンタ １１ 演算及び論理ユニット １２ 復号器 １３ 比較及びループフィルタユニット １４ 周波数同期回路 １４′ 周波数同期及び逓倍回路 １５、１５′ 周波数カウンタ／デバイダ １６ リング発振器 １７ 比較器 １８ ループフィルタ回路 １９ 電流−電圧変換器 ２０ シフトレジスタ ２１、２１′ マルチプレクサ ２２ エクスクルーシブオアゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン セベンハンス ベルギー， ビー−2930 ブラスチャー ト， プリンス カベレイ 126番地 (56)参考文献 ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ Ｓ ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ Ｓ．，ｖｏｌ．25，ｎｏ．６，Ｄｅｃｅ ｍｂｅｒ 1990，ｐ．1414−1425.
Claims (10)
- 【請求項１】 線路及びフレームに従って符号化される
と共にデータワード（２Ｂ＋Ｄ）と交番する同期ワード
（ＳＷ）を有する信号の全２重伝送回路であって、 そのタイプの参照周波数（ＣＬＫ０）に同期した送信ク
ロック信号（ＣＬＫ２）を供給するようになされてお
り、発振器（Ｘ、Ｃ１、Ｃ２、Ｒ１）によって供給され
る周波数を再生するためのリング発振器（１６）を備え
た周波数同期器（１４）と、前記参照周波数を再生する
周波数カウンタ／デバイダ（１５）とを含むフェーズロ
ックドループ（５）と、 前記リング発振器（１６）によって復号器（１２）に供
給されかつその周波数がサンプリング信号（ＣＬＫ３）
の起こり得る位相スキップの持続時間を決定するクロッ
ク信号（ＣＬＫ１）を用いて、アナログ−デジタル変換
器（８）用のその位相が送信信号及び受信信号間の位相
シフト（φ）にロックされている前記サンプリング信号
（ＣＬＫ３）を受信側において供給する手段と、 サンプリング信号（ＣＬＫ３）の起こり得る位相スキッ
プの持続時間が減少するように、前記周波数同期器（１
４）に付加されており前記リング発振器（１６）からの
周波数を逓倍する手段と、を備えたことを特徴とする全
２重伝送回路。 - 【請求項２】 相互にシフトされた位相を有しておりか
つ周波数同期及び逓倍回路（１４′）のリング発振器
（１６）から発生した２つの信号（Ｓ１、Ｓ２）のエク
スクルーシブオア型の結合を行うようになされた論理ゲ
ート（２２）を含んでいることを特徴とする請求項１に
記載の伝送回路。 - 【請求項３】 前記リング発振器（１６）の２つの出力
（Ｓ１、Ｓ２）間の位相シフトの選択が、「１」循環式
のシフトレジスタ（２０）によって制御されるマルチプ
レクサ（２１′）によってなされることを特徴とする請
求項２に記載の伝送回路。 - 【請求項４】 前記リング発振器（１６）が、水晶振動
子（Ｘ）によって供給された信号を基に位相をループ制
御することにより発生せしめられた電流によってバイア
スされたｎ個のインバータ（Ｉ（１）、…、Ｉ（ｉ）、
…、Ｉ（ｎ））を含んでおり、 前記マルチプレクサ（２１′）が、前記リング発振器
（１６）から出力（Ｓ１；Ｓ２）をそれぞれ抽出するｎ
個のスイッチの２つのシリーズ（Ｋ（１）、…、Ｋ
（ｉ）、…、Ｋ（ｎ）；Ｋ′（１）、…、Ｋ′（ｉ）、
…、Ｋ′（ｎ））を含んでおり、インバータ（Ｉ
（ｉ））から発振器（１６）の出力信号（Ｓ１）を抽出
する第１のシリーズのスイッチ（Ｋ（ｉ））の制御が、
インバータ（Ｉ（ｉ＋ｍ））から発振器（１６）の出力
信号（Ｓ２）を抽出する第２のシリーズのスイッチ
（Ｋ′（ｉ＋ｍ））の制御に対応しており、該出力信号
（Ｓ２）が前記出力信号（Ｓ１）に対してｍ個のインバ
ータ内の信号の伝搬時間に対応する遅れを有しており、 前記シフトレジスタ（２０）が、ｎ個のフリップフロッ
プ（Ｂ（１）、…、Ｂ（ｊ）、…、Ｂ（ｎ））を含んで
おり、隣り合う２つのフリップフロップ（Ｂ（ｊ）、Ｂ
（ｊ＋１））の状態が、各シリーズ内の隣り合わないス
イッチ（Ｋ（ｉ）、Ｋ（ｉ＋ｍ／２）；Ｋ′（ｉ＋
ｍ）、Ｋ（ｉ＋ｍ＋ｍ／２））の制御信号をそれぞれ構
成しており、これにより論理ゲート（２２）によって供
給されるクロック信号（ＣＬＫ１）が水晶振動子（Ｘ）
の周波数の２倍に等しい周波数を有することを特徴とす
る請求項３に記載の伝送回路。 - 【請求項５】 前記シフトレジスタが参照クロック信号
（ＣＬＫ０）によって制御され、状態「１」のフリップ
フロップ（Ｂ（ｊ））から次のフリップフロップ（Ｂ
（ｊ＋１））又は前のフリップフロップ（Ｂ（ｊ−
１））へのシフトが、復号器（１２）のクロック信号
（ＣＬＫ１）が参照クロック信号（ＣＬＫ０）に同期す
るように、前記フェーズロックドループ（５）の比較器
（１３）によって発生せしめられる信号（ＡＶ／ＲＥ
Ｔ）によって制御されることを特徴とする請求項３又は
４に記載の伝送回路。 - 【請求項６】 前記復号器（１２）が、前記フェーズロ
ックドループ（５）の前記周波数カウンタ／デバイダ
（１５′）の値と線路遅延カウンタ（１０′）の値とを
加算する演算及び論理ユニット（１１′）の計算結果を
用いて前記サンプリング信号（ＣＬＫ３）を前記アナロ
グ−デジタル変換器（８）に供給し、前記線路遅延カウ
ンタ（１０′）が送信信号及び受信信号間の位相シフト
（φ）の値を含んでおり、該カウンタのアップ／ダウン
カウント周波数がフレームの同期ワード（ＳＷ）の周波
数に対応していることを特徴とする請求項１から５のい
ずれか１項に記載の伝送回路。 - 【請求項７】 前記線路遅延カウンタ（１０′）が、そ
のクロック入力において、その持続時間が受信符号の持
続時間に対応しかつその発生周波数がフレーム上の同期
ワード（ＳＷ）の周波数に対応するパルスを各同期ワー
ド（ＳＷ）の位置に有する信号（ＣＬＫ４）を受け取
り、さらにそのアップ／ダウンカウント入力において、
位相エラーの有り無しを示す信号（「ｅ」）を受け取
り、前記２つの信号（ＣＬＫ４、「ｅ」）が受信データ
を検出する回路（９）によって供給されることを特徴と
する請求項６に記載の伝送回路。 - 【請求項８】 前記線路遅延カウンタ（１０′）の前記
信号（ＣＬＫ４）の前記パルスが、各同期ワード（Ｓ
Ｗ）の最初の符号（ＳＷ（１））が発生した際に供給さ
れることを特徴とする請求項７に記載の伝送回路。 - 【請求項９】 ２Ｂ１Ｑ標準に従った４値符号に符号化
された線路信号の１６０Ｋビット／秒伝送に適用される
ことを特徴とする請求項１から８のいずれか１項に記載
の伝送回路。 - 【請求項１０】 前記リング発振器（１６）が１９個の
インバータを含んでおり、前記マルチプレクサ（２
１′）及び前記シフトレジスタ（２０）が１９個のスイ
ッチの２つのシリーズ及び１９個のフリップフロップを
それぞれ含んでおり、２つの信号（Ｓ１、Ｓ２）間の位
相シフトが４つのインバータ（Ｉ（ｉ））の伝搬時間に
対応しており、送信（ＣＬＫ２）及びサンプリング（Ｃ
ＬＫ３）周波数が８０ＫＨｚであり、前記復号器（１
２）のクロック信号（ＣＬＫ１）の周波数が３０．７２
ＭＨｚであり、検出回路（９）によって供給されるクロ
ック信号（ＣＬＫ４）の周波数が約６６６．６ＭＨｚで
あり、サンプリングパルスの持続時間及び位相スキップ
の持続時間が３２．５ｎ秒であることを特徴とする請求
項９に記載の伝送回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9405500A FR2719432B1 (fr) | 1994-04-29 | 1994-04-29 | Circuit de transmission d'un signal codé en ligne sur une ligne téléphonique. |
| FR9405500 | 1994-04-29 |
Publications (2)
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