CN1122545A - 在电话线路上线路编码信号的传输电路 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 33
- 238000005070 sampling Methods 0.000 claims abstract description 16
- 230000010363 phase shift Effects 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000006073 displacement reaction Methods 0.000 claims description 5
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 claims 5
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 claims 5
- 238000004064 recycling Methods 0.000 claims 1
- 230000008929 regeneration Effects 0.000 claims 1
- 238000011069 regeneration method Methods 0.000 claims 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 14
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 14
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 7
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000012549 training Methods 0.000 description 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100135276 Arabidopsis thaliana PLL5 gene Proteins 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4919—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using balanced multilevel codes
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
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- H—ELECTRICITY
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
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- Bidirectional Digital Transmission (AREA)
Abstract
一种用于具有同步字与数据字交替的信号的全双工传输电路，该电路包括一个锁相环路，该锁相环路包括适用于提供发射时钟信号的频率同步器，使用由锁相环路提供的时钟信号产生取样信号，该取样信号具有其相位锁定在发射信号和接收信号之间的偏移。该电路包括用于给予频率同步器一个频率乘法器功能的电路，以便降低取样信号的相位跳跃的持续期。
Description
本发明涉及在电话线路上编码信号的160kb/s传输电路。
根据所谓的数字传输模式(具有综合业务的数字传输)，设计一种这样的传输电路用于在常规的二线电话线路上传送话音、图像或数据。这种电路与电话线路两端上电话交换机的上行线路变压器的线路终端卡相组合。数字传输方式是基于信息的线路编码，该信息根据所谓的2B1Q标准以80KHz频率发送。这个传输标准具有160kb/s的容量并且包括两个64kb/s信道(称为B信道，在B信道上话音或数据能无差别地流过)和一个16kb/s的信道(称为D信道，在该信道上数据容易流过)。其余的16kb/s用于传送系统操作所需的数据字。
根据2B1Q标准的信息编码包括变换两个连续的二进制码为四进制码的四个电平之一，因此，在80KHz频率允许160kb/s流过。图1是根据2B1Q标准得到的二进制信号示例性编码的时序图。
根据下表，四进制码的四个电平(3、1、-1、-3)之一相应于每个连续的比特对：二进制码 10 11 01 00四进制码 +3 +1 -1 -3
对于数字传输，四进制信号的峰至峰幅度是5伏。因为使用的频率是80KHz，每个四进制码具有12.5μs的宽度。
如图2的时序图所示，在一帧中连续地发送四进制码，它包括：18比特或9个四进制码的同步字(SW)、216比特或108个四进制码、用作相应于2个信道B和信道D的信息(2B＋D)、以及包括需要对数据解码指示的6比特或3个四进制码(OB)。每8个同步字(SW)插入一个称为超帧字(SFW)的同步字。为了清楚起见，图2没有表示标度，实际上数据字2B＋D的长度远大于同步字的长度。
图3示出2B1Q标准的传统的传输电路图。这个电路是由申请人根据标准ST5410销售的电路。
该电路包括一个发射(TX)单元1和一个接收(RX)单元2。单元1和2分别通过它们的输出和输入连接到线路变压器3，该变压器3起着这些单元和二线电话线4之间U—接口的作用。该电路还包括一个锁相环(PLL)5，该锁相环(PLL)5由可在电话交换机得到的8KHz的基准频率同步，以及一个数据接收单元6和数据传输单元7。
该数据传输单元7变换四进制码消息(Me)为具有80KHz频率的模拟信号，其幅度由消息“Me”的线路码调制，以便发送。
接收单元6包括以80KHz频率取样的模/数(A/D)变换器8，和用于检测接收数据的电路9。电路9包括一个自适应的信号处理器，用于抑制由于线路上的全双工传输产生的回声并用于恢复二进制形式的信息(“Ms”)。该接收单元6还包括一个线路延迟计数器10、一个运算和逻辑单元(ALU)11和一个解码器12，这些部件的工作将在其后说明。
因为以全双工方式发送信息，该接收单元6必须能够从接收的信号中分离出用约5伏幅度发射的信号，接收的信号被线路大大地衰减(衰减约40dB)并且仅有约30mv的幅度。通过计算发射信号和接收信号之间的相位差进行分离。这种差值取决于线路的结构以及在瞬态训练阶段期间由单元6测量的初始值。
这种传输类型出现的第一个问题是需要以相对于在初始训练状态期间测量的初始相位移在稳态接收信号抖动的函数伺服控制取样信号的相位。例如，这种抖动是由于线路的温度变化。
第二个问题是需要取样接近其峰值的信号，防止由于接收信号的低幅度而错误把信息认为是回声。
这些约束要求提供相对于80KHz取样信号的高频率的时钟置于接收信号靠近峰值的取样信号边缘。而且，该电路的所有时钟用可在电话交换机得到的8KHz的基准频率同步。
为了达到这个目的，在图3中表示的电路在其PLL5中包括一个比较和环路滤波单元13，该单元的第一输入端接收8KHz基准时钟信号。单元1 3提供8KHz方波时钟信号(CLK0)和指示基准频率和8KHz时钟信号之间比较结果的两个信号至频率同步电路14，8KHz时钟信号由PLL合成并提供给比较单元13的第二个输入。第一个信号(AV/RET)表示相对于基准频率的8KHz时钟信号的超前或滞后。第二个信号(GEL)表示环路的锁定，即比较单元13的两个输入之间是否有相位移。
频率同步电路14除了接收三个信号AV/RET、GEL和CLK0之外，还接收由晶体单元提供的时钟信号，该晶体单元由两个电容C1和C2及一个15.36MHz晶体X构成。电路14提供一个用8KHz频率(CLK0)同步的15.36MHz的信号CLK1。
图4原理性地表示了电路14的详细结构。电路14包括一个19级环形振荡器16。该振荡器16包括19个反相器I(i)，反相器I(i)的输出端连接到下一个反相器I(i＋1)的输入端，而最后一个反相器1(19)的输出连接到第一反相器I(i)的输入端。环形振荡器的频率和相位由下面描述的锁相环(PLL)，被锁定在由晶体X提供的时钟上。
该PLL包括具有一个第一输入端的比较器17，第一输入端接收由晶体单元产生的15.36MHz的时钟信号。晶体X的两端并行连接到电阻R1和反相器I，其输出提供15.36MHz时钟信号。比较器17的第二输入端接收由振荡器16的最后反相器I(19)产生的信号。比较器17的两个输出的任何一个输出根据输入端间相位移的方向提供一个持续期取决于该相位差幅度的一个信号。这些输出的每一个分别连接到MOS晶体管T1和T2的一个门电路。MOS晶体管T1是一个P沟道晶体管而MOS晶体管T2是一个N沟道晶体管。晶体管T1的源极连接到高电源电压“Vdd”。晶体管T2的源极连接列低电源电压(地)。晶体管T1和T2的公共漏极通过由电阻器R2和R3及电容器C3构成的一个环路滤波电路1 8连接到电容器C4的第一端子，C4的第二端子接地。这样，取决于比较器17的输入端上相位移的方向电容器C4被加载或去载。由电流—电压变换器19把电容器C4上的电压被变换为电流。变换器19例如包括运算放大器AI，电阻器R4和一个P沟道MOS晶体管T3，这些部件在电源电压Vdd和地之间串联连接，电路连接表示在图4。流过MOS晶体管T3的电流由P沟道MOS晶体管T4加倍，它们是用于偏置环形振荡器16的反相器I(i)。当环形振荡器16的频率和相位与该晶体振荡器的频率和相位相同时，该电路是稳定的。
在优选实施例中，使用19级环形振荡器，因为在专门的制造技术中每个反相器I(i)引起3.4ns的平均延迟产生相应于15.36MHz频率的65ns的周期。
用一个循环“1”型的移位寄存器20实现具有8KHz时钟信号CLK0的15.36MHz频率的同步。寄存器20是用于选择反相器I(i)的输出，从那个输出取出信号CLK1。该移位寄存器20由8KHz的时钟信号CLK0控制。在其19个触发器B(j)的其中之一中的寄存器20用“1”初始化，其它的触发器在“0”初始化，而通过比较器13的信号AV/RET和GEL取得移位控制。每个触发器B(j)的状态被传送以控制转换开关21的开关K(i)，该转换开关21选择取出信号CLK1的反相器I(i)的输出。
实际上，两个相邻触发器B(j)和B(j＋1)的状态被发送以控制两个非相邻开关K(i)和K(i＋2)。这样，信号CLK1分别或是延迟或是提前6.8ns(相应于环形振荡器16的两个反相器的传播时间)，每次循环“1”分别从触发器B(j)移位到相邻触发器B(j＋1)或B(j－1)。
回到图3，由同步电路14产生的信号CLK1提供给8比特计数器15的输入，该计数器设计工作为一个分频比为192的分频器。因此，计数器15提供用8KHz频率同步的80KHz时钟信号(CLK2)。信号CLK2形成数据发射单元7的发射时钟以及数据接收单元6的线路延迟计数器10的时钟。
计数器10包含在8比特上的一个指示，表明发射信息与接收信息之间的相移。计数器10在训练步骤期间被初始化在这个相位差的初始值，这主要是由于线路的长度。然后，在稳定状态，当相对于这个初始相移出现相位误差时，计数器10校正这个数值。为此目的，计数器10的增/减输入由检测电路9提供的相位误差信号“e”控制。实际上，只要在稳定状态电路9的信号处理器检测接收的信号相位相对于在计数器10中包含的前面的相移值偏差，信号“e”代表启动增/减计数。增/减计数频率相应于80KHz的1∶8，即10KHz，然后计数器10的值每0.1ms可改变。实际上，线路延迟计数器10是一个16比特计数器，其中仅8比特被用于运算电路。
计数器10的值由ALU11加到由计数器15提供的8比特。因为这个值在计数器15的192个65ns的级期间(相应于80KHz频率)不变化。这样，对于每一个计数器15的状态，即每65ns，ALU11包含计数器10中包含的相位移值。
ALU11产生的9比特提供给解码器12，该解码器12由15.36MHz的时钟信号CLK1控制。解码器12提供80KHz取样信号(CLK3)至A/D变换器8。取样脉冲的宽度由控制解码器12的15.36MHz频率确定；因此，该宽度是65ns。取样的信号CLK3相对于信号CLK2由在计数器10包含的数值进一步移动并在计数器15的每种状态由ALU提供。
如果计数器10的状态改变1，ALU11的每个状态改变1。这样解码器12在取样信号相位CLK3上提供具有65ns(相应于15.36MHz频率)幅度的相位跳跃。相位跳跃的方向由信号“e”的极性确定，该信号设置计数器10增加计数或减少计数。
为了允许A/D变换器8正确地取样该信号，以便回声消除处理器适当地工作，解码器12锁定该取样信号在由ALU11提供的信号的检测状态56和248。这就意味着，对于以80KHz频率，即具有12.5μs宽度发射的码，在该码的开始之后，该取样执行56×65ns＝3.64μs。这个值被确定以允许回声消除处理器适当地工作。
图5是一个时序图，为了清楚起见没有画出标度，该图表示接收码“Sr”的位置相对于发射码“Se”的位置。两个信号之间的相移值是φ。取样信号的脉冲具有64ns的宽度(相应于15.36MHz频率)。这些脉冲的峰值离开发射码的开始为φ＋3.64μs。
这样的电路的缺点在于取样频率相位的跳跃的宽度对于信号处理器允许最佳检测是太重要了。的确，在出现相位误差时，相位跳跃的宽度越大，对于A/D变换器8，以错误值取样当前接收的码和使消息错误地恢复的危险越大。
现有技术的另一个缺点是取样信号的相位跳跃被引入在根据2BIQ标准接收的任何任意四进制码上。这些相位跳跃可能产生由信号处理器进行的数据的错误解释，和因此产生通信的错误解释。因为由回声抑制信号处理器要求的一些波特最佳地集中回来，由此可见误码可影响一些码。的确，因为相位跳跃使信号处理器在数据信道之一的四进制码上发送，其危险是，由于在这个码上的取样位置的相位偏移，可能不仅使对这个码的错误解释，而且使随后的码错误解释，直到处理器正确地重新集中为止。
本发明的目的是避免上面的缺点，通过尽量少地修改传输电路来减少相位跳跃的宽度。
本发明的另一个目的是避免现有技术电路的缺点，通过定位在2B1Q标准接收信号的同步字上的相位跳跃，无需使用构成现有技术电路的元件之外的元件。
为了达到这个目的，本发明提供一种根据线路和具有与数据字交替的同步字的帧编码的信号的全双工传输电路，该电路包括一个PLL，用于提供用包括频率同步器和频率计数器/分频器之类的基准频率同步的发射时钟信号；模/数变换器的取样信号，其相位锁定在发射信号和接收信号间的相位偏移上，在接收侧通过环形同步器使用提供给解码器的时钟信号提供，和包括把频率乘法器的功能给予频率同步器的电路，以便减少取样信号的可能相位跳跃的持续期。
根据本发明的一个实施例，该电路包括一个适用于实现两个信号“异或”组合的逻辑门电路，两个信号的相位相互偏移，并从频率同步和相乘电路的环形振荡器始发。
根据本发明的实施例，环形振荡器的两个输出之间的相移的选择通过循环“1”型的移位寄存器控制的复接器来实现。
根据本发明的实施例，环形振荡器包括n个反相器，由一个环路控制相对于由晶体提供的信号的相位产生的电流偏置。该转换开关包括两列的几个开关，每个分别从环形振荡器引出一个输出，从一个反相器引出振荡器的输出信号的第一列开关的控制相应于从一个反相器引出振荡器的输出信号的第二列开关的控制，该反相器具有相应于m个反相器中信号的传播时间的延迟的信号。该移位寄存器包括n个触发器，两个相邻触发器的状态分别构成两个不相邻开关的每一列开关的控制信号，以便由逻辑门提供的时钟信号具有等于两倍晶体频率的频率。
根据本发明的实施例，移位寄存器由基准时钟信号控制，从一个触发器到下一个或前一个触发器的状态“1”移位是由PLL的比较器提供的信号控制的，以便同步解码器的时钟信号在基准时钟信号上。
根据本发明的实施例，更具体地说，定位电路包括一个解码器，它提供一个模/数变换器，该变换器具有使用由运算和逻辑单元计算结果的取样信号，该单元相加PLL的频率计数器/分频器的值与线路延迟计数器的值。该线路延迟计数器包含发射信号和接收信号间相移的值，它的增/减计数频率相应于帧同步字的频率。
根据本发明的实施例，线路延迟计数器在其时钟输入端接收一个信号，该信号在每一个同步字具有的脉冲宽度相应于接收码的宽度，这个脉冲出现的频率相应于在该帧上同步字的频率，而且，在其增/减计数输入端接收一个“e”信号，该“e”信号指示相位差的出现和方向，这两个信号由用于检测接收信号的电路提供。
根据本发明的实施例，当每个同步字的第一个码出现时，提供线路延迟计数器的时钟信号脉冲。
根据本发明的实施例，该电路适用于传输根据2B1Q标准以四进制码编码的160kb/s线路信号。
根据本发明的实施例，该环形振荡器包括19个反相器、转换开关和移位寄存器分别包括两列19个开关和19个触发器，两个信号之间的相移相应于四个反相器的传播时间；发射和取样频率是80KHz，解码器时钟信号的频率是30.72MHz。由检测电路提供的时钟信号的频率约为666.6Hz。取样脉冲和相位跳跃的宽度是32.5ns。
根据本发明，对频率同步电路的频率相乘功能使得有可能提供解码器一个30.72MHz的频率，并且因此使取样频率的相位跳跃的持续期减半。
此外，对电路很少的修改实现这个结果，因为实际地仅修改转换开关。
这样的一种结构还使取样脉冲的持续期减半，这就进一步提高了传输电路检测的可靠性。
根据本发明，提供给该线路延迟计数器一个由检测电路锁定的时钟，当同步字出现时，在稳定状态该相位跳跃被置于2B1Q标准内同步码处。这样，在包含这些数据的三个信息字2B＋D的期间，避免任何相位跳跃的出现，它基本上限制了传输的误码。
在同步字上相位跳跃的位置根据这个字段是不敏感的事实来进行调整。的确，在电路失步之前，必须检测到6个连续错误的同步字，而实际上，稳定相位的相位跳跃仅每10帧，即每10个同步字才能够出现。
因此，可用的安全余量完全足够避免失步，而同时抑制错误的数据解释的危险。
锁定线路延迟计数器的时钟在同步字的第一个四进制码上最佳化这个可靠性。的确，因为信号处理器要求几个波特最佳地再收敛(reconverge)，处理器不再冒结束其收敛在数据字的开始的危险。该处理器可使用8个紧接着的同步字的码进行收敛，它包括9个码，实际上这是足够了。
为此，根据本发明，该电路的工作是最佳的，基本上无需增加元件的数量，因此生产成本降低了。
下面结合附图对本发明详细描述，可以对本发明的上述的和其它的目的、特点、方面和优点将更明了。
图1—5上文已描述了，说明现有技术的状态和遇到的问题。
图6示出根据本发明的频率同步和乘法电路的一部分；
图7示出图6的同步和乘法电路主要信号之间相互关系的时序图；
图8示出根据本发明按照2BIQ标准的160kb/s信号的传输电路；和
图9示出用图8的电路的相位跳跃位置的原理时序图；
在图3、4、6和8中相同的元件具有相同的标号。
根据本发明的第一实施例，图4的转接开关21用转接开关21′替换。如图6所示，现在的转接开关21′有两个输出S1和S2，两者提供从环形振荡器16引出的15.36MHz频率信号。两个输出S1和S2相互偏移13.6ns，相应于4个反相器的传播时间。的确，使用寄存器20的触发器B(j)的状态以控制第一列开关K(i)和提供从作为前面的反相器I(i)引出的一个输出信号S1，而且也控制第二列的另一开关K′(i＋4)，并提供以目前状态从反相器I(i＋4)的输出引出的第二信号S2。两个信号S1和S2被提供给逻辑“异或”(EXOR)门22，该门提供信号CLK1。为了简单起见，只有环形振荡器16、转接开关21′和移位寄存器20表示在图6中。用于偏置环形振荡器16的锁相环相对于图4所示的实施例没有修改。
图7包含寄存器I(i)的输出的，转接开关21′的输出信号S1和S2的，和信号CLK1的时序图。首先，假定移位寄存器20的循环“1”出现在触发器B(1)。那么，在由比较器13产生的信号AV/RET正脉冲的影响下，假定循环“1”出现在触发器B(2)。因为由时钟CLK0确定寄存器20的频移保持同步在8KHz信号上，如果需要，仅每12.5μs确定信号CLK1的相位差。
如图7所示，信号CLK1首先相应于反相器I(1)和I(5)的输出信号的EXOR组合，这两个反相器分别由开关K(1)和K′(5)控制。同步和乘法电路14′保持在这种状态，直到信号AV/RET的脉冲出现和直到信号GEL被复位。因为信号AV/RET的脉冲是正的，循环“1”从触发器B(1)移动到触发器B(2)，这样使开关K(1)和K′(5)断开，和开关K(3)和K′(7)接通。因此，信号CLK1现在相应于反相器I(3)和I(7)的输出信号的组合。然后，信号CLK1被延迟6.8ns，使得由计数器15′再合成的8KHz频率被延迟，以便它被锁定在电话交换机的8KHz基准频率上。
根据本发明，现在ALU11′把从计数器15′和从线路延迟计数器10′接收的信号加在9比特上。计数器15′有一个附加级，以使它变为9比特计数器和起着以384分频的分频器提供80KHz信号CLK2一样的作用。附加的比特被加到线路延迟计数器10′对9比特计数。因此，现在ALU把在计数器10′包含的值加到计数器15′的每种状态。如前所述，提供信号CLK1作为一个时钟信号给解码器12，但它具有30.72MHz的频率。现在，解码器12检测状态112和496，在相位跳跃的情况下，使得跳跃到具有32.5ns的持续期。A/D变换器8的取样脉冲具有32.5ns的宽度。
也可能不加一个级到计数器15和给它提供作为时钟信号的同步和乘法电路14′的信号S1。然后可如前所述那样作为计数器/以192分频的分频器进行工作。因此，这将保持具有32.5ns持续期的取样相位跳跃，该持续期由信号CLK1确定，但保持65ns的取样脉冲宽度。
由于每个反相器I(i)的传播时间，信号CLK1不是方波信号，而具有相应于4个反相器I(i)传播时间的13.6ns宽度的脉冲。它的静止时间由相对于15.36MHz频率的差值确定，因此是18.9ns。这不是一个缺点，因为仅仅时钟信号CLK1的上升沿用于传输电路的操作。
根据本发明的第二个方面，如图8所示，线路延迟计数器10′的时钟输入从检测电路9接收信号CLK4。信号CLK4被锁定在同步字的第一个四进制码的检测上。换句话说，检测电路9每单帧或超帧同步字的第一个四进制码提供一个脉冲，由80KHz频率固定的脉冲宽度是12.5μs。这个信号的发射不损害检测电路9，因为它的功能是精密地解码接收的信号，在这电路中提供解码的帧。
因为同步字的第一个码出现在每120个码的帧上，同步字的这个第一个码的出现频率是1.5ms，将时钟频率提供给计数器10，因此，计数频率大约为666.6Hz。
相位误差信号“e”有零、正或负值，取决于相位误差的不存在或存在(超前或滞后)。因此，相位误差信号分别置位计数器10′于禁止位置或增／减计数位置。在每个时钟脉冲CLK4，在计数器10′中包含的值或者未变、增加或减少，取决于信号“e”的值。
为了简化，图9设有画出标度，分别表示出不存在相位误差、出现相位提前和出现相位滞后信号的信号CLK4及CLK2波形和信号“e”及CLK3的波形的时序图。为了该图简单起见，发射信号和接收信号之间相移φ的初始值在这个例子中是180°，以便在不存在相位误差时信号CLK3(0)是与信号CLK2同相。
在图9中可以看到，信号CLK4的脉冲具有12.5μs的宽度并且在同步字的每第一个码SW(1)出现，这些脉冲的频率是1.5ms。信号CLK2相应于80KHz发射时钟并且具有12.5μs频率。
第一误差信号e(o)是指示相位误差不存在的信号。因此，用具有32.5ns宽度脉冲构成80KHz取样信号的信号CLK3(0)相对于发射时钟CLK2相移为φ。
在接收信号的相位相对于这个初始值该延迟的情况下，当检测这个相位误差时，误差信号e(1)具有一个上升沿，因此置位线路延迟计数器10′于增加计数方式。但是，因为计数器10′的时钟由信号CLK4提供，仅当相应于同步字的第一码SW(1)的输入的下一个时钟脉冲出现时，该计数器递增1。信号CLK3(1)被移位相应于解码器12的30.72MHz时钟频率的值32.5ns。
如果接收信号的相位相对于初始值是超前的，当检测到该误差时，误差信号e(-1)具有下降沿，并置位线路延迟计数器10′于减计数方式。因为在前述的情况下，仅在信号CLK4上脉冲出现时，该计数器递增1，而且信号CLK3(-1)以相反的方向移相。
在e(1)和e(-1)的两种情况下，一旦相位误差—消失，即计数10′值相应于发射信号和接收信号之间当前的相移，信号“e”就恢复其零值。
本领域的技术人员明白，对上述公开的优选实施例可进行各种修改。具体地，上述的每个部件可用满足相同功能的一个或多个元件替换。
现已叙述了本发明的至少一个说明性的实施例，本领域的技术人员将容易想到各种变更，修改和改进。这样的变更，修改和改进预期都在本发明的精神和范围之内。因此，上面的描述仅是举例，而无意被限制。本发明仅被限制如下权利要求书规定的及其等效范围内。
Claims (10)
1.一种根据线路和帧进行编码的信号的全双工传输电路，该编码信号具有与数据字(2B＋D)交替的同步字(SW)，其特征在于，该电路包括：
一个锁相环路(5)，适于提供用包括频率同步器(14)类型的基准频率(CLK0)同步的发射时钟信号(CLK2)，该环路包括一个环形振荡器(16)，用于再生由一个振荡器(X，C1，C2，R)和再生标准频率的频率计数器/分频器(15)提供的频率；
一种装置，它利用由所述环形振荡器(16)提供给解码器(12)的一种时钟信号(CLK1)，其频率确定取样信号(CLK3)的可能的相位跳跃的持续期，用以在接收侧为模/数变换器(8)提供所述取样信号(CLK3)，其相位锁定在发送的信号和接收的信号之间的相移(φ)上；和
一种装置，加到所述频率同步器(14)，用以与来自环形振荡器(16)的频率相乘，以便减少取样信号(CLK3)的可能相位跳跃的持续期。
2.根据权利要求1的传输电路，其特征在于，所述电路包括用于实现两个信号(S1、S2)的“异或”型组合的逻辑门电路(22)，两个信号的相位相互偏移；并从所述频率同步和乘法电路(14′)的环振荡器(16)始发。
3.根据权利要求2的传输电路，其特征在于，通过转接开关(21′)实现所述环形振荡器(16)的两个输出(S1，S2)之间相位偏移的选择，转接开关(21′)由循环“1”型的移位寄存器(20)控制。
4.根据权利要求3的传输电路，其特征在于，所述环形振荡器(16)包括几个反相器(IC1)、…I(i)、…I(n)，根据由晶体(X)提供的信号由环路控制相位产生的电流偏置；和其中所述转接开关(21′)包括两列n几个开关(K(l)…K(i)…K(n)；K′(l)…K′(i)…K′(n))，每列开关分别从环形振荡器(16)取出一个输出(S1；S2)，第一列开关(K(i))的控制，从反相器(I(i))取出振荡器(16)的输出信号(S1)相应于第二列开关(K′(i＋m))的控制，它从反相器(I(i＋m))取出振荡器(16)的输出信号(S2)，相对于输出信号(S1)，具有相应于在m个反相器中信号的传播时间的延迟；和所述移位寄存器(20)包括n个触发器(B(1)…B(j)…B(n))，两个相邻触发器(B(j)、B(j＋1))的状态分别构成，在每一列中的两个不相邻开关(K(i)，K(i＋m/2))；K′(i＋m)，K′(i＋m＋m/2)的控制信号，以便由逻辑门(22)提供的时钟信号(CLK1)具有的频率等于两倍的晶体(X)的频率。
5.根据权利要求3或4的传输电路，其特征在于，所述移位寄存器由基准时钟信号(CLK0)控制；和其中状态“1”从触发器(B(j))到下一个(B(j＋1))或前一个(B(j－1))触发器的位移由所述锁相环(5)的比较器(13)产生的信号(AV/RET)控制，以便使解码器(12)的时钟信号(CLK1)同步在基准时钟信号(CLK0)。
6.根据权利要求1至5的任何一个权利要求的传输电路，其特征在于，解码器(12)使用通过算法和逻辑单元(11′)计算的结果，提供所述取样信号(CLK3)给模/数变换器(8)，该单元相加所述锁相环(5)的所述频率计数器/分频器(15′)的值与线路延迟计数器(10′)的值，后者包含发射信号和接收信号之间相移值()，其增加/减少计数频率相应于该帧的同步字(SW)的频率。
7.根据权利要求6的传输电路，其特征在于，所述线路延迟计数器(10′)在其时钟输入端接收信号(CLK4)，在每个同步字(SW)该信号(CLK4)具有相应于接收码的持续期的脉冲，所述脉冲出现的频率相应于在该帧上同步字(SW)的频率，而且在其增加/减少计数输入端接收一个信号(“e”)，该信号指示相位误差的出现和方向，所述两个信号(CLK4，“e”)由用于检测接收数据的一个电路(9)提供。
8.根据权利要求7的传输电路，其特征在于，当每个同步字(SW)的第一个码(SW(1))出现时，提供线路延迟计数器(10′)的所述时钟信号(CLK4)的所述脉冲。
9.根据权利要求1至8的任何一个权利要求的传输电路，其特征在于，该电路适用于根据2BIQ标准以四进制码编码的线路信号的160kb/s传输。
10.权利要求9的传输电路，其特征在于，所述环形振荡器(16)包括19个反相器、所述转接开关(21′)和所述移位寄存器(20)，该移位寄存器(20)分别包括两列19个开关和19个触发器，两个信号(S1，S2)之间的相移相应于四个反相器(I(i))的传播时间；和其中发射(CLK2)和取样(CLK3)频率是80KHz，所述解码器(12)的时钟信号(CLK1)的频率是30.72MHz，和其中由检测电路(9)提供的时钟信号(CLK4)的频率约为666.6Hz，取样脉冲和相位跳跃的持续期是32.5ns。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9405500A FR2719432B1 (fr) | 1994-04-29 | 1994-04-29 | Circuit de transmission d'un signal codé en ligne sur une ligne téléphonique. |
| FR9405500 | 1994-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1122545A true CN1122545A (zh) | 1996-05-15 |
| CN1086533C CN1086533C (zh) | 2002-06-19 |
Family
ID=9462893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN95105059A Expired - Lifetime CN1086533C (zh) | 1994-04-29 | 1995-04-27 | 在电话线路上线路编码信号的传输电路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5751775A (zh) |
| EP (1) | EP0680170B1 (zh) |
| JP (1) | JP2701789B2 (zh) |
| CN (1) | CN1086533C (zh) |
| DE (1) | DE69524661D1 (zh) |
| FR (1) | FR2719432B1 (zh) |
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| CN109116092A (zh) * | 2018-08-10 | 2019-01-01 | 王泉 | 一种数字化电流传感器模块 |
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| US9007951B2 (en) | 2011-10-14 | 2015-04-14 | Infineon Technologies Ag | Self synchronizing data communication method and device |
| WO2017160863A1 (en) | 2016-03-15 | 2017-09-21 | Louisiana Tech Research Corporation | Method and apparatus for constructing multivalued microprocessor |
| CN109087498A (zh) * | 2018-08-10 | 2018-12-25 | 肖力 | 一种数字化电流、电压传输协议 |
| FR3133458A1 (fr) * | 2022-03-14 | 2023-09-15 | STMicroelectronics (Alps) SAS | Circuit de génération de séquence temporelle |
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| JP2826031B2 (ja) * | 1993-02-18 | 1998-11-18 | 富士通株式会社 | 変復調方式 |
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| US5399995A (en) * | 1994-04-08 | 1995-03-21 | Raytheon Company | CMOS circuit providing 90 degree phase delay |
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- 1994-04-29 FR FR9405500A patent/FR2719432B1/fr not_active Expired - Fee Related
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1995
- 1995-04-18 US US08/423,579 patent/US5751775A/en not_active Expired - Lifetime
- 1995-04-25 EP EP95410036A patent/EP0680170B1/fr not_active Expired - Lifetime
- 1995-04-25 DE DE69524661T patent/DE69524661D1/de not_active Expired - Lifetime
- 1995-04-27 CN CN95105059A patent/CN1086533C/zh not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| EP0680170B1 (fr) | 2001-12-19 |
| DE69524661D1 (de) | 2002-01-31 |
| JPH0865283A (ja) | 1996-03-08 |
| FR2719432A1 (fr) | 1995-11-03 |
| JP2701789B2 (ja) | 1998-01-21 |
| FR2719432B1 (fr) | 1996-07-19 |
| US5751775A (en) | 1998-05-12 |
| CN1086533C (zh) | 2002-06-19 |
| EP0680170A1 (fr) | 1995-11-02 |
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| JPH0316054B2 (zh) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CX01 | Expiry of patent term |
Expiration termination date: 20150427 Granted publication date: 20020619 |