JPH0637743A

JPH0637743A - 直列データ受信装置

Info

Publication number: JPH0637743A
Application number: JP4129710A
Authority: JP
Inventors: Hiroyuki Kano; 浩行狩野
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1992-04-22
Filing date: 1992-04-22
Publication date: 1994-02-10

Abstract

(57)【要約】【構成】入力直列データは、１又は０のビット・デー
タをパルス幅変調したデータ信号である。エッジ検出器
２８は、各ビット期間の始点エッジを検出してエッジ検
出信号を出力し、単安定マルチバイブレータ３０は、エ
ッジ検出信号に応答して、１及び０データを表すパルス
幅の間のパルス幅を有するパルス信号を生成する。この
パルス信号は、シフトレジスタ２６のクロック入力端子
に供給され、パルス信号の後方エッジのタイミングで直
列データが取り込まれる。【効果】各ビット期間の始点のエッジを基準にして、
適切な取込みタイミングを与えるパルス信号を生成する
ので、従来の装置の様な高周波数のクロック発振器を必
要としない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・ワード・デ
ータの直列データを受信する直列データ受信装置に関す
る。

【０００２】

【従来の技術】デジタル・ワード・データを伝送する１
つの方法として、各ワードを構成する全エレメントを分
解して時間的に連続して１ビットずつ伝送する直列伝送
方式がある。直列伝送方式では、調歩同期式が広く使用
されている。調歩同期式では、伝送される１ワード・デ
ータは、スタート・ビット、データ・ビット及びストッ
プ・ビットの順に構成され、表現したいワードの前後に
１ビットずつが付加されている。また、各ビットが１又
は０であることを表す変調方式としては、１を高レベ
ル、０を低レベルとし、ビットの境目で反転するＮＲＺ
（ＮｏｎＲｅｔｕｒｎｔｏＺｅｒｏ）方式、１が
反転、０が無反転であり、ビットの中央で反転するＮＲ
ＺＩ（ＮｏｎＲｅｔｕｒｎｔｏＺｅｒｏＩｎｖ
ｅｒｔｅｄ）方式等がある。

【０００３】

【発明が解決しようとする課題】図３は、ＮＲＺ変調さ
れた直列データを受信するための従来の直列データ受信
装置を示すブロック図、図４は図３の回路の動作説明の
ためのタイミング図である。１ワードがｎ＋２ビットで
構成される調歩同期式構成のＮＲＺ直列データは、入力
端子１０を介してスタート・ビット検出器１２及びシフ
トレジスタ１４に供給される。スタート・ビット検出器
１２には、更に、ＮＲＺデータのボー・レート（変調速
度）の例えば４倍の周波数で、ＮＲＺデータとは非同期
のクロック信号がクロック発振器１６より供給されてい
る。スタート・ビット検出器１２は、ＮＲＺデータのス
タート・ビットの立ち下がりエッジを、その直後に到来
するクロックａで検出し、検出タイミング信号を位相選
択器１８に供給する。位相選択器１８は分周器を含み、
予め入力データの変調速度に対応する適当な分周比、即
ち１／４が設定されている。位相選択器１８は、クロッ
ク信号を１／４に分周すると共に、シフトレジスタ１４
で正常なデータを取り込むために十分なセットアップ時
間及びホールド時間が得られるクロックｂを選択し、シ
フトレジスタに供給する。

【０００４】この様な直列データ受信装置では、変調速
度の４倍の周波数のクロック信号を使用して、スタート
・ビットの位置を基準にして、適切な順番のクロック信
号を選択し、シフトレジスタ１４へのデータ入力のタイ
ミングを得ている。クロック信号の周波数は、場合によ
っては、変調速度の８、１６倍であることもあり、変調
速度が高い場合は、それに応じてクロック信号は高周波
数になる。このことは、直列データを扱うロジック回路
と高感度のアナログ回路が近接して配置されている場合
に問題になり、高周波数のクロック信号がアナログ回路
内にノイズを生じさせ、アナログ回路の精度が確保でき
なくなる。

【０００５】したがって、本発明の目的は、高周波数の
クロック源を必要としない直列データ受信装置の提供に
ある。

【０００６】

【課題を解決するための手段及び作用】本発明の直列デ
ータ受信装置では、入力直列データは、１又は０のビッ
ト・データをパルス幅変調したデータ信号であり、少な
くともブレーク部及びワード・ビット部を含む。ワード
・ビット部の１又は０のデータは、変調周期に等しい１
ビット期間内で立ち上がりエッジが２５％又は７５％の
位置で発生することにより表される。ブレーク検出器２
４でブレーク部が検出されると、直列データはエッジ検
出器２８及びシフトレジスタ２６のデータ入力端子に供
給される。エッジ検出器２８は、各ビット期間の始点エ
ッジを検出してエッジ検出信号を出力し、単安定マルチ
バイブレータでよいパルス発生器３０は、エッジ検出信
号に応答して、１及び０データを表すパルス幅の間のパ
ルス幅を有するパルス信号を生成する。このパルス信号
は、シフトレジスタのクロック入力端子に供給され、パ
ルス信号の後方エッジのタイミングで直列データがシフ
トレジスタに取り込まれる。シフトレジスタの出力端子
に現れた全ワード・ビットは、データ・ラッチ回路３２
に保持されて出力される。この装置によれば、各ビット
期間の始点のエッジを基準にして、パルス幅変調された
１及び０データを取り込むために適切なタイミングを与
えるパルス信号を生成するので、従来の直列データ受信
回路の様に高周波数のクロック発振器を必要としない。

【０００７】

【実施例】図１は本発明の直列データ受信装置の実施例
を示すブロック図、図２は本実施例の動作を説明するた
めのタイミング図である。本発明の理解を容易にするた
めに、まず、図１の直列データ受信装置に供給される入
力直列データ信号の構成を図２を参照して説明する。入
力直列データ信号は、１又は０のビット・データをパル
ス幅変調（以下ＰＷＭという）方式により表すデータ信
号であり、ブレーク部、スタート・ビット部、ワード・
ビット部０〜３から成る４ビットのワード部、ストップ
・ビット部及びクロック部を含んでいる。クロック部
は、入力直列データ信号即ちＰＷＭデータ信号の変調周
期に等しい周期を有するデュ−ティ比５０％のクロック
信号であり、表現すべきデータを含んでいない。ブレー
ク部は、変調周期の２倍の期間を有し、２変調周期分に
近い期間、低レベル状態を維持する。スタート・ビット
部、４つのワード・ビット部及びストップ・ビット部の
各々は、変調周期に等しい１ビット期間内の立ち上がり
エッジの位置により、０又は１のデータを表す。即ち、
データ０のときは、立ち下がりエッジから１ビット期間
の７５％の位置で立ち上がりエッジが発生し、データ１
のときは、同様に２５％の位置で立ち上がりエッジが発
生する。スタート・ビット及びストップ・ビットは、常
にデータ１に定められている。

【０００８】ＰＷＭデータ信号は、入力端子２０を介し
てアンド・ゲート回路の一方の入力端子に反転素子を付
加したゲート回路２２の他方の入力端子である非反転入
力端子及びブレーク検出器２４に供給される。ブレーク
検出器２４は、所定時間以上、高レベルのパルス信号が
供給されないと、低レベルに変化するブレーク検出パル
ス信号を発生する。ブレーク検出器２４は、例えば、変
調周期より幾分長いパルス幅のパルスを発生する単安定
マルチバイブレータであり、クロック信号が到来してい
る間は、常に出力は高レベルであるが、ブレーク部で変
調周期以上クロック信号が到来しないと低レベルにな
る。

【０００９】アンド・ゲート回路２２を通過したＰＷＭ
データ信号は、シフトレジスタ２６のデータ入力端子及
びエッジ検出器２８に供給される。エッジ検出器２８
は、周知の立ち下がりエッジ検出器であり、ＰＷＭデー
タ信号の立ち下がりエッジを検出して、エッジ検出パル
ス信号をパルス発生器である単安定マルチバイブレータ
（以下ＭＭＶという）３０に供給する。ＭＭＶ３０は、
エッジ検出パルス信号に応答して、変調周期の半分に略
等しいパルス幅のパルス信号をシフトレジスタ２６のク
ロック端子に供給する。

【００１０】シフトレジスタ２６は、クロック入力端子
に供給されるパルス信号に応答して、データ入力端子に
供給されるデータを取り込むと共に、順次シフトする。
シフトレジスタ２６は、スタート・ビット・データ、４
つのワード・ビット・データ及びストップ・ビット・デ
ータが出力される６個のビット出力端子を有する。シフ
トレジスタ２６の４つのワード・ビット出力端子は、デ
ータ・ラッチ回路３２の対応する入力端子に接続され
る。スタート・ビット出力端子は、データ・ラッチのタ
イミングを制御するためにデータ・ラッチ回路３２のラ
ッチ・イネーブル端子に接続されると共に、ＰＷＭデー
タ信号の通過を制御するためにゲート回路２２の反転入
力端子に接続される。ストップ・ビット出力端子は、本
実施例では特に使用しないが、受信エラーの検出のため
に使用してもよい。以上の構成において、近接するアナ
ログ回路に対しノイズ源となる虞があるクロック発振器
を含んでいないことに留意されたい。

【００１１】図１の直列データ受信装置の動作を以下に
説明する。現時点でシフトレジスタ２６のクロック端子
には、入力信号がなく、シフトレジスタ２６は非シフト
動作状態で、前回のデータを出力端に維持していると仮
定する。上述の様にスタート・ビットは常に１であるか
ら、シフトレジスタ２６のスタート・ビット端子からゲ
ート回路２２の反転入力端子には、データ１が供給さ
れ、ゲート回路２２は閉状態である。ＰＷＭデータ信号
のブレーク部が入力端子に到来すると、ブレーク検出器
２４は、所定時間以上のパルスの欠如を検出して、シフ
トレジスタ２６のクリア入力端子に低レベルを供給し、
シフトレジスタ２６の全ビット出力は０に設定される。
これにより、スタート・ビット出力は０になり、ゲート
回路２２を開状態としてＰＷＭデータ信号を通過させ、
これと同時に、データ・ラッチ回路３２をデータ通過状
態から保持状態として、ラッチ回路３２のパラレル・デ
ータ出力が乱れるのを防止する。なお、データ・ラッチ
回路３２の入力データ保持時間は、ゼロである必要があ
る。

【００１２】ＰＷＭデータ信号の各ビット期間の始点で
ある立ち下がりエッジがエッジ検出器２８で検出される
と、上述の様に、ＭＭＶ３０は、エッジ検出パルス信号
に応答して立ち上がり、ＰＷＭデータ信号の変調周期の
半分に略等しいパルス幅のパルス信号を発生する。よっ
て、このパルス信号の立ち下がりエッジは、１ビット期
間の略５０％点に位置する。シフトレジスタ２６は、ク
ロック入力端子に供給されるＭＭＶ３０の出力パルス信
号の立ち下がりエッジのタイミングで各ビット・データ
を取り込む。したがって、１ビット期間の２５％の位置
に立ち上がりエッジがある場合のビット・データは１、
１ビット期間の７５％の位置に立ち上がりエッジがある
場合のビット・データは０としてシフトレジスタ２６に
取り込まれる。図２に示すＰＷＭデータ信号では、スタ
ート・ビット、データ・ビット０〜３及びストップ・ビ
ットは、順に、１、１、０、１、０、１を表している。
この様に、本発明の装置では、各ビット期間の始点であ
るエッジを基準にして、各ビット・データを適切なタイ
ミングで取り込むためのパルス信号を生成するので、従
来の様に変調周期の数倍の周波数のクロック信号を発生
するクロック発振器を必要としない。

【００１３】シフトレジスタ２６は、スタート・ビット
からストップ・ビットまで順次ビット・データの取込み
及びシフトを繰り返し、ストップ・データが取り込まれ
たときに、全ビット・データは、シフトレジスタ２６の
対応する出力端子に到達する。このとき、スタート・ビ
ット・データ１がゲート回路２２の反転端子に供給され
ゲート回路２２は閉状態となる。更に、スタート・ビッ
ト・データ１は、データ・ラッチ回路３２のラッチイネ
ーブル端子に供給され、シフトレジスタ２６からの４つ
ワード・ビット・データを通過させて、ラッチ回路３２
からパラレル・データとして出力させる。

【００１４】図３は本発明の直列データ受信装置の他の
実施例を示すブロック図、図４は図３の実施例の動作を
説明するためのタイミング図である。図４に示す様に、
本実施例では、入力端子２０に供給されるＰＷＭデータ
入力信号は、クロック部、ブレーク部及び例えば４つの
ワード・ビット部０〜３で構成され、図１の装置の入力
信号とは異なり、スタート・ビット及びストップ・ビッ
トを含んでいない。図示する例では、ワード・ビット部
は“１０１０”のデータを有する。図３において、ゲー
ト回路、ブレーク検出器、エッジ検出器、単安定マルチ
バイブレータ及びデータ・ラッチ回路は、図１に示した
ものと同様であるので、同一の参照番号で示す。図３の
ＰＷＭデータ信号が供給されるシフトレジスは、４ビッ
ト出力であり、図１のものとは異なるので参照番号２
６’で示す。図３の装置では、更に、アップ・カウンタ
回路３４及びシフトレジスタ３６が付加されている。

【００１５】カウンタ回路３４のクロック入力端子は、
ゲート回路２２の出力端子に接続され、クリア入力端子
はブレーク検出器２４の出力端子に接続される。カウン
タ回路３４は、ＰＷＭデータ信号の立ち下がりエッジに
応答して動作し、カウント値が３である間、高レベル状
態の出力信号を出力する。シフトレジスタ３６のデータ
入力端子は、カウンタ回路３４の出力端子に接続され、
クロック入力端子及びクリア端子は、夫々ゲート回路２
２の出力端子及びブレーク検出器２４の出力端子に接続
される。シフトレジスタ３６は、４つの出力端子Ｑ０〜
Ｑ３を有し、Ｑ０出力は使用されず、Ｑ１出力はデータ
・ラッチ回路３２のラッチ・イネーブル端子に供給さ
れ、Ｑ２出力は後段の回路がデータ・ラッチ回路３２の
パラレル・データ出力を取り込むためのストローブ信号
として使用され、Ｑ３出力はゲート回路２２の反転入力
端子に供給される。

【００１６】ブレーク検出器２４が、ＰＷＭデータ信号
のブレーク部を検出して、ブレーク検出信号を出力する
と、シフトレジスタ２６、カウンタ回路３４及びシフト
レジスタ３６は、クリアされる。カウンタ回路３４は、
到来するＰＷＭデータ信号の立ち下がりエッジを計数す
る。一方、シフトレジスタ２６’は、シフトレジスタ２
６と同様に、ＭＭＶ３０の出力パルスの立ち下がりエッ
ジで、データ信号を取り込み、シフトさせる。カウンタ
値３で、カウンタ回路３４の出力信号が高レベルになる
と、次のデータ信号の立ち下がりエッジで、シフトレジ
スタ３６のＱ０出力が１になり、この値１は、後続の立
ち下がりエッジでＱ３出力端子に向かって順次シフトさ
れる。Ｑ１出力が１になるとき、シフトレジスタ２６の
４つの出力端子の夫々に４つのワード・ビットが現れて
おり、これらのワード・ビットはデータ・ラッチ回路３
２をラッチする。Ｑ３出力が１になると、ゲート回路２
２が閉状態となり、ＰＷＭデータ信号を遮断する。この
状態は、次のブレーク部が到来するまで継続する。図３
の装置によれば、シフトレジスタ３６の出力を使用し
て、データのラッチ、後段回路へのストローブ信号の発
生及びゲート回路２２の閉動作のタイミングをずらすこ
とができるので、動作が確実になる。

【００１７】以上本発明の好適な実施例について説明し
たが、種々の変更が可能であることは、当業者には明か
である。例えば、各ビット期間の始点を立ち上がりエッ
ジにし、ビット期間の２５％で立ち下がる場合をデータ
０、７５％で立ち下がる場合をデータ１としてもよい。

【００１８】

【発明の効果】上述の様に、本発明の装置では、パルス
幅変調された入力直列データの各ビット期間の始点であ
るエッジを基準にして、各ビット・データを取り込むた
めのパルス信号を生成するので、近接するアナログ回路
に対しノイズ源となる虞れのある高周波数のクロック発
振器を使用する必要がない。

【図面の簡単な説明】

【図１】本発明の直列データ受信装置の一実施例を示す
ブロック図。

【図２】図１の装置を説明するためのタイミング図。

【図３】本発明の直列データ受信装置の他の実施例を示
すブロック図。

【図４】図３の装置の動作を説明するためのタイミング
図。

【図５】従来の直列データ受信装置を示すブロック図。

【図６】図５の装置を説明するためのタイミング図。

【符号の説明】

２６シフトレジスタ２８エッジ検出器３０パルス発生器

Claims

【特許請求の範囲】

【請求項１】１及び０のデータをパルス変調した複数
のビット期間を含む直列データが供給される入力端子
と、該入力端子を介して上記直列データが供給され、上記各
ビット期間の始点エッジを検出してエッジ検出信号を出
力するエッジ検出手段と、上記エッジ検出信号に応答して、上記１及び０のデータ
を表すパルス幅の間のパルス幅を有するパルス信号を生
成するパルス発生手段と、上記入力端子を介して上記直列データが供給されるデー
タ入力端子、及び上記パルス発生器から上記パルス信号
が供給されるクロック入力端子を有し、上記パルス信号
の後方エッジで上記直列データを取り込むシフトレジス
タ手段とを具えることを特徴とする直列データ受信装
置。