JPH05114897A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH05114897A JPH05114897A JP3275239A JP27523991A JPH05114897A JP H05114897 A JPH05114897 A JP H05114897A JP 3275239 A JP3275239 A JP 3275239A JP 27523991 A JP27523991 A JP 27523991A JP H05114897 A JPH05114897 A JP H05114897A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- signal
- terminal device
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 この発明は、クロック乗り換え回路を用いた
位相同期回路に関し、複数チャンネルの入力信号を端末
装置による１つのクロックで処理することを目的とす
る。 【構成】 受信クロックに同期した受信データを端末装
置クロックに同期させるクロック乗り換え部１と、端末
装置クロックに同期したデータの誤りを検出し、誤りの
有無に応じて第１の信号または第２の信号を出力するデ
ータ誤り検出部２と、データ誤り検出部２から出力され
る第１の信号または第２の信号に対応して端末装置クロ
ックまたは該クロックから位相をずらしたクロックのい
ずれか一方を選択するための切換え信号を生成する切換
え信号生成部３と、切り換え信号を受けて端末装置クロ
ックまたは該クロックから位相をずらしたクロックのい
ずれか一方を選択し、前記クロック乗り換え部１のクロ
ック入力に与えるクロック選択部４と、該クロック乗り
換え部１から出力される受信データを前記端末装置クロ
ックにより取り込み、再生データとして出力するデータ
識別部５とを備えてなることを特徴とする。
位相同期回路に関し、複数チャンネルの入力信号を端末
装置による１つのクロックで処理することを目的とす
る。 【構成】 受信クロックに同期した受信データを端末装
置クロックに同期させるクロック乗り換え部１と、端末
装置クロックに同期したデータの誤りを検出し、誤りの
有無に応じて第１の信号または第２の信号を出力するデ
ータ誤り検出部２と、データ誤り検出部２から出力され
る第１の信号または第２の信号に対応して端末装置クロ
ックまたは該クロックから位相をずらしたクロックのい
ずれか一方を選択するための切換え信号を生成する切換
え信号生成部３と、切り換え信号を受けて端末装置クロ
ックまたは該クロックから位相をずらしたクロックのい
ずれか一方を選択し、前記クロック乗り換え部１のクロ
ック入力に与えるクロック選択部４と、該クロック乗り
換え部１から出力される受信データを前記端末装置クロ
ックにより取り込み、再生データとして出力するデータ
識別部５とを備えてなることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、あるクロックに同期
したデータを、任意のクロックに同期させて出力する位
相同期回路に関する。近年、端末装置の小型化、多機能
化にともなって端末装置の多チャンネル化が進んでお
り、別々のクロックに同期したデータを端末装置内の一
つのクロックに同期させて処理を行うことが必要となっ
ている。
したデータを、任意のクロックに同期させて出力する位
相同期回路に関する。近年、端末装置の小型化、多機能
化にともなって端末装置の多チャンネル化が進んでお
り、別々のクロックに同期したデータを端末装置内の一
つのクロックに同期させて処理を行うことが必要となっ
ている。
【０００２】
【従来の技術】例えば、複数地点の端末を切り換えるテ
レビ会議システムのＭＣＵ(Multi-point Control Unit)
では、周波数は同一であっても位相の異なるクロックが
各端末から入ってくることになり、データを処理する場
合、クロックが同期している保証がなければデータを処
理することができない。そのため、クロック乗り換え回
路などが用いられている。
レビ会議システムのＭＣＵ(Multi-point Control Unit)
では、周波数は同一であっても位相の異なるクロックが
各端末から入ってくることになり、データを処理する場
合、クロックが同期している保証がなければデータを処
理することができない。そのため、クロック乗り換え回
路などが用いられている。
【０００３】クロック乗り換え回路が必要な理由は、デ
ータ信号の変化点近傍でクロックのタイミングをとる
と、データの保証ができないためであり、従来のクロッ
ク乗り換え回路では、データ信号の変化点近傍を検知し
て、その近傍内にクロックが位置した場合、例えばその
クロックの位相を反転させることによってクロックをず
らしている。また、図６は特開昭63−173434号公報に示
された従来のビット位相同期回路である。
ータ信号の変化点近傍でクロックのタイミングをとる
と、データの保証ができないためであり、従来のクロッ
ク乗り換え回路では、データ信号の変化点近傍を検知し
て、その近傍内にクロックが位置した場合、例えばその
クロックの位相を反転させることによってクロックをず
らしている。また、図６は特開昭63−173434号公報に示
された従来のビット位相同期回路である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たビット位相回路では、クロックの周波数と遅延線のデ
ィレイタイムを考慮しなければならず、その遅延線やデ
ィレイラインなどは周囲の温度変化により特性が変化す
るため、正確な遅延時間を求めることができないという
問題およびコストが高いという問題があった。
たビット位相回路では、クロックの周波数と遅延線のデ
ィレイタイムを考慮しなければならず、その遅延線やデ
ィレイラインなどは周囲の温度変化により特性が変化す
るため、正確な遅延時間を求めることができないという
問題およびコストが高いという問題があった。
【０００５】この発明は以上の事情を考慮してなされた
もので、簡単な構成で確実にクロック乗り換えを行うこ
とができる位相同期回路を提供する。
もので、簡単な構成で確実にクロック乗り換えを行うこ
とができる位相同期回路を提供する。
【０００６】
【課題を解決するための手段】図１はこの発明の基本構
成を示す説明図である。同図においてこの発明は、受信
クロックに同期した受信データを端末装置クロックに同
期させるクロック乗り換え部１と、端末装置クロックに
同期したデータの誤りを検出し、誤りの有無に応じて第
１の信号または第２の信号を出力するデータ誤り検出部
２と、データ誤り検出部２から出力される第１の信号ま
たは第２の信号に対応して端末装置クロックまたは該ク
ロックから位相をずらしたクロックのいずれか一方を選
択するための切換え信号を生成する切換え信号生成部３
と、切り換え信号を受けて端末装置クロックまたは該ク
ロックから位相をずらしたクロックのいずれか一方を選
択し、前記クロック乗り換え部１のクロック入力に与え
るクロック選択部４と、該クロック乗り換え部１から出
力される受信データを前記端末装置クロックにより取り
込み、再生データとして出力するデータ識別部５とを備
えてなる位相同期回路である。
成を示す説明図である。同図においてこの発明は、受信
クロックに同期した受信データを端末装置クロックに同
期させるクロック乗り換え部１と、端末装置クロックに
同期したデータの誤りを検出し、誤りの有無に応じて第
１の信号または第２の信号を出力するデータ誤り検出部
２と、データ誤り検出部２から出力される第１の信号ま
たは第２の信号に対応して端末装置クロックまたは該ク
ロックから位相をずらしたクロックのいずれか一方を選
択するための切換え信号を生成する切換え信号生成部３
と、切り換え信号を受けて端末装置クロックまたは該ク
ロックから位相をずらしたクロックのいずれか一方を選
択し、前記クロック乗り換え部１のクロック入力に与え
るクロック選択部４と、該クロック乗り換え部１から出
力される受信データを前記端末装置クロックにより取り
込み、再生データとして出力するデータ識別部５とを備
えてなる位相同期回路である。
【０００７】データ誤り検出部２では端末装置クロック
に同期したデータの誤りを検出し、誤りが無い場合は検
出信号(第１の信号)としての“Ｌｏｗ"が出力される。
しかしながら、端末装置クロックでデータの変化点を打
ったり、マージン(データ・セットアップ時間およびデー
タ・ホールド時間)不足のためにデータに誤りがある場
合、または検出信号が保証されないような場合は、検出
信号(第２の信号)としての“Ｈｉｇｈ"が出力される。
に同期したデータの誤りを検出し、誤りが無い場合は検
出信号(第１の信号)としての“Ｌｏｗ"が出力される。
しかしながら、端末装置クロックでデータの変化点を打
ったり、マージン(データ・セットアップ時間およびデー
タ・ホールド時間)不足のためにデータに誤りがある場
合、または検出信号が保証されないような場合は、検出
信号(第２の信号)としての“Ｈｉｇｈ"が出力される。
【０００８】検出信号が“Ｈｉｇｈ"の場合、端末装置
クロックを反転することにより、マージンを保証するこ
とができる。したがって、この検出信号を、端末装置ク
ロックと反転端末装置クロック(端末クロックから位相
のずれたクロック)との切り換えパルスにすることによ
り、データを打つクロックのマージンを保証することが
できる。
クロックを反転することにより、マージンを保証するこ
とができる。したがって、この検出信号を、端末装置ク
ロックと反転端末装置クロック(端末クロックから位相
のずれたクロック)との切り換えパルスにすることによ
り、データを打つクロックのマージンを保証することが
できる。
【０００９】また、図２は切換え信号生成部３をＪ−Ｋ
フリップフロップ６で構成した回路を示している。この
構成を用いた場合は図１の構成に比べフロップフロップ
を１個削除することができるため、さらに回路規模を縮
小することができる。
フリップフロップ６で構成した回路を示している。この
構成を用いた場合は図１の構成に比べフロップフロップ
を１個削除することができるため、さらに回路規模を縮
小することができる。
【００１０】
【作用】この発明に従えば、受信クロックＲＴに同期し
た受信データＲＤを端末装置クロックに同期させ、端末
装置クロックに同期したデータｒｄの誤りを検出し、誤
りがない場合には、端末装置クロックをそのまま使用す
る。また、誤りがある場合には、端末装置クロックを反
転させて位相をずらし、受信データＲＤのタイミングを
とるためのクロックのマージンを保証するよう作用す
る。
た受信データＲＤを端末装置クロックに同期させ、端末
装置クロックに同期したデータｒｄの誤りを検出し、誤
りがない場合には、端末装置クロックをそのまま使用す
る。また、誤りがある場合には、端末装置クロックを反
転させて位相をずらし、受信データＲＤのタイミングを
とるためのクロックのマージンを保証するよう作用す
る。
【００１１】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なお、これによってこの発明は限定されるもの
ではない。図３はこの発明の一実施例を示す構成図であ
る。同図において、端末装置は多地点ＴＶ会議センタ装
置で４チャンネル×４Ｐｔ構成であり、最大１６チャン
ネル接続が可能である。
述する。なお、これによってこの発明は限定されるもの
ではない。図３はこの発明の一実施例を示す構成図であ
る。同図において、端末装置は多地点ＴＶ会議センタ装
置で４チャンネル×４Ｐｔ構成であり、最大１６チャン
ネル接続が可能である。
【００１２】各チャンネルにおいて通信網のクロックの
周波数は同じであるが、伝送路の遅延のためにその位相
は非同期である。したがってこの端末装置では、それぞ
れの入力データを端末装置クロックであるマスタクロッ
ク(以下ＭＣＬＫと略称する)に同期させて処理を行って
いる。ＭＣＬＫは接続されている回線クロック中より抽
出するものであり、ここではチャンネル１をＭＣＬＫと
している。
周波数は同じであるが、伝送路の遅延のためにその位相
は非同期である。したがってこの端末装置では、それぞ
れの入力データを端末装置クロックであるマスタクロッ
ク(以下ＭＣＬＫと略称する)に同期させて処理を行って
いる。ＭＣＬＫは接続されている回線クロック中より抽
出するものであり、ここではチャンネル１をＭＣＬＫと
している。
【００１３】位相同期回路の構成は図１に示すとおりで
あり、図中１はＤフリップフロップから構成されるクロ
ック乗り換え部であり、受信クロックＲＴに同期した受
信データＲＤを端末装置クロックＭＣＬＫに同期させ
る。２はイクスクルーシブオア回路およびＤフリップフ
ロップから構成されるデータ誤り検出部２であり、ＭＣ
ＬＫに同期したデータｒｄの誤りを検出する。
あり、図中１はＤフリップフロップから構成されるクロ
ック乗り換え部であり、受信クロックＲＴに同期した受
信データＲＤを端末装置クロックＭＣＬＫに同期させ
る。２はイクスクルーシブオア回路およびＤフリップフ
ロップから構成されるデータ誤り検出部２であり、ＭＣ
ＬＫに同期したデータｒｄの誤りを検出する。
【００１４】３は端末装置クロックまたは該クロックか
ら位相をずらしたクロックのいずれか一方を選択するた
めの切換え信号を生成するための切換え信号生成部であ
り、Ｄフリップフロップから構成される。４は切り換え
信号を受けてＭＣＬＫまたは該ＭＣＬＫから位相をずら
した反転ＭＣＬＫのいずれか一方を選択し、前記クロッ
ク乗り換え部１のクロック入力に与えるクロック選択部
であり、セレクタ回路から構成される。
ら位相をずらしたクロックのいずれか一方を選択するた
めの切換え信号を生成するための切換え信号生成部であ
り、Ｄフリップフロップから構成される。４は切り換え
信号を受けてＭＣＬＫまたは該ＭＣＬＫから位相をずら
した反転ＭＣＬＫのいずれか一方を選択し、前記クロッ
ク乗り換え部１のクロック入力に与えるクロック選択部
であり、セレクタ回路から構成される。
【００１５】５はクロック乗り換え部１から出力される
受信データをＭＣＬＫにより取り込み、再生データとし
て出力するデータ識別部であり、Ｄフリップフロップか
ら構成される。
受信データをＭＣＬＫにより取り込み、再生データとし
て出力するデータ識別部であり、Ｄフリップフロップか
ら構成される。
【００１６】図４および図５はこの実施例の動作を示す
タイムチャートである。図４はＭＣＬＫがデータ変化点
近傍に位置しない場合を示している。また、図５はＭＣ
ＬＫがデータ変化点近傍内に位置する場合である。な
お、説明に際しては図１に示す原理構成図を参照する。
タイムチャートである。図４はＭＣＬＫがデータ変化点
近傍に位置しない場合を示している。また、図５はＭＣ
ＬＫがデータ変化点近傍内に位置する場合である。な
お、説明に際しては図１に示す原理構成図を参照する。
【００１７】まず、図４において、クロック乗り換え部
１においてＭＣＬＫの立ち上がりによって受信データＲ
Ｄをラッチするため、ラッチしたデータが図４に示すよ
うに得られる。このラッチしたデータは、データ誤り検
出部２に与えられる。データ誤り検出部２では、エクス
クルーシブオアをとり、受信データＲＤと同じであれば
“０"、受信データＲＤと同じでなければ“１"の信号を
出力する構成であり、この場合では受信データＲＤとラ
ッチしたデータとが同じため、信号“０"を出力する。
１においてＭＣＬＫの立ち上がりによって受信データＲ
Ｄをラッチするため、ラッチしたデータが図４に示すよ
うに得られる。このラッチしたデータは、データ誤り検
出部２に与えられる。データ誤り検出部２では、エクス
クルーシブオアをとり、受信データＲＤと同じであれば
“０"、受信データＲＤと同じでなければ“１"の信号を
出力する構成であり、この場合では受信データＲＤとラ
ッチしたデータとが同じため、信号“０"を出力する。
【００１８】次に、この出力結果を受信クロックＲＴに
てタイミングをとるが、受信クロックＲＴはデータＲＤ
の変化点より若干前方に位置するため、必ず(２)出力の
位置に現れ、それにより(ａ)出力は“Ｌｏｗ"になる。
てタイミングをとるが、受信クロックＲＴはデータＲＤ
の変化点より若干前方に位置するため、必ず(２)出力の
位置に現れ、それにより(ａ)出力は“Ｌｏｗ"になる。
【００１９】切換え信号生成部３では信号“Ｌｏｗ"を
ラッチし、ラッチした信号はセレクタ４の制御入力端子
に与えられる。この場合、セレクタ４の出力は変化せ
ず、したがってＭＳＣＫが出力され続け、ＭＣＬＫがク
ロック乗り換え部１のクロック信号入力として与えられ
る。そしてクロック乗り換え部１から出力されるデータ
は、フリップフロップ５においてＭＣＬＫの立ち上がり
で読み込まれ、再生データｒｄとして出力される。
ラッチし、ラッチした信号はセレクタ４の制御入力端子
に与えられる。この場合、セレクタ４の出力は変化せ
ず、したがってＭＳＣＫが出力され続け、ＭＣＬＫがク
ロック乗り換え部１のクロック信号入力として与えられ
る。そしてクロック乗り換え部１から出力されるデータ
は、フリップフロップ５においてＭＣＬＫの立ち上がり
で読み込まれ、再生データｒｄとして出力される。
【００２０】このように、ランダムに選択したＭＣＬＫ
であったとしても、そのＭＣＬＫがデータをラッチでき
る位置にあれば、そのＭＣＬＫを有効とみなし、この実
施例の位相同期回路を動作させる。また、この実施例の
構成によれば、４個のフリップフロップ、１個のＥＯＲ
回路、１個のＮＯＴ回路、１個のセレクタ程度から回路
を構成することができるため、回路規模が小さく構成も
簡単である。
であったとしても、そのＭＣＬＫがデータをラッチでき
る位置にあれば、そのＭＣＬＫを有効とみなし、この実
施例の位相同期回路を動作させる。また、この実施例の
構成によれば、４個のフリップフロップ、１個のＥＯＲ
回路、１個のＮＯＴ回路、１個のセレクタ程度から回路
を構成することができるため、回路規模が小さく構成も
簡単である。
【００２１】次に図５において、ＭＣＬＫがデータＲＤ
変化点近傍に位置する場合は、ＭＣＬＫでラッチしたデ
ータが図示したように現れる。信号Ａはデータ・セット
アップ時間およびデータホールド時間が十分であるた
め、正しくラッチされたとする。しかし信号Ｂはそれが
満足されず、ラッチしたデータは信号Ｂだとする。
変化点近傍に位置する場合は、ＭＣＬＫでラッチしたデ
ータが図示したように現れる。信号Ａはデータ・セット
アップ時間およびデータホールド時間が十分であるた
め、正しくラッチされたとする。しかし信号Ｂはそれが
満足されず、ラッチしたデータは信号Ｂだとする。
【００２２】このようにして(２)出力に１回でも“Ｈｉ
ｇｈ"が現れると、切換え信号生成部３に信号“Ｈｉｇ
ｈ"が与えられるので、切換え信号生成部３の出力が反
転する。それによりセレクタ４のイネーブル信号が反転
するため、ＭＣＬＫが即座に反転ＭＣＬＫに切り換えら
れる。したがって次の周期からは、反転ＭＣＬＫにてデ
ータがラッチされることになる。
ｇｈ"が現れると、切換え信号生成部３に信号“Ｈｉｇ
ｈ"が与えられるので、切換え信号生成部３の出力が反
転する。それによりセレクタ４のイネーブル信号が反転
するため、ＭＣＬＫが即座に反転ＭＣＬＫに切り換えら
れる。したがって次の周期からは、反転ＭＣＬＫにてデ
ータがラッチされることになる。
【００２３】このように、受信データＲＤにおける信号
Ｂをラッチしたときにデータが異常であると、セレクタ
４が切換わり、今度は反転ＭＣＬＫの立ち下がりで信号
Ｃがラッチされる(図５における記号Ｍ参照)。
Ｂをラッチしたときにデータが異常であると、セレクタ
４が切換わり、今度は反転ＭＣＬＫの立ち下がりで信号
Ｃがラッチされる(図５における記号Ｍ参照)。
【００２４】この状態でデータ誤り検出部２にて受信デ
ータＲＤの信号Ｃと一致がとられるため、(ａ)出力は
“Ｌｏｗ"となり、以後、この位相同期回路は反転ＭＣ
ＬＫで動作することになる。反転ＭＣＬＫは通常、デー
タ周期の１/２に設定される。
ータＲＤの信号Ｃと一致がとられるため、(ａ)出力は
“Ｌｏｗ"となり、以後、この位相同期回路は反転ＭＣ
ＬＫで動作することになる。反転ＭＣＬＫは通常、デー
タ周期の１/２に設定される。
【００２５】上記したように、この発明の回路と従来回
路との違いは、データのエッジを検出する必要がないこ
とである。なお、ＭＣＬＫは、接続されている回線クロ
ックの中から抽出する。回線の選択では、各チャンネル
のインターフェイス部に設けられている検出部において
クロックが正しく送られてきているかどうかを通知する
信号を検出し、有効または無効の情報をＭＣＵの制御盤
に通知し、制御盤がその情報を判断してチャンネルを選
択する処理が行われる。
路との違いは、データのエッジを検出する必要がないこ
とである。なお、ＭＣＬＫは、接続されている回線クロ
ックの中から抽出する。回線の選択では、各チャンネル
のインターフェイス部に設けられている検出部において
クロックが正しく送られてきているかどうかを通知する
信号を検出し、有効または無効の情報をＭＣＵの制御盤
に通知し、制御盤がその情報を判断してチャンネルを選
択する処理が行われる。
【００２６】
【発明の効果】この発明によれば、入力されるデータ信
号を任意の位相のクロックに同期させることができるた
め、複数チャンネルの入力信号を端末装置の１つのクロ
ックで処理することができる。また、回路構成を簡単に
することができるため、回路規模が縮小でき、それによ
り端末装置の小型化および装置のコストダウンが図れ
る。
号を任意の位相のクロックに同期させることができるた
め、複数チャンネルの入力信号を端末装置の１つのクロ
ックで処理することができる。また、回路構成を簡単に
することができるため、回路規模が縮小でき、それによ
り端末装置の小型化および装置のコストダウンが図れ
る。
【図１】この発明の基本原理を示す第１の構成説明図で
ある。
ある。
【図２】この発明の基本原理を示す第２の構成説明図で
ある。
ある。
【図３】実施例の構成を示すブロック図である。
【図４】実施例によるタイミングチャートである。
【図５】実施例によるタイミングチャートである。
【図６】従来例の構成を示すブロック図である。
１ クロック乗り換え部 ２ データ誤り検出部 ３ 切換え信号生成部 ４ クロック選択部 ５ データ識別部
Claims (2)
- 【請求項１】 受信クロックに同期した受信データを端
末装置クロックに同期させるクロック乗り換え部(１)
と、端末装置クロックに同期したデータの誤りを検出
し、誤りの有無に応じて第１の信号または第２の信号を
出力するデータ誤り検出部(２)と、データ誤り検出部
(２)から出力される第１の信号または第２の信号に対応
して端末装置クロックまたは該クロックから位相をずら
したクロックのいずれか一方を選択するための切換え信
号を生成する切換え信号生成部(３)と、切り換え信号を
受けて端末装置クロックまたは該クロックから位相をず
らしたクロックのいずれか一方を選択し、前記クロック
乗り換え部(１)のクロック入力に与えるクロック選択部
(４)と、該クロック乗り換え部(１)から出力される受信
データを前記端末装置クロックにより取り込み、再生デ
ータとして出力するデータ識別部(５)とを備えてなる位
相同期回路。 - 【請求項２】 前記切換え信号生成部(３)をＪ−Ｋフリ
ップフロップ回路で構成したことを特徴とする請求項１
記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275239A JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275239A JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114897A true JPH05114897A (ja) | 1993-05-07 |
| JP3027037B2 JP3027037B2 (ja) | 2000-03-27 |
Family
ID=17552639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275239A Expired - Fee Related JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027037B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084124A1 (ja) * | 2007-12-27 | 2009-07-09 | Panasonic Corporation | 半導体集積回路及びその設計方法 |
-
1991
- 1991-10-23 JP JP3275239A patent/JP3027037B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009084124A1 (ja) * | 2007-12-27 | 2009-07-09 | Panasonic Corporation | 半導体集積回路及びその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3027037B2 (ja) | 2000-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3233801B2 (ja) | ビット位相同期回路 | |
| US6639956B1 (en) | Data resynchronization circuit | |
| US5455840A (en) | Method of compensating a phase of a system clock in an information processing system, apparatus employing the same and system clock generator | |
| US6943595B2 (en) | Synchronization circuit | |
| JP2701789B2 (ja) | 全２重伝送回路 | |
| US6845490B2 (en) | Clock switching circuitry for jitter reduction | |
| JPH05114897A (ja) | 位相同期回路 | |
| JP2744094B2 (ja) | ディジタルシステム | |
| JP3157029B2 (ja) | データ受信装置 | |
| JPS613545A (ja) | 標本化回路 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| KR930011481B1 (ko) | 디지틀 비디오 광 전송장치에서의 동기제어회로 | |
| JPH08237232A (ja) | データ乗換回路 | |
| JPH05327670A (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JPH08237104A (ja) | ビット位相検出回路およびビット位相同期回路 | |
| JP3228408B2 (ja) | 同期化回路及び同期化方法 | |
| JPH0964858A (ja) | 位相同期回路 | |
| JPH04373230A (ja) | ビット位相同期回路 | |
| JP2929837B2 (ja) | 信号同期回路 | |
| KR200229125Y1 (ko) | 입출력보드에서의 바이트 클럭 발생 장치 | |
| KR950001927B1 (ko) | 디지탈 데이타 동기 신호 검출회로 | |
| JPH08237235A (ja) | ディジタル通信システム | |
| JPS59221045A (ja) | デ−タ送受信タイミング制御方式 | |
| JPH11252132A (ja) | データ伝達装置 | |
| JPH10308082A (ja) | データセパレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
| LAPS | Cancellation because of no payment of annual fees |