JP3027037B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JP3027037B2 JP3027037B2 JP3275239A JP27523991A JP3027037B2 JP 3027037 B2 JP3027037 B2 JP 3027037B2 JP 3275239 A JP3275239 A JP 3275239A JP 27523991 A JP27523991 A JP 27523991A JP 3027037 B2 JP3027037 B2 JP 3027037B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- signal
- unit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】この発明は、あるクロックに同期
したデータを、任意のクロックに同期させて出力する位
相同期回路に関する。近年、端末装置の小型化、多機能
化にともなって端末装置の多チャンネル化が進んでお
り、別々のクロックに同期したデータを端末装置内の一
つのクロックに同期させて処理を行うことが必要となっ
ている。
したデータを、任意のクロックに同期させて出力する位
相同期回路に関する。近年、端末装置の小型化、多機能
化にともなって端末装置の多チャンネル化が進んでお
り、別々のクロックに同期したデータを端末装置内の一
つのクロックに同期させて処理を行うことが必要となっ
ている。
【0002】
【従来の技術】例えば、複数地点の端末を切り換えるテ
レビ会議システムのMCU(Multi-point Control Unit)
では、周波数は同一であっても位相の異なるクロックが
各端末から入ってくることになり、データを処理する場
合、クロックが同期している保証がなければデータを処
理することができない。そのため、クロック乗り換え回
路などが用いられている。
レビ会議システムのMCU(Multi-point Control Unit)
では、周波数は同一であっても位相の異なるクロックが
各端末から入ってくることになり、データを処理する場
合、クロックが同期している保証がなければデータを処
理することができない。そのため、クロック乗り換え回
路などが用いられている。
【0003】クロック乗り換え回路が必要な理由は、デ
ータ信号の変化点近傍でクロックのタイミングをとる
と、データの保証ができないためであり、従来のクロッ
ク乗り換え回路では、データ信号の変化点近傍を検知し
て、その近傍内にクロックが位置した場合、例えばその
クロックの位相を反転させることによってクロックをず
らしている。また、図6は特開昭63−173434号公報に示
された従来のビット位相同期回路である。
ータ信号の変化点近傍でクロックのタイミングをとる
と、データの保証ができないためであり、従来のクロッ
ク乗り換え回路では、データ信号の変化点近傍を検知し
て、その近傍内にクロックが位置した場合、例えばその
クロックの位相を反転させることによってクロックをず
らしている。また、図6は特開昭63−173434号公報に示
された従来のビット位相同期回路である。
【0004】
【発明が解決しようとする課題】しかしながら、上記し
たビット位相回路では、クロックの周波数と遅延線のデ
ィレイタイムを考慮しなければならず、その遅延線やデ
ィレイラインなどは周囲の温度変化により特性が変化す
るため、正確な遅延時間を求めることができないという
問題およびコストが高いという問題があった。
たビット位相回路では、クロックの周波数と遅延線のデ
ィレイタイムを考慮しなければならず、その遅延線やデ
ィレイラインなどは周囲の温度変化により特性が変化す
るため、正確な遅延時間を求めることができないという
問題およびコストが高いという問題があった。
【0005】この発明は以上の事情を考慮してなされた
もので、簡単な構成で確実にクロック乗り換えを行うこ
とができる位相同期回路を提供する。
もので、簡単な構成で確実にクロック乗り換えを行うこ
とができる位相同期回路を提供する。
【0006】
【課題を解決するための手段】図1はこの発明の基本構
成を示す説明図である。同図においてこの発明は、受信
クロックに同期した受信データを受け、この受信データ
を受信クロックと同じ周波数の乗り換え用の第1クロッ
クまたは該クロックから位相をずらした第2クロックで
ラッチするクロック乗り換え部1と、クロック乗り換え
部1でラッチされたデータと受信データとが同一である
か否かの信号を得る比較回路と、その比較回路の信号の
内容を受信クロックのタイミングで判定し、その判定に
応じて第1の信号または第2の信号を出力する判定回路
からなるデータ比較部2と、データ比較部2から出力さ
れる第1の信号または第2の信号に対応した切換え信号
を生成する切換え信号生成部3と、切り換え信号を受け
て第1または第2のクロックのいずれか一方を選択し、
前記クロック乗り換え部1のクロック入力に与えるクロ
ック選択部4と、前記クロック乗り換え部1から出力さ
れるデータを第1クロックにより取り込み、再生データ
として出力するデータ識別部5とを備えてなる位相同期
回路である。
成を示す説明図である。同図においてこの発明は、受信
クロックに同期した受信データを受け、この受信データ
を受信クロックと同じ周波数の乗り換え用の第1クロッ
クまたは該クロックから位相をずらした第2クロックで
ラッチするクロック乗り換え部1と、クロック乗り換え
部1でラッチされたデータと受信データとが同一である
か否かの信号を得る比較回路と、その比較回路の信号の
内容を受信クロックのタイミングで判定し、その判定に
応じて第1の信号または第2の信号を出力する判定回路
からなるデータ比較部2と、データ比較部2から出力さ
れる第1の信号または第2の信号に対応した切換え信号
を生成する切換え信号生成部3と、切り換え信号を受け
て第1または第2のクロックのいずれか一方を選択し、
前記クロック乗り換え部1のクロック入力に与えるクロ
ック選択部4と、前記クロック乗り換え部1から出力さ
れるデータを第1クロックにより取り込み、再生データ
として出力するデータ識別部5とを備えてなる位相同期
回路である。
【0007】データ比較部2では、クロック乗り換え部
1でラッチされたデータと受信データとが同一であるか
否かを判定し、同一である場合は判定信号(第1の信
号)としての“Low”が出力される。しかしながら、
ラッチ時にデータの変化点を打ったり、マージン(デー
タ・セットアップ時間およびデータ・ホールド時間)不
足のためにラッチしたデータに誤りがある場合、または
判定信号が保証されないような場合は、判定信号(第2
の信号)としての“High”が出力される。
1でラッチされたデータと受信データとが同一であるか
否かを判定し、同一である場合は判定信号(第1の信
号)としての“Low”が出力される。しかしながら、
ラッチ時にデータの変化点を打ったり、マージン(デー
タ・セットアップ時間およびデータ・ホールド時間)不
足のためにラッチしたデータに誤りがある場合、または
判定信号が保証されないような場合は、判定信号(第2
の信号)としての“High”が出力される。
【0008】判定信号が“High”の場合、第1クロ
ックと第2クロックを切換えることにより、マージンを
保証することができる。したがって、この判定信号を、
第1クロックと第2クロック(第1クロックから位相の
ずれたクロック)との切り換えパルスにすることによ
り、データを打つクロックのマージンを保証することが
できる。
ックと第2クロックを切換えることにより、マージンを
保証することができる。したがって、この判定信号を、
第1クロックと第2クロック(第1クロックから位相の
ずれたクロック)との切り換えパルスにすることによ
り、データを打つクロックのマージンを保証することが
できる。
【0009】また、図2はデータ比較部2の判定回路と
切換え信号生成部3とをJ−Kフリップフロップ6で構
成した回路を示している。この構成を用いた場合は図1
の構成に比べフリップフロップを1個削減することがで
きるため、さらに回路規模を縮小することができる。
切換え信号生成部3とをJ−Kフリップフロップ6で構
成した回路を示している。この構成を用いた場合は図1
の構成に比べフリップフロップを1個削減することがで
きるため、さらに回路規模を縮小することができる。
【0010】
【作用】この発明によれば、乗り換え用のクロックMC
LK(または*MCLK)で受信データRDをいったん
ラッチし、このラッチしたデータと受信データRDとを
比較し、その結果に応じて乗り換え用のクロックを切換
えて、ラッチが正確に行われるようにしたので、受信デ
ータRDの変化点を考慮することなく、入力されるデー
タをそのまま誤りなく任意の位相のクロックに同期させ
ることができる。
LK(または*MCLK)で受信データRDをいったん
ラッチし、このラッチしたデータと受信データRDとを
比較し、その結果に応じて乗り換え用のクロックを切換
えて、ラッチが正確に行われるようにしたので、受信デ
ータRDの変化点を考慮することなく、入力されるデー
タをそのまま誤りなく任意の位相のクロックに同期させ
ることができる。
【0011】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なお、これによってこの発明は限定されるもの
ではない。図3はこの発明の一実施例を示す構成図であ
る。同図において、端末装置は多地点TV会議センタ装
置で4チャンネル×4Pt構成であり、最大16チャン
ネル接続が可能である。
述する。なお、これによってこの発明は限定されるもの
ではない。図3はこの発明の一実施例を示す構成図であ
る。同図において、端末装置は多地点TV会議センタ装
置で4チャンネル×4Pt構成であり、最大16チャン
ネル接続が可能である。
【0012】各チャンネルにおいて通信網のクロックの
周波数は同じであるが、伝送路の遅延のためにその位相
は非同期である。したがってこの端末装置では、それぞ
れの入力データを端末装置クロックであるマスタクロッ
ク(以下MCLKと略称する)に同期させて処理を行って
いる。MCLKは接続されている回線クロック中より抽
出するものであり、ここではチャンネル1をMCLKと
している。
周波数は同じであるが、伝送路の遅延のためにその位相
は非同期である。したがってこの端末装置では、それぞ
れの入力データを端末装置クロックであるマスタクロッ
ク(以下MCLKと略称する)に同期させて処理を行って
いる。MCLKは接続されている回線クロック中より抽
出するものであり、ここではチャンネル1をMCLKと
している。
【0013】位相同期回路の構成は図1に示すとおりで
あり、図中1はDフリップフロップから構成されるクロ
ック乗り換え部であり、受信クロックRTに同期した受
信データRDを端末装置クロックMCLKに同期させ
る。2はイクスクルーシブオア回路およびDフリップフ
ロップから構成されるデータ比較部2であり、イクスク
ルーシブオア回路により、クロック乗り換え部1でラッ
チされたデータと受信データRDとが同一であるか否か
の信号を得、Dフリップフロップにより、その信号の内
容を受信クロックのタイミングで判定する。
あり、図中1はDフリップフロップから構成されるクロ
ック乗り換え部であり、受信クロックRTに同期した受
信データRDを端末装置クロックMCLKに同期させ
る。2はイクスクルーシブオア回路およびDフリップフ
ロップから構成されるデータ比較部2であり、イクスク
ルーシブオア回路により、クロック乗り換え部1でラッ
チされたデータと受信データRDとが同一であるか否か
の信号を得、Dフリップフロップにより、その信号の内
容を受信クロックのタイミングで判定する。
【0014】3は端末装置クロックまたは該クロックか
ら位相をずらしたクロックのいずれか一方を選択するた
めの切換え信号を生成するための切換え信号生成部であ
り、Dフリップフロップから構成される。4は切り換え
信号を受けてMCLKまたは該MCLKから位相をずら
した反転MCLKのいずれか一方を選択し、前記クロッ
ク乗り換え部1のクロック入力に与えるクロック選択部
であり、セレクタ回路から構成される。
ら位相をずらしたクロックのいずれか一方を選択するた
めの切換え信号を生成するための切換え信号生成部であ
り、Dフリップフロップから構成される。4は切り換え
信号を受けてMCLKまたは該MCLKから位相をずら
した反転MCLKのいずれか一方を選択し、前記クロッ
ク乗り換え部1のクロック入力に与えるクロック選択部
であり、セレクタ回路から構成される。
【0015】5はクロック乗り換え部1から出力される
受信データをMCLKにより取り込み、再生データとし
て出力するデータ識別部であり、Dフリップフロップか
ら構成される。
受信データをMCLKにより取り込み、再生データとし
て出力するデータ識別部であり、Dフリップフロップか
ら構成される。
【0016】図4および図5はこの実施例の動作を示す
タイムチャートである。図4はMCLKがデータ変化点
近傍に位置しない場合を示している。また、図5はMC
LKがデータ変化点近傍内に位置する場合である。な
お、説明に際しては図1に示す原理構成図を参照する。
タイムチャートである。図4はMCLKがデータ変化点
近傍に位置しない場合を示している。また、図5はMC
LKがデータ変化点近傍内に位置する場合である。な
お、説明に際しては図1に示す原理構成図を参照する。
【0017】まず、図4において、クロック乗り換え部
1においてMCLKの立ち上がりによって受信データR
Dをラッチするため、ラッチしたデータが図4に示すよ
うに得られる。このラッチしたデータは、データ比較部
2に与えられる。データ比較部2では、エクスクルーシ
ブオアをとり、受信データRDと同じであれば“0”、
受信データRDと同じでなければ“1”の信号を出力す
る構成であり、この場合では受信データRDとラッチし
たデータとが同じため、信号“0”を出力する。
1においてMCLKの立ち上がりによって受信データR
Dをラッチするため、ラッチしたデータが図4に示すよ
うに得られる。このラッチしたデータは、データ比較部
2に与えられる。データ比較部2では、エクスクルーシ
ブオアをとり、受信データRDと同じであれば“0”、
受信データRDと同じでなければ“1”の信号を出力す
る構成であり、この場合では受信データRDとラッチし
たデータとが同じため、信号“0”を出力する。
【0018】次に、この出力結果を受信クロックRTに
てタイミングをとるが、受信クロックRTはデータRD
の変化点より若干前方に位置するため、必ず(2)出力の
位置に現れ、それにより(a)出力は“Low"になる。
てタイミングをとるが、受信クロックRTはデータRD
の変化点より若干前方に位置するため、必ず(2)出力の
位置に現れ、それにより(a)出力は“Low"になる。
【0019】切換え信号生成部3では信号“Low"を
ラッチし、ラッチした信号はセレクタ4の制御入力端子
に与えられる。この場合、セレクタ4の出力は変化せ
ず、したがってMSCKが出力され続け、MCLKがク
ロック乗り換え部1のクロック信号入力として与えられ
る。そしてクロック乗り換え部1から出力されるデータ
は、フリップフロップ5においてMCLKの立ち上がり
で読み込まれ、再生データrdとして出力される。
ラッチし、ラッチした信号はセレクタ4の制御入力端子
に与えられる。この場合、セレクタ4の出力は変化せ
ず、したがってMSCKが出力され続け、MCLKがク
ロック乗り換え部1のクロック信号入力として与えられ
る。そしてクロック乗り換え部1から出力されるデータ
は、フリップフロップ5においてMCLKの立ち上がり
で読み込まれ、再生データrdとして出力される。
【0020】このように、ランダムに選択したMCLK
であったとしても、そのMCLKがデータをラッチでき
る位置にあれば、そのMCLKを有効とみなし、この実
施例の位相同期回路を動作させる。また、この実施例の
構成によれば、4個のフリップフロップ、1個のEOR
回路、1個のNOT回路、1個のセレクタ程度から回路
を構成することができるため、回路規模が小さく構成も
簡単である。
であったとしても、そのMCLKがデータをラッチでき
る位置にあれば、そのMCLKを有効とみなし、この実
施例の位相同期回路を動作させる。また、この実施例の
構成によれば、4個のフリップフロップ、1個のEOR
回路、1個のNOT回路、1個のセレクタ程度から回路
を構成することができるため、回路規模が小さく構成も
簡単である。
【0021】次に図5において、MCLKがデータRD
変化点近傍に位置する場合は、MCLKでラッチしたデ
ータが図示したように現れる。信号Aはデータ・セット
アップ時間およびデータホールド時間が十分であるた
め、正しくラッチされたとする。しかし信号Bはそれが
満足されず、ラッチしたデータは信号Bだとする。
変化点近傍に位置する場合は、MCLKでラッチしたデ
ータが図示したように現れる。信号Aはデータ・セット
アップ時間およびデータホールド時間が十分であるた
め、正しくラッチされたとする。しかし信号Bはそれが
満足されず、ラッチしたデータは信号Bだとする。
【0022】このようにして(2)出力に1回でも“Hi
gh"が現れると、切換え信号生成部3に信号“Hig
h"が与えられるので、切換え信号生成部3の出力が反
転する。それによりセレクタ4のイネーブル信号が反転
するため、MCLKが即座に反転MCLKに切り換えら
れる。したがって次の周期からは、反転MCLKにてデ
ータがラッチされることになる。
gh"が現れると、切換え信号生成部3に信号“Hig
h"が与えられるので、切換え信号生成部3の出力が反
転する。それによりセレクタ4のイネーブル信号が反転
するため、MCLKが即座に反転MCLKに切り換えら
れる。したがって次の周期からは、反転MCLKにてデ
ータがラッチされることになる。
【0023】このように、受信データRDにおける信号
Bをラッチしたときにデータが異常であると、セレクタ
4が切換わり、今度は反転MCLKの立ち下がりで信号
Cがラッチされる(図5における記号M参照)。
Bをラッチしたときにデータが異常であると、セレクタ
4が切換わり、今度は反転MCLKの立ち下がりで信号
Cがラッチされる(図5における記号M参照)。
【0024】この状態でデータ比較部2にて受信データ
RDの信号Cと一致がとられるため、(a)の出力は
“Low”となり、以後、この位相同期回路は反転MC
LKで動作することになる。反転MCLKは通常、デー
タ周期の1/2に設定される。
RDの信号Cと一致がとられるため、(a)の出力は
“Low”となり、以後、この位相同期回路は反転MC
LKで動作することになる。反転MCLKは通常、デー
タ周期の1/2に設定される。
【0025】上記したように、この発明の回路と従来回
路との違いは、データのエッジを検出する必要がないこ
とである。なお、MCLKは、接続されている回線クロ
ックの中から抽出する。回線の選択では、各チャンネル
のインターフェイス部に設けられている検出部において
クロックが正しく送られてきているかどうかを通知する
信号を検出し、有効または無効の情報をMCUの制御盤
に通知し、制御盤がその情報を判断してチャンネルを選
択する処理が行われる。
路との違いは、データのエッジを検出する必要がないこ
とである。なお、MCLKは、接続されている回線クロ
ックの中から抽出する。回線の選択では、各チャンネル
のインターフェイス部に設けられている検出部において
クロックが正しく送られてきているかどうかを通知する
信号を検出し、有効または無効の情報をMCUの制御盤
に通知し、制御盤がその情報を判断してチャンネルを選
択する処理が行われる。
【0026】
【発明の効果】この発明によれば、乗り換え用のクロッ
クで受信データをいったんラッチし、このラッチしたデ
ータと受信データとを比較し、その結果に応じて乗り換
え用のクロックを切換えて、ラッチが正確に行われるよ
うにしたので、受信データの変化点を考慮することな
く、入力されるデータをそのまま誤りなく任意の位相の
クロックに同期させることができ、これにより、正確に
複数チャンネルの入力信号を端末装置の1つのクロック
で処理することができる。また、回路構成を簡単にする
ことができるため、回路規模が縮小でき、それにより端
末装置の小型化および装置のコストダウンが図れる。
クで受信データをいったんラッチし、このラッチしたデ
ータと受信データとを比較し、その結果に応じて乗り換
え用のクロックを切換えて、ラッチが正確に行われるよ
うにしたので、受信データの変化点を考慮することな
く、入力されるデータをそのまま誤りなく任意の位相の
クロックに同期させることができ、これにより、正確に
複数チャンネルの入力信号を端末装置の1つのクロック
で処理することができる。また、回路構成を簡単にする
ことができるため、回路規模が縮小でき、それにより端
末装置の小型化および装置のコストダウンが図れる。
【図1】この発明の基本原理を示す第1の構成説明図で
ある。
ある。
【図2】この発明の基本原理を示す第2の構成説明図で
ある。
ある。
【図3】実施例の構成を示すブロック図である。
【図4】実施例によるタイミングチャートである。
【図5】実施例によるタイミングチャートである。
【図6】従来例の構成を示すブロック図である。
1 クロック乗り換え部 2 データ比較部 3 切換え信号生成部 4 クロック選択部 5 データ識別部
Claims (2)
- 【請求項1】 受信クロックに同期した受信データを受
け、この受信データを受信クロックと同じ周波数の乗り
換え用の第1クロックまたは該クロックから位相をずら
した第2クロックでラッチするクロック乗り換え部と、クロック乗り換え部でラッチされたデータと受信データ
とが同一であるか否かの信号を得る比較回路と、その比
較回路の信号の内容を受信クロックのタイミングで判定
し、その判定 に応じて第1の信号または第2の信号を出
力する判定回路からなるデータ比較部と、データ比較部 から出力される第1の信号または第2の信
号に対応した切換え信号を生成する切換え信号生成部
と、 切り換え信号を受けて第1または第2のクロックのいず
れか一方を選択し、前記クロック乗り換え部のクロック
入力に与えるクロック選択部と、前記 クロック乗り換え部から出力されるデータを第1ク
ロックにより取り込み、再生データとして出力するデー
タ識別部とを備えてなる位相同期回路。 - 【請求項2】 データ比較部の判定回路と切換え信号生
成部とをJ−Kフリップフロップ回路で構成したことを
特徴とする請求項1記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3275239A JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3275239A JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05114897A JPH05114897A (ja) | 1993-05-07 |
JP3027037B2 true JP3027037B2 (ja) | 2000-03-27 |
Family
ID=17552639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3275239A Expired - Fee Related JP3027037B2 (ja) | 1991-10-23 | 1991-10-23 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3027037B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2009084124A1 (ja) * | 2007-12-27 | 2011-05-12 | パナソニック株式会社 | 半導体集積回路及びその設計方法 |
-
1991
- 1991-10-23 JP JP3275239A patent/JP3027037B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05114897A (ja) | 1993-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3189774B2 (ja) | ビット同期回路 | |
US5022057A (en) | Bit synchronization circuit | |
JP3233801B2 (ja) | ビット位相同期回路 | |
JPH03145818A (ja) | ディジタル位相整合装置 | |
JPH098796A (ja) | データ転送装置 | |
EP1271284B1 (en) | Timing signal generating system | |
KR100371300B1 (ko) | 비트동기회로 | |
US7254201B2 (en) | Clock and data recovery circuit and method | |
US20040095170A1 (en) | Synchronization circuit | |
JPH06164658A (ja) | クロック回復型位相検出器 | |
US6845490B2 (en) | Clock switching circuitry for jitter reduction | |
US5561691A (en) | Apparatus and method for data communication between two asynchronous buses | |
JP3027037B2 (ja) | 位相同期回路 | |
JPH0888624A (ja) | シリアルデジタル信号の標本化方法 | |
JP4335101B2 (ja) | シリアル信号送信装置、シリアル信号受信装置、シリアル伝送装置、シリアル伝送方法 | |
JP2744094B2 (ja) | ディジタルシステム | |
JP3157029B2 (ja) | データ受信装置 | |
JP3495968B2 (ja) | ビット同期回路 | |
KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
JPH08237232A (ja) | データ乗換回路 | |
JP3228408B2 (ja) | 同期化回路及び同期化方法 | |
JPH08237235A (ja) | ディジタル通信システム | |
KR100333717B1 (ko) | 입력신호의에지검출을이용한클럭발생장치 | |
JPS59221045A (ja) | デ−タ送受信タイミング制御方式 | |
JP3131172B2 (ja) | ビット同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
LAPS | Cancellation because of no payment of annual fees |