JP4888393B2

JP4888393B2 - クロック再生装置及び方法

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Publication number: JP4888393B2
Application number: JP2007537666A
Authority: JP
Inventors: 和久須永; 晃一山口; 宗生深石
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-09-28
Filing date: 2006-09-28
Publication date: 2012-02-29
Anticipated expiration: 2026-09-28
Also published as: US8184738B2; WO2007037312A1; US20100150289A1; JPWO2007037312A1

Description

本発明は、デュオバイナリ（Duobinary ）伝送受信データからの受信クロックを高精度で再生する場合に用いて好適なクロック再生装置及び方法に関する。

近年、データ通信の通信速度の向上に伴い、さまざまな高速シリアル通信技術が開発されている。ベースバンド伝送が主流である高速シリアル通信では、伝送路の表皮効果や誘電損失などにより、データ伝送信号の周波数に比例して同伝送信号の波形が劣化してしまう。このため、隣接するビットや後続ビットに波形の劣化の影響が及び、データ通信が正しく行われないという問題がある。このような他の通信符号への干渉は、符号間干渉とよばれ、この符号間干渉を解決する波形等化技術が報告されている。すなわち、ベースバンド伝送における符号間干渉を補正する伝送方式の一つに、符号間干渉量を離散的にとるように符号を等化する方式であるパーシャルレスポンス（ＰＲ）方式がある。このＰＲ方式の一つであるデュオバイナリ伝送では、離散的に１シンボルの時間間隔を有する連続する２つのパルスが合成されて伝送される。

合成信号波は、図１に示すように、データアイ開口部に領域Ａ，Ｂ，Ｃ，Ｄなどがあり、受信端で３つのデータレベルを有する信号形式をもち、２値、４値伝送などのＰＡＭ（Pulse Amplitude Modulation、パルス振幅変調）伝送とは異なる複雑なデータ遷移をする。これらの複雑な遷移データから受信データのクロックを正しく再生する必要がある。

従来、この種の技術としては、たとえば、次のような文献に記載されたものがある。特許文献１に記載されたディジタル信号再生装置では、Ａ／Ｄ変換回路のサンプリングクロックが、データ周期の４倍の周期をもつクロックでサンプリング（オーバーサンプリング）される。同じ符号をもつ隣接するサンプリングデータの電位が異なる場合は、サンプリングクロックがデータ波形の中心をサンプリングしていないことを示すため、このＡ／Ｄ変換回路でサンプリングされたアナログ値を一致させることで、再生クロックの位相が最適な位置に調整される。ところが、高速シリアル通信では、データの伝送路での振幅減衰が非常に大きく、受信データのアナログ電位をＡ／Ｄ変換回路で高精度に検出することは非常に困難である。また、同再生装置では、クロックの調整用の時間を取るために、データに位相調整信号ヘッダを付けたデータ伝送が行われる。この間、本来通信すべきデータを通信できないため、実効的な通信速度が低下するという問題点がある。通信速度を低下させないためには、通信するデータそのものからクロックを再生することが必須である。
特開平０６−１７６４９８号公報（要約書、図１、図２、図４）

しかしながら、上記従来の再生装置では、次のような問題点があった。すなわち、Ａ／Ｄ変換回路により高精度でデータのオーバーサンプリングを行う場合、同Ａ／Ｄ変換回路の量子化ビット数を増加する必要があるが、一般に、Ａ／Ｄ変換回路では、高精度を実現することと、サンプリングレートの増加とを同時に実現することは難しい。この理由は、近年のシリアル通信では、磁気記録などの低速データ通信に比べて、データ通信速度が非常に高いため、高ビットのＡ／Ｄ変換を行うタイミング的余裕がないことによる。また、長距離伝送や高速通信伝送では、データの振幅の減衰が非常に大きい場合には、Ａ／Ｄ変換回路がサンプリングしなければならないアナログ値が非常に小さいため、精度を上げることが極めて困難である。また、この再生装置では、２周期分の再生クロック調整用の専用データをヘッダとして用いているため、実効的なデータ伝送速度が低下するという問題点がある。

本発明は、上述の事情に鑑みてなされたもので、実効データ通信速度を劣化させることなく、高速のシリアル通信に用いることが可能なクロック再生装置を提供することを目的としている。

上記課題を解決するために、本発明は、デュオバイナリ伝送信号からクロックを再生するクロック再生装置であって、前記デュオバイナリ伝送信号のデータは、最高データレベル、最低データレベル及び中間データレベルを有し、前記最高データレベルから前記中間データレベルへの遷移、前記最低データレベルから前記中間データレベルへの遷移、前記中間データレベルから前記最高データレベルへの遷移、及び前記中間データレベルから前記最低データレベルへの遷移の少なくとも一つを、隣接するデータ間の境界データとして用いて前記クロックを再生する構成とされていることを特徴とする。

さらに、デュオバイナリ伝送信号のデータアイの大きさをＶｅｙｅとし、参照電位Vref_H，Vref_Lを、Ｖｅｙｅ／√３≦Vref_H≦Ｖｅｙｅ／√２、及び、−Ｖｅｙｅ／√２≦Vref_L≦−Ｖｅｙｅ／√３に設定することを特徴とする。

本発明の構成によれば、デュオバイナリ伝送信号のデータの最高データレベルから中間データレベルへの遷移、最低データレベルから中間データレベルへの遷移、中間データレベルから最高データレベルへの遷移、及び中間データレベルから最低データレベルへの遷移の少なくとも一つを、隣接するデータ間の境界データとして用いるので、ジッタ特性の良い再生クロックを得ることができる。

デュオバイナリ伝送信号ｉｎのパターンを示す図である。本発明の一実施例であるクロック再生装置の電気的構成を示すブロック図である。図２中の位相検出回路２の電気的構成を示すブロック図である。図３中のデータ検出部１１の電気的構成を示すブロック図である。図４中のサンプリングラッチ１３，１４の電気的構成の一例を示す回路図である。図３中の位相比較部１２の電気的構成を示す回路図である。データとクロックとの位相比較を説明する図である。クロック調整に用いるデータ遷移を説明する図である。クロック調整に用いる他のデータ遷移を説明する図である。再生クロックの位相の調整を説明する図である。参照電位の設定範囲を説明する図である。サンプリングラッチの他の構成例を示す図である。

符号の説明

２位相検出回路
３ローパスフィルタ（ＬＰＦ）
４位相調整回路
５位相同期ループ（Phase-Locked Loop 、ＰＬＬ）
１１データ検出部
１２位相比較部
１３，１４サンプリングラッチ（データ検出部の一部）
１５デコーダ（データ検出部の一部）
２１，２２，２３，２４，２５，２６，２７ｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ、サンプリングラッチの一部）
２８，２９，３０，３１，３２ｎＭＯＳ（ｎチャネル型ＭＯＳＦＥＴ、サンプリングラッチの一部）
１２ａ，１２ｂ排他的論理和（ＥｘＯＲ）回路（位相比較部の一部）
ｃｌｋ再生クロック

図２は、本発明の一実施例であるクロック再生装置の電気的構成を示すブロック図である。この例のクロック再生装置は、同図に示すように、入力端子１と、位相検出回路２と、ローパスフィルタ（ＬＰＦ）３と、位相調整回路４と、位相同期ループ（Phase-Locked Loop 、ＰＬＬ）５とから構成されている。入力端子１は、送信回路（図示省略）などで波形等化されたデュオバイナリ伝送信号ｉｎを入力する。位相検出回路２は、入力されたデュオバイナリ伝送信号ｉｎから、図１に示すデータとエッジタイミングとの判定結果からデータ遷移を検出し、再生クロックｃｌｋの位相を進める信号（ｕｐ）又は遅らせる信号（ｄｏｗｎ）であるｕｐ／ｄｏｗｎ信号ａを出力する。ＬＰＦ３は、位相検出回路２の出力信号ａを平均化することにより、ノイズなどによる誤差を除去する。ＰＬＬ５は、基準クロックｃｋａを発生する。位相調整回路４は、ＰＬＬ５から供給される基準クロックｃｋａの位相を、ＬＰＦ３から得られるｕｐ／ｄｏｗｎ信号ａに基づいて調整し、再生クロックｃｌｋとして出力する。

図３は、図２中の位相検出回路２の電気的構成を示すブロック図である。この位相検出回路２は、同図３に示すように、データ検出部１１と、位相比較部１２とから構成されている。データ検出部１１は、デュオバイナリ伝送信号ｉｎと再生クロックｃｌｋとを入力し、そのデータ判定結果を表す判定信号ｂを位相比較部１２へ出力する。位相比較部１２は、判定信号ｂに基づいてデュオバイナリ伝送信号ｉｎのデータの遷移を検知し、同データと再生クロックｃｌｋとの位相ずれから、現在の再生クロックｃｌｋの位相を進める信号（ｕｐ）か又は遅らせる信号（ｄｏｗｎ）を表すｕｐ／ｄｏｗｎ信号ａを出力する。

図４は、図３中のデータ検出部１１の電気的構成を示すブロック図である。このデータ検出部１１回路は、同図４に示すように、サンプリングラッチ１３，１４と、デコーダ１５とから構成されている。サンプリングラッチ１３は、入力された参照電位Vref_Hとデュオバイナリ伝送信号ｉｎとの電位の大小を判定して判定信号ｃを出力する。サンプリングラッチ１４は、入力された参照電位Vref_Lとデュオバイナリ伝送信号ｉｎとの電位の大小を判定して判定信号ｄを出力する。ここで、参照電位Vref_Hは、図１中の領域Ａ，Ｂを２分してデータ「０＋」（最高データレベル）及びデータ「１」（中間データレベル）を判別するための参照電位（第１の参照電位）、及び参照電位Vref_Lは、領域Ｃ，Ｄの領域を２分してデータ「０−」（最低データレベル）及びデータ「１」（中間データレベル）を判別するための参照電位（第２の参照電位）である。デコーダ１５は、判定信号ｃ及び判定信号ｄに基づいて受信データを判定し、同データの判定結果（「１」又は「０」）を表す判定信号ｂを出力する。

図５は、図４中のサンプリングラッチ１３，１４の電気的構成の一例を示す回路図である。このサンプリングラッチ１３は、同図５に示すように、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）２１，２２，２３，２４，２５，２６，２７と、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）２８，２９，３０，３１，３２とから構成されている。このサンプリングラッチ１３，１４は、再生クロックｃｌｋが入力されたときのデュオバイナリ伝送信号ｉｎと参照電位Vref_H，Vref_Lとの微小な大小関係を判定する。すなわち、再生クロックｃｌｋが低レベル（“Ｌ”、ほぼ電源電位Ｖｅｅのレベル）のとき、ｎＭＯＳ３２がオフ状態になると共に、ｐＭＯＳ２１，２２，２６，２７がオン状態となることによって、端子ＯＵＴ，ＯＵＴ（Ｂ）及びノードＸ，Ｙが電源電位Ｖｃｃのレベルにプリチャージされる。つまり、Ｖ（Ｘ）＝Ｖ（Ｙ）＝Ｈ、及び、Ｖ（ＯＵＴ）＝Ｖ（ＯＵＴＢ）＝Ｈの状態となる。

このプリチャージされている状態で、データ対（デュオバイナリ伝送信号ｉｎ／参照電位Vref_H，Vref_L）に差があるときに再生クロックｃｌｋが高レベル（“Ｈ”、ほぼ電源電位Ｖｃｃのレベル）になると、ノードＸ／Ｙの電位の下がり方に差分が生じる。そして、ｐＭＯＳ２４，２５とｎＭＯＳ２８，２９とで構成されるラッチが、この差分を最終的にＶ（ＯＵＴ）＝Ｈ、かつＶ（ＯＵＴＢ）＝Ｌ、又は、Ｖ（ＯＵＴ）＝Ｌ、かつＶ（ＯＵＴＢ）＝Ｈの状態にまで増大させる。この状態を、次段のＳＲラッチ（セット・リセット・フリップフロップ）（図示省略）がデータとしてラッチする。ＳＲラッチは、Ｈ／Ｈのデータ入力に対してデータ保持機能をもつので、プリチャージ中も、再生クロックｃｌｋが“Ｈ”になったときに確定したデータを保持する。これにより、微小な差分を高速で検知することが可能なＤ−ＦＦ（遅延型フリップフロップ）が構成される。

図６は、図３中の位相比較部１２の電気的構成を示す回路図である。この位相比較部１２は、同図６に示すように、排他的論理和（ＥｘＯＲ）回路１２ａ，１２ｂから構成されている。また、データ検出部１１からの判定信号ｂは、図１中の先のクロックφｄ（ｋ）で検出されたデータＤａｔａ（ｋ）、後のクロックφｄ（ｋ＋１）で検出されたデータＤａｔａ（ｋ＋１）、及び、これらの間のクロックφｃ（ｋ）で検出されたエッジＥｄｇｅ（ｋ）からなる。この位相比較部１２では、データＤａｔａ（ｋ）、エッジＥｄｇｅ（ｋ）及びデータＤａｔａ（ｋ＋１）がＥｘＯＲ回路１２ａ，１２ｂでＥｘＯＲ演算されることにより、データ遷移が検出される共に再生クロックｃｌｋのデータに対する位相ずれが検出され、同再生クロックｃｌｋの位相の調整信号であるＵｐ／Ｄｏｗｎ信号ａが出力される。特に、この位相比較部１２では、データＤａｔａ（ｋ）、エッジＥｄｇｅ（ｋ）及びデータＤａｔａ（ｋ＋１）が「１」→「１」又は「０」→「０」と、データ遷移がないときのみ、ＥｘＯＲ回路１２ａ，１２ｂが共に同じデータを出力する。この同じデータが出力されたとき、後段の論理回路（図示省略）により、データ遷移のない状態が除外される。

図７は、データとクロックとの位相比較を説明する図、図８は、クロック調整に用いるデータ遷移を説明する図である。図９は、クロック調整に用いる他のデータ遷移を説明する図、図１０は、再生クロックの位相の調整を説明する図、及び図１１が、参照電位の設定範囲を説明する図である。

これらの図及び図１を参照して、この例のクロック再生装置に用いられるクロック再生方法の処理内容について説明する。このクロック再生装置では、デュオバイナリ伝送信号ｉｎのデータは、最高データレベル、最低データレベル及び中間データレベルを有し、最高データレベルから中間データレベルへの遷移、最低データレベルから中間データレベルへの遷移、中間データレベルから最高データレベルへの遷移、及び中間データレベルから最低データレベルへの遷移の少なくとも一つが、隣接するデータ間の境界データとして用いられてクロックが再生される。

すなわち、図１に示すように、位相検出回路２のサンプリングクロックφｄ，φｃ，φｄでデュオバイナリ伝送信号ｉｎの波形がサンプリングされる。この判定結果を用いて再生クロックｃｌｋの位相がデュオバイナリ伝送信号ｉｎのデータに対して進んでいるか遅れているかが判定される。図７に示すように、サンプリングクロックφｄ（データアイの中心）でサンプリングされたデータが「０」及び「１」である場合、中間データであるエッジデータが「１」であるとき、位相検出回路２により、再生クロックｃｌｋがデュオバイナリ伝送信号ｉｎのデータに対して進んでいると判定され、また、逆に中間データが「０」であるとき、再生クロックｃｌｋがデュオバイナリ伝送信号ｉｎのデータに対して遅れていると判定される。位相検出回路２からは、この判定結果がクロック位相のｕｐ／ｄｏｗｎ信号ａとして出力される。

この実施例では、サンプリングクロックφｃでサンプリングされるエッジに図１中のＸ点とＹ点を用いる。つまり、図８及び図９に示すデータ遷移のみを用いる。しかし、デュオバイナリ伝送信号ｉｎのデータの波形の図８及び図９におけるＸ点及びＹ点を通過する遷移によりエッジデータの「１」，「０」を判定するためには、そのレベルを判定するための２つの参照電位Vref_H，Vref_Lが必要である。一般に、参照電位Vref_H，Vref_Lの図１中における位置をデータアイの電位方向の中心値へ設定するが、データエッジであるＸ点及びＹ点を検出する場合、同参照電位Vref_H，Vref_Lの電位では、クロック再生に以下のような問題が生じる。すなわち、参照電位Vref_H，Vref_Lをデータアイの中心値に設定し、サンプリングクロックφｄがデータアイの中心値に設定されている場合、図８及び図９に示すように、サンプリングクロックφｃでのＸ点及びＹ点のサンプリングデータは、常に「０」判定となる。

従って、図８中のＸ点を通る遷移の場合、データ＝１、エッジ＝０、データ＝０となり、位相検出回路２からｄｏｗｎ信号が出力される。この結果、図８に示す遷移では、サンプリングクロックφｃが、図１０中のＸ１点，Ｙ１点へ、図９に示す遷移では、図１０中のＸ２点，Ｙ２点へ調整される。このため、サンプリングクロックφｄがデータアイの中心をサンプリングしているにも拘らず、再生クロックｃｌｋの位相が図１０中のヒストグラムに示すような幅をもつ値に調整されてしまい、同再生クロックｃｌｋのジッタが大きくなるという問題点がある。

そこで、上記問題点を解決するために、この実施例では、参照電位Vref_H，Vref_Lを下記の値に設定してジッタを小さくする。すなわち、図１１に示すように、デュオバイナリ伝送信号ｉｎの波形のコモンモード（中間電位）を０とし、データアイの大きさをＶｅｙｅとして、
Ｖｅｙｅ／√３≦Vref_H≦Ｖｅｙｅ／√２・・・（１）
−Ｖｅｙｅ／√２≦Vref_L≦−Ｖｅｙｅ／√３・・・（２）
特に、参照電位Vref_H，Vref_Lを、それぞれ、式（１），（２）に示す範囲の中心値に設定することにより、効果が顕著となる。この中心値では、遷移データの揺らぎ（ジッタ）が最も小さくなり、再生クロックｃｌｋのジッタ特性が最も良くなる。

一般に、デュオバイナリ伝送を実現するために、最小平均二乗法を用いて波形等化するが、そのとき、データアイの振幅値（タイミングφｄでの「０＋」データと「０−」データとの電位差）も同時に最適化するために、この振幅値を上記式（１），（２）のＶｅｙｅの値として用いる。また、この方法に限定されるものではなく、受信回路にピーク検出回路を搭載し、これを用いてＶｅｙｅの値を検知する方法など、データアイの振幅値を検出する回路であれば、それを用いてもよい。

以上のように、この実施例では、デュオバイナリ伝送信号ｉｎのデータの最高データレベルから中間データレベルへの遷移、最低データレベルから中間データレベルへの遷移、中間データレベルから最高データレベルへの遷移、及び中間データレベルから最低データレベルへの遷移の少なくとも一つが、隣接するデータ間の境界データとして用いられるので、ジッタ特性の良い再生クロックｃｌｋが得られる。

以上、本発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られない。たとえば、位相検出回路２は、隣接する２つのデータ、同２つのデータの前後の複数のデータ、及び同２つのデータの境界のエッジデータを用いて再生クロックｃｌｋとデュオバイナリ伝送信号ｉｎのデータとの位相差を判定する構成としても良い。また、図４中のサンプリングラッチ１３，１４は、たとえば図１２に示す構成としても良い。この図に示すサンプリングラッチ１３では、図５に示す構成に対して、ｎＭＯＳ３３，３４が新たに付加され、デュオバイナリ伝送信号ｉｎが差動伝送される場合に適用される。

本発明は、デュオバイナリ伝送信号からクロックを再生する場合全般に適用できる。また、高速シリアル通信におけるデマルチプレクスされたデータに用いれば、１回のデータ演算時間で複数のＵｐ／Ｄｏｗｎ信号を出力できる。

Claims

デュオバイナリ伝送信号からクロックを再生するクロック再生装置であって、
前記デュオバイナリ伝送信号のデータは、最高データレベル、最低データレベル及び中間データレベルを有し、前記最高データレベルから前記中間データレベルへの遷移、前記最低データレベルから前記中間データレベルへの遷移、前記中間データレベルから前記最高データレベルへの遷移、及び前記中間データレベルから前記最低データレベルへの遷移の少なくとも一つを、隣接するデータ間の境界データとして用いて前記クロックを再生する構成とされていることを特徴とするクロック再生装置。
当該中間データレベルから隣接する中間データレベルへの遷移を、前記クロックの再生に用いる境界データから除外する構成とされていることを特徴とする請求項１記載のクロック再生装置。
前記デュオバイナリ伝送信号のデータと再生クロックとを入力し、該デュオバイナリ伝送信号のデータの遷移を検出し、前記再生クロックの位相を進める信号又は遅らせる信号を出力する位相検出回路と、
該位相検出回路の出力信号を平均化するローパスフィルタと、
該ローパスフィルタの出力信号に基づいて基準クロックの位相を調整して前記再生クロックとして出力する位相調整回路とから構成されていることを特徴とする請求項１記載のクロック再生装置。
前記位相検出回路は、
前記デュオバイナリ伝送信号の符号化された前記データを、前記中間データレベル及び前記最高データレベルを判別するための第１の参照電位、及び前記中間データレベル及び前記最低データレベルを判別するための第２の参照電位を用いて、サンプリングラッチで検出するデータ検出部と、
該データ検出部で検出された前記データを復号する位相比較部とから構成されていることを特徴とする請求項３記載のクロック再生装置。
前記第１の参照電位は、
前記中間データレベルを表す電位と前記最高データレベルを表す電位との電位差をＶｅｙｅとしたとき、この中間電位からＶｅｙｅ／√３以上かつＶｅｙｅ／√２以下に設定されていることを特徴とする請求項４記載のクロック再生装置。
前記第２の参照電位は、
前記中間データレベルを表す電位と前記最低データレベルを表す電位との電位差をＶｅｙｅとしたとき、この中間電位から−Ｖｅｙｅ／√３以下かつ−Ｖｅｙｅ／√２以上に設定されていることを特徴とする請求項４記載のクロック再生装置。
前記位相検出回路は、
隣接する２つのデータ、前記２つのデータの前後の複数のデータ、及び前記２つのデータの境界のエッジデータを用いて前記再生クロックと前記デュオバイナリ伝送信号のデータとの位相差を判定する構成とされていることを特徴とする請求項３記載のクロック再生装置。
デュオバイナリ伝送信号からクロックを再生するクロック再生方法であって、
前記デュオバイナリ伝送信号のデータは、最高データレベル、最低データレベル及び中間データレベルを有し、前記最高データレベルから前記中間データレベルへの遷移、前記最低データレベルから前記中間データレベルへの遷移、前記中間データレベルから前記最高データレベルへの遷移、及び前記中間データレベルから前記最低データレベルへの遷移の少なくとも一つを、隣接するデータ間の境界データとして用いてクロックを再生することを特徴とするクロック再生方法。