JP2018061164A - 受信回路及び半導体集積回路 - Google Patents
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Abstract
Description
12 比較回路
13 タイミングアライナ回路
14 論理回路(PAM4デコーダ/DFEセレクタ)
15 判定回路
301〜303、402、406 AND(論理積演算)ゲート
401、405 インバータ
403、407、409、410 セレクタ
404、408 バッファ
411〜414 フリップフロップ
501 半導体集積回路
502 受信回路
503 フロントエンド部
504 増幅回路
505 比較回路
506 デマルチプレクサ回路
507 ロジック部
508 クロックデータリカバリロジック回路
509 イコライザロジック回路
510 クロック生成部
511 内部回路
512 フリップフロップ
Claims (10)
- 受信信号のレベルの判定を行う第1の数の比較回路を含む判定回路と、
前記比較回路の出力に基づいてデジタル信号を生成する論理回路とを有し、
前記判定回路は、多値の第1信号のレベルを判定するときには前記第1の数の前記比較回路を使用して判定を行い、前記第1信号より取り得る値の数が少ない第2信号のレベルを判定するときには前記第1の数より少ない第2の数の前記比較回路を使用して判定を行い、
前記論理回路は、受信する信号が前記第1信号である場合、複数の前記比較回路の出力をデコードして前記デジタル信号を生成するデコーダとして動作し、受信する信号が前記第2信号である場合、前記デジタル信号の生成に使用する前記比較回路の出力を選択するセレクタとして動作することを特徴とする受信回路。 - 前記第2信号は2値の信号であり、
前記第2信号のレベルを判定するときには閾値が異なる第1の前記比較回路及び第2の前記比較回路を使用して判定を行い、
前記論理回路は、受信する信号が前記第2信号である場合、第1期間前のデータが前記2値の内の第1値であれば前記デジタル信号の生成に使用する前記比較回路の出力として前記第1の比較回路の出力を選択し、前記第1期間前のデータが前記2値の内の第2値であれば前記デジタル信号の生成に使用する前記比較回路の出力として前記第2の比較回路の出力を選択することを特徴とする請求項1記載の受信回路。 - 前記第1の数は、前記第1信号が取り得る値の数より1少ない数と等しく、
前記第1信号のレベルを判定するときには前記第1の数の前記比較回路の閾値が互いに異なることを特徴とする請求項1又は2記載の受信回路。 - 受信する信号が前記第2信号である場合、判定に使用しない前記比較回路の動作を停止させることを特徴とする請求項1〜3の何れか1項に記載の受信回路。
- 判定に使用しない前記比較回路への前記比較回路の動作タイミングを制御するクロックの供給を停止することで動作を停止させることを特徴とする請求項4記載の受信回路。
- 前記論理回路は、受信する信号が前記第1信号であるか前記第2信号であるかを示す制御信号が入力され、前記制御信号に基づいて前記デコーダとして動作するか前記セレクタとして動作するかを切り替えることを特徴とする請求項1〜5の何れか1項に記載の受信回路。
- 前記論理回路は、受信する信号が前記第1信号である場合、複数の前記比較回路の出力を論理演算した結果を前記デジタル信号として出力し、受信する信号が前記第2信号である場合、第1期間前のデータに基づいて選択した1つの前記比較回路の出力を前記デジタル信号として出力することを特徴とする請求項1〜6の何れか1項に記載の受信回路。
- 前記第1信号は4値のパルス振幅変調信号であり、前記第2信号は2値のパルス振幅変調信号であることを特徴とする請求項1〜7の何れか1項に記載の受信回路。
- クロック信号を用いて受信したシリアル信号をサンプリングし、前記シリアル信号のレベルの判定を行う第1の数の比較回路を含む判定回路と、
前記比較回路の出力に基づいてデジタル信号を生成する論理回路と、
前記論理回路により生成された前記デジタル信号に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有し、
前記判定回路は、多値の第1信号のレベルを判定するときには前記第1の数の前記比較回路を使用して判定を行い、前記第1信号より取り得る値の数が少ない第2信号のレベルを判定するときには前記第1の数より少ない第2の数の前記比較回路を使用して判定を行い、
前記論理回路は、受信する信号が前記第1信号である場合、複数の前記比較回路の出力をデコードして前記デジタル信号を生成するデコーダとして動作し、受信する信号が前記第2信号である場合、前記デジタル信号の生成に使用する前記比較回路の出力を選択するセレクタとして動作することを特徴とする受信回路。 - クロック信号を用いて受信したシリアル信号をサンプリングし、前記シリアル信号のレベルの判定を行う第1の数の比較回路を含む判定回路と、
前記比較回路の出力に基づいてデジタル信号を生成する論理回路と、
前記論理回路により生成された前記デジタル信号に対してシリアル−パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有し、
前記判定回路は、多値の第1信号のレベルを判定するときには前記第1の数の前記比較回路を使用して判定を行い、前記第1信号より取り得る値の数が少ない第2信号のレベルを判定するときには前記第1の数より少ない第2の数の前記比較回路を使用して判定を行い、
前記論理回路は、受信する信号が前記第1信号である場合、複数の前記比較回路の出力をデコードして前記デジタル信号を生成するデコーダとして動作し、受信する信号が前記第2信号である場合、前記デジタル信号の生成に使用する前記比較回路の出力を選択するセレクタとして動作することを特徴とする半導体集積回路。
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