JPWO2012029597A1 - クロック再生回路およびクロック再生方法 - Google Patents

Abstract

符号間干渉を積極的に利用する、デュオバイナリへの等化技術の高速通信に対する適用が企図されている。この場合、クロックのタイミング余裕が少ないためクロックのタイミングを正確に検出するクロック再生回路が求められている。デュオバイナリ波形に等化された入力信号を複数の閾値と比較することによって、入力信号とクロック信号との位相のずれを検出すると共に、判定結果及び過去に判別されたバイナリ値を用いて現在のタイミングにおけるバイナリ値を出力できる位相検出回路を備えたデュオバイナリクロック再生回路が得られる。

Description

本発明は、デュオバイナリ伝送方式において使用されるクロック再生回路およびクロック再生方法に関し、特に、クロック位相検出に関する。

シリアル通信の受信回路は、入力されるデータ波形を最適なタイミングで受信するために、クロック再生回路を用いて受信に用いるクロック信号の位相を調整する。クロック再生回路を用いることで、入力されたデータ波形に対して、波形の遷移点から最もタイミングマージンの大きい位置にクロック信号の位相を調整することができる。クロック再生回路では、このようなタイミングの調整を行うために、現在のクロック信号の位相が入力されたデータ波形に対して早いか、遅いかを判断する必要がある。このような判断を行う回路ブロックは位相検出器と呼ばれ、位相検出結果を元にしたフィードバック制御によってクロック信号の位相は最適な位置に調整される。
また、通信速度の高速化に伴い伝送線路の帯域不足が顕在化し、帯域不足が引き起こす符号間干渉によって信号品質の劣化が問題となっている。
一方、この符号間干渉を積極的に利用し、従来の２値波形より低帯域伝送が可能なデュオバイナリ通信が提案されている。このデュオバイナリ通信に用いられるクロック再生回路が、特許文献１及び、特許文献２に記載されている。
特許文献１は、デュオバイナリ伝送信号のデータのレベル間の遷移を、隣接するデータ間の境界データとして用いて、クロックを再生するクロック再生装置を開示している。特許文献１に示されたクロック再生装置は、デュオバイナリ伝送信号のデータと再生クロックから、再生クロックの位相を進める信号又は遅らせる信号を出力する位相検出回路を備えている。
特許文献２は、デュオバイナリ信号のレベルを複数の閾値に対して判別した判別結果に基いて、シンボルレートクロック信号の位相のずれをあらわす位相比較結果を出力する位相比較回路と、位相比較結果に基いてシンボルレートクロック信号の周期を増加又は減少させる位相調整回路を備えたクロック再生回路を開示している。

国際公開ＷＯ２００７／０３７３１２号公報 国際公開ＷＯ２０１０／０３２６９９号公報

一般に、高速通信ではクロックのタイミング余裕が少ないため正確なクロックのタイミングを検出して、再生する必要がある。特許文献１は、互いに異なる２つの参照電位を用いてデュオバイナリ伝送信号のデータを判別し、判定結果を表す信号を出力する位相検出回路を使用している。
他方、特許文献２は、遷移検出部と、Ｕｐ／Ｄｏｗｎ決定部を備えた単位位相比較回路を用いている。ここで、遷移検出部には、シンボルレートで入力される非ゼロ閾値の判別結果信号として、現クロックタイミングｋと、１クロック前のクロックタイミングｋ−１の判別結果（例えば、ＶＨ（ｋ）、ＶＨ（ｋ−１））と、ゼロ閾値の判別結果信号ＶＣ（ｋ）が与えられ、これらの判別結果信号を論理演算することにより、Ｕｐ／Ｄｏｗｎ決定部で、シンボルレートクロック信号の周期を増加又は減少させている。
本発明者等の研究によれば、通信が高速になると、正確なクロック信号の位相を再生できない場合が生じることが判明した。その結果、クロックのタイミング余裕が少なくなりエラーレートが悪化してしまう。このため、高速通信では、タイミング調整への正確さがさらに要求されるため、高速化が困難となるため、更なる工夫が必要であることが見出された。
本発明は、デュオバイナリ伝送信号のデータの高速化にも充分対処できるクロック再生回路を得ようとするものである。

本発明の１つの観点によれば、入力信号をデュオバイナリ信号に等化し、前記デュオバイナリ信号のレベルを複数の閾値に対して判定した判定結果を出力する等化回路と、前記判定結果に基づいてクロック信号と入力信号との位相のずれを表す位相検出結果を出力する位相検出回路と、前記位相検出結果に基づいてクロック信号の位相を調整し、出力する位相調整回路と、を備え、前記位相検出回路は前記判定結果に基づいて現在のタイミングのバイナリ値を出力することを特徴とするクロック再生回路が得られる。
本発明の他の観点によれば、入力信号をデュオバイナリ信号に等化し、前記デュオバイナリ信号のレベルを複数の閾値に対して判定した判定結果を出力するステップと、前記判定結果に基づいてクロック信号の位相のずれを表す位相検出結果と、現在のタイミングのバイナリ値とを出力するステップと、前記位相検出結果に基づいてクロック信号の位相を調整するステップと、を備えることを特徴とするクロック再生方法が得られる。

本発明のクロック再生回路は、デュオバイナリ波形に等化された入力波形を複数の閾値に対して判定した判定結果と、過去に判別した結果を用いて位相検出結果を得る。このように複数の閾値に対して判定した結果を位相情報として、クロックタイミングを再生するため、より正確なクロック再生が可能となり、さらなる高速動作可能であるという利点を有している。即ち、本発明では、すべての位相情報からクロックの位相を検出することで、正確なクロック信号を再生し、高速化を達成することである。

図１は、本発明に係るクロック再生回路の原理的構成を示すブロック図である。
図２は、デュオバイナリ波形の例を示す波形図である。
図３は、位相検出回路の一例を示す回路図である。
図４は、デュオバイナリ波形の遷移検出を示す波形図である。
図５は、三値波形の“０−０”遷移の位相を検出する一例を示す波形図である。

本発明の実施形態について図面を参照して、詳細に説明する。図１は、本発明に係るクロック再生回路の原理的構成を示すブロック図である。本発明に係るクロック再生回路は、判定帰還型等化回路１０８を含み、当該判定帰還型等化回路１０８は、プラス閾値判定部１０２、マイナス閾値判定部１０３、ゼロ閾値判定部１０４、ＦＩＲフィルタ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ Ｆｉｌｔｅｒ）１０１および加算部１００から構成されている。プラス閾値判定部１０２とマイナス閾値判定部１０３で判定された信号はＦＩＲフィルタ１０１へ出力される。ＦＩＲフィルタ１０１では入力波形をデュオバイナリ波形に等化するように信号を加算部へ出力する。加算部では入力波形とＦＩＲフィルタ１０１からの信号を加算する。
さらに、プラス閾値判定部１０２、マイナス閾値判定部１０３、ゼロ閾値判定部１０４では、等化されたデュオバイナリ波形の電圧と、プラス閾値ＶＨ、マイナス閾値ＶＬ、ゼロ閾値ＶＣとを比較判定する。それぞれの判定結果として、プラス閾値判定結果ＤＨ［ｎ］１０９、マイナス閾値判定結果ＤＬ［ｎ］１１０、ゼロ閾値判定結果ＤＣ［ｎ］１１１が、位相検出回路１０５へと送られる。図示された判定帰還型等化回路１０８は３つの閾値ＶＨ、ＶＣ、及びＶＬを用いて比較を行っている。
位相検出回路１０５は、入力された判定帰還型等化回路１０８からの判定結果と、前のビットのバイナリ値１１２（Ｄ［ｎ−１］）とが入力される。位相検出回路は、これらの入力信号からクロックの位相が早いか、または遅いかを検出し、位相検出結果としての信号を位相タイミング決定回路１０６へ出力するだけでなく、現在のビットのバイナリ値１１３（Ｄ［ｎ］）を出力する機能をも備えている。
前のビットのバイナリ値１１２（Ｄ［ｎ−１］）とは、例えば、ラッチ回路１２０にラッチされているその前のビットのバイナリ値である。ここで［ｎ］や、［ｎ−１］はクロックのタイミングを示し、［ｎ］は第ｎ番目のクロックのタイミングであり、［ｎ−１］は、その前の第（ｎ−１）番目クロックのタイミングを示す。従って、クロックの第ｎ、（ｎ−１）番目を区別することなく、一般的なクロックのタイミングとして総称する場合には省略される。
位相タイミング決定回路１０６では入力された位相検出結果信号から位相タイミングを決定し、クロック出力回路１０７へ信号を出力する。クロック出力回路１０７では、位相タイミング決定回路１０６からの入力信号から最適な位相のクロックを判定帰還型等化回路１０８へ出力する。また、入力された位相検出結果信号から位相タイミングを決定する位相タイミング決定回路１０６と、最適な位相のクロックを出力するクロック出力回路１０７と、を併せて位相調整回路と表すことができる。
本発明のクロック再生回路は、入力波形をデュオバイナリ信号に等化する。デュオバイナリ信号への等化は、バイナリデータ列（１／−１）をｚ関数１＋ｚ^−１で表される伝達関数で処理することに相当する。１＋ｚ^−１の伝達関数は１ビットの符号間干渉に相当し、例えば現在の伝送データが“０”で１ビット前の伝送データが“１”ならば、デュオバイナリ信号のデータレベルは“０”になる。また現在の伝送データと１ビット前の伝送データが共に１ならば、デュオバイナリ信号のデータレベルは１となる。その結果、入力波形は図２の３値信号となり、準位間の遷移は１→０→−１、−１→０→１、１→０→０、−１→０→０、０→０→−１、０→０→１となる。
デュオバイナリ波形は、図２に示すように、特定のクロックタイミングにおいて、適切な電圧値を持ったプラス閾値及びマイナス閾値に対して、データレベルが判定される。デュオバイナリ波形のデータレベルとしては、プラス閾値よりも大きいデータは“１（Ｄ＝＋１）”、マイナス閾値よりも小さいデータは“―１（Ｄ＝―１）”、プラス閾値とマイナス閾値との間のデータは“０（Ｄ＝０）”と判定される。このデータ受信に必要なクロックはシンボルレートクロックと呼ばれるが、以下、単にクロックと表する。
図３は本発明のクロック再生回路の位相検出回路１０５の実施例である。ここで、クロックタイミングｃｌｋ（ｎ）で入力波形をプラス閾値に対して判定した結果をＤＨ［ｎ］、マイナス閾値に対して判定した結果をＤＬ［ｎ］、ゼロ閾値に対して判定した結果をＤＣ［ｎ］とする。位相検出回路は、ＸＯＲ回路３０７と３１３、インバータ回路３０８と３１２、ＡＮＤ回路３０９と３１０、選択回路３１１から構成されている。
ＸＯＲ回路３０７は、ゼロ閾値判定結果３００（ＤＣ［ｎ］）および前のビットのバイナリ値３０１（Ｄ［ｎ−１］）を入力とし、その出力をインバータ回路３０８およびＡＮＤ回路３１０に出力する。インバータ回路３０８は、ＸＯＲ回路３０７からの出力を入力とし、その出力をＡＮＤ回路３０９に出力する。ＡＮＤ回路３０９は、インバータ回路３０８およびＸＯＲ回路３１３からの出力を入力とし、位相検出結果としてのＤＯＷＮ［ｎ］信号３０４を出力する。ＡＮＤ回路３１０は、ＸＯＲ回路３０７およびＸＯＲ回路３１３からの出力を入力とし、位相検出結果としてのＵＰ［ｎ］信号３０５を出力する。
インバータ回路３１２は、前のビットのバイナリ値３０１（Ｄ［ｎ−１］）を入力とし、その出力を選択回路３１１に出力する。選択回路３１１は、インバータ回路３１２からの出力とプラス閾値判定結果３０２（ＤＨ［ｎ］）とを入力とし、ＸＯＲ回路３１３からの出力を選択制御信号とし、現在のビットのバイナリ値３０６（Ｄ［ｎ］）を出力する。現在のビットのバイナリ値３０６（Ｄ［ｎ］）は、ラッチ回路１２０（図１）でラッチされ、次のクロックタイミングにおいて、前のビットのバイナリ値となる。ＸＯＲ回路３１３は、プラス閾値判定結果３０２（ＤＨ［ｎ］）とマイナス閾値判定結果３０３（ＤＬ［ｎ］）とを入力とし、その出力をＡＮＤ回路３０９、３１０、および選択回路３１１に出力する。
図３に示す位相検出回路１０５は、入力波形を判定したプラス閾値判定結果３０２（ＤＨ［ｎ］）、マイナス閾値判定結果３０３（ＤＬ［ｎ］）、ゼロ閾値判定結果３００（ＤＣ［ｎ］）および前のビットのバイナリ値３０１（Ｄ［ｎ−１］）を入力として、論理演算を行い位相検出結果としてＤＯＷＮ［ｎ］信号３０４及びＵＰ［ｎ］信号３０５を出力する。さらにプラス閾値判定結果３０２（ＤＨ［ｎ］）、マイナス閾値判定結果３０３（ＤＬ［ｎ］）と前のビットのバイナリ値３０１（Ｄ［ｎ−１］）を入力として、論理演算を行い現在のビットのバイナリ値３０６（Ｄ［ｎ］）を出力する。
現在のビットのバイナリ値３０６（Ｄ［ｎ］）は、選択回路３１１により前のビットのバイナリ値３０１（Ｄ［ｎ−１］）の反転信号、またはプラス閾値判定結果３０２（ＤＨ［ｎ］）の一方が選択、出力される。現在のビットのバイナリ値３０６（Ｄ［ｎ］）として、ＸＯＲ回路３１３の出力が“１”の場合には、前のビットのバイナリ値３０１（Ｄ［ｎ−１］）の反転信号が選択される。一方、ＸＯＲ回路３１３の出力が“０”の場合には、プラス閾値判定結果３０２（ＤＨ［ｎ］）が現在のビットのバイナリ値３０６（Ｄ［ｎ］）として選択される。
図示された位相検出回路１０５は、図４の（ａ）、（ｂ）いずれかの遷移を検出して、位相検出結果としてＵＰ／Ｄｏｗｎ信号を出力する。図４（ａ）のデュオバイナリ波形は、プラス閾値ＶＨ４００、ゼロ閾値ＶＣ４０１、マイナス閾値ＶＬ４０２を閾値電圧とし、クロックタイミングＣｌｋ（ｎ−１）４０３、クロックタイミングＣｌｋ（ｎ）４０４が示されている。ここではクロックタイミングが遅れていることから、位相検出結果ＵＰ信号によりクロックタイミングを早めるように調整する。
図４（ｂ）のデュオバイナリ波形は、プラス閾値ＶＨ４０５、ゼロ閾値ＶＣ４０６、マイナス閾値ＶＬ４０７を閾値電圧とし、クロックタイミングＣｌｋ（ｎ−１）４０８、クロックタイミングＣｌｋ（ｎ）４０９が示されている。ここではクロックタイミングが早いことから、位相検出結果ＤＯＷＮ信号によりクロックタイミングを遅くするように調整する。
以下、図５を用いて、これらの動作原理を説明する。ＵＰ信号を出力すべき位相関係（図５（ａ））で、例えば、３値信号におけるデータ遷移が１→０→０の場合である。図５（ａ）のＣＬＫ（ｎ）のタイミングでのプラス閾値（ＶＨ）での判定結果はバイナリ値で“０”、マイナス閾値（ＶＬ）での判定結果は“１”、ゼロ閾値（ＶＣ）での判定結果は“１”となる。しかし、波形が立ち上がりでも立ち下がりでもプラス閾値とマイナス閾値の判定値がそれぞれ“１”と“０”なのでＵＰかＤＯＷＮか判別できない。
そこで、本発明のクロック再生回路では、前のビットのバイナリ値を計算しておきそのバイナリ値のデータから判断、算出することを特徴とする。ビットのバイナリ値が分かれば立ち上がりか立ち下がりかが計算できるからである。ＣＬＫ（ｎ−２）のタイミングが３値信号で“１”であるとする。３値信号で“１”の場合、バイナリ値は“１”と計算できる。ＣＬＫ（ｎ−１）のタイミングの３値信号が“０”であるとする。３値信号が“０”の場合、バイナリ値は“０”と“１”の両方があり得る。しかし、前のビットのバイナリ値が分かると“０”と“１”が計算できる。例えば、前のビットのバイナリ値が“０”ならば、現在のビットのバイナリ値は“０”と逆の“１”となる。ＣＬＫ（ｎ−２）のタイミングのバイナリ値が“１”であるため、ＣＬＫ（ｎ−１）のタイミングのバイナリ値は“０”である。この計算結果からＣＬＫ（ｎ）のタイミングのバイナリ値が“１”であることが計算される。さらに、前のビットが“０”で現在のビットが“１”であるため、立ち上がりであることが計算でき、論理演算結果はＵＰが出力される。同様に、ＤＯＷＮ信号を出力すべき位相関係（図５（ｂ））では、ゼロ閾値（ＶＣ）での判定結果は“０”となるので、論理演算結果はＤＯＷＮが出力される。一方、−１→０→０の遷移に着目すると、ゼロ閾値判定結果の符号とＵＰ／ＤＯＷＮの関係が上記とは逆になることが理解できることから、その説明は略する。
本発明のクロック再生回路は、デュオバイナリ波形に等化された入力波形を複数の閾値に対して判定した結果と、過去に判別した結果を用いて位相検出結果を得る。そのため本発明のクロック再生回路は、等化回路と、位相検出回路と、位相調整回路と、を備えている。等化回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロックのタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判定して、判定結果を出力する。位相検出回路は、判定結果に基づいてシンボルレートクロック信号の位相のずれを検出し、位相検出結果を出力する。位相調整回路は、入力された位相検出結果に基づいてシンボルレートクロックの位相タイミングを決定し、最適な位相のシンボルレートクロックを等化回路へ出力する。
本発明のクロック再生回路においては、現在の受信した信号の電圧値と、複数の閾値（プラス閾値、ゼロ閾値、マイナス閾値）とを比較判定し、判定結果とする。位相検出回路では、１ビット前に受信したデュオバイナリ波形からバイナリ信号へ変換された信号と、判定結果から位相検出結果が得られる。このように、１ビット前のバイナリ信号をも位相検出回路で参照することにより現在のタイミングにおけるバイナリ値を計算することで、最適な位相のクロックを出力するクロック再生回路及びクロック再生方法が得られる。
以上、本発明を好ましい実施の形態として詳細に説明したが、本発明はこれら実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。
この出願は、２０１０年９月１日に出願された日本出願特願第２０１０−１９５７１３号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

１００ 加算部
１０１ ＦＩＲフィルタ回路
１０２ プラス閾値判定部
１０３ マイナス閾値判定部
１０４ ゼロ閾値判定部
１０５ 位相検出回路
１０６ 位相タイミング決定回路
１０７ クロック出力回路
１０８ 判定帰還型等化回路
３００ ゼロ閾値判定結果
３０１ 前のビットのバイナリ値
３０２ プラス閾値判定結果
３０３ マイナス閾値判定結果
３０４ ＤＯＷＮ信号
３０５ ＵＰ信号
３０６ 現在のビットのバイナリ値
３０７、３１３ ＸＯＲ回路
３０８、３１２ インバータ回路
３０９、３１０ ＡＮＤ回路
３１１ 選択回路
４００、４０５、５００、５０６ プラス閾値
４０１、４０６、５０１、５０７ ゼロ閾値
４０２、４０７、５０２、５０８ マイナス閾値
４０３、４０８、５０４、５１０ ｎ―１番目のクロックタイミング
４０４、４０９、５０５、５１１ ｎ番目のクロックタイミング
５０３、５０９ ｎ―２番目のクロックタイミング

Claims (6)

1. 入力信号をデュオバイナリ信号に等化し、前記デュオバイナリ信号のレベルを複数の閾値に対して判定した判定結果を出力する等化回路と、前記判定結果に基づいてクロック信号と入力信号との位相のずれを表す位相検出結果を出力する位相検出回路と、前記位相検出結果に基づいてクロック信号の位相を調整し、出力する位相調整回路と、を備え、前記位相検出回路は前記判定結果に基づいて現在のタイミングのバイナリ値を出力することを特徴とするクロック再生回路。
2. 前記複数の閾値は、プラス閾値と、マイナス閾値と、ゼロ閾値と、を含むことを特徴とする請求項１記載のクロック再生回路。
3. 前記位相検出回路は、プラス閾値を用いた判定結果、マイナス閾値を用いた判定結果、ゼロ閾値の判定結果、および過去に判別した結果から計算したバイナリ値に基づいて前記位相検出結果を得ることを特徴とする請求項２記載のクロック再生回路。
4. 前記位相検出回路は、プラス閾値を用いた判定結果、マイナス閾値を用いた判定結果、および過去に判別した結果から計算したバイナリ値に基づいて計算した現在のタイミングのバイナリ値を出力することを特徴とする請求項１乃至３のいずれかに記載のクロック再生回路。
5. 入力信号をデュオバイナリ信号に等化し、前記デュオバイナリ信号のレベルを複数の閾値に対して判定した判定結果を出力するステップと、
   前記判定結果に基づいてクロック信号の位相のずれを表す位相検出結果と、現在のタイミングのバイナリ値とを出力するステップと、
   前記位相検出結果に基づいてクロック信号の位相を調整するステップと、を備えることを特徴とするクロック再生方法。
6. 前記位相検出結果を出力するステップにおいて、プラス閾値とマイナス閾値とを用いた判定結果が不一致の場合には、過去に判別した結果から計算したバイナリ値に基づいて現在のタイミングのバイナリ値を出力することを特徴とする請求項５に記載のクロック再生方法。

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