JP2008270994A

JP2008270994A - クロック再生回路

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Publication number: JP2008270994A
Application number: JP2007108839A
Authority: JP
Inventors: Hideaki Tamai; 秀明玉井; Masayuki Kajima; 正幸鹿嶋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-04-18
Filing date: 2007-04-18
Publication date: 2008-11-06
Anticipated expiration: 2027-04-18
Also published as: US20080258786A1; CN101291210A; JP4992526B2; EP1983679A2; EP1983679A3; US7564286B2

Abstract

【課題】多値入力信号から高品質なクロック信号を再生するクロック再生回路を提供する。
【解決手段】クロック再生回路は、多値信号Ａの半ビット遅延信号Ｂを出力する半ビット遅延器１と、信号Ａの１ビット遅延信号Ｃを出力する１ビット遅延器２と、信号ＡとＣを加算する加算器３と、加算信号Ｄを減衰させてしきい値信号Ｅとする減衰器４と、信号Ａのレベルがしきい値信号ＥのレベルＴＨ_Ｅ以下のときに論理０となり、信号Ａのレベルがしきい値信号ＥのレベルＴＨ_Ｅより高いときに論理１となる信号Ｆと、半ビット遅延信号Ｂのレベルがしきい値信号ＥのレベルＴＨ_Ｅ以下のときに論理０となり、半ビット遅延信号Ｂのレベルがしきい値信号ＥのレベルＴＨ_Ｅより高いときに論理１となる信号ＧとのＸＯＲを計算して、ＸＯＲ信号Ｈとして出力するＸＯＲ回路５と、ＸＯＲ信号Ｈのビットレートに相当する周波数のクロック信号Ｊを出力するＢＰＦ６とを有している。
【選択図】図２

Description

本発明は、２値以上の信号レベルを有する多値入力信号が入力され、入力された多値入力信号の周期に同期したクロック信号を出力するクロック再生回路に関するものである。

２値信号が入力され、この２値信号の周期に同期したクロック信号を出力するクロック再生回路の提案がある（例えば、特許文献１参照）。図１は、従来のクロック再生回路の構成を概略的に示すブロック図である。図１に示されるクロック再生回路においては、半ビット遅延器１１が、入力端子に入力された２値信号を１ビット長の半分に相当する時間遅延させ、排他的論理和（ＸＯＲ）回路１２が、入力された２値信号と半ビット遅延器１１から出力される２値遅延信号とのＸＯＲを計算し、バンドパスフィルタ（ＢＰＦ）１３が、ＸＯＲ回路１２の出力からビットレートの基本波成分を抽出することで、２値入力信号の周期に同期したクロック信号を再生している。

実開平５−７００４４号公報（図１及び要約）

上記従来のクロック再生回路は、２値ＮＲＺ信号を入力信号と想定しているが、仮に、上記従来のクロック再生回路に３値以上の信号レベルを有する多値入力信号を入力したとすると、以下のような問題が生じる。

ｎ（ｎは３以上の整数）個の信号レベルをとるｎ値信号には、０〜１の間、１〜２の間、…、（ｎ−１）〜ｎの間というように、しきい値を設定することができるｎ−１個の範囲が存在する。ＸＯＲ回路１２のしきい値を、上記ｎ−１個の範囲の中の１つに設定したとすると、検出できる多値入力信号のエッジは、その設定した唯一のしきい値を跨ぐものに限られる。したがって、ＸＯＲ回路１２から出力される信号の電力は大幅に減少し、そのためＢＰＦ１３から出力されるクロック信号の電力も小さくなる。その結果、従来のクロック再生回路に多値信号を入力すると、クロック信号が外来ノイズの影響を受けやすくなり、クロック信号の品質が低下するという問題が生じる。

そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、多値入力信号から高品質なクロック信号を再生できるクロック再生回路を提供することにある。

本発明のクロック再生回路は、２値以上の信号レベルを有する所定周期の多値入力信号が入力され、前記所定周期に同期したクロック信号を出力するクロック再生回路であって、前記多値入力信号の１ビット長より短い時間だけ、前記多値入力信号を遅延させて第１の多値遅延信号を出力する第１の遅延器と、前記多値入力信号の１ビット長の時間だけ、前記多値入力信号を遅延させて第２の多値遅延信号を出力する第２の遅延器と、前記第２の多値遅延信号と前記多値入力信号とを加算して加算信号を出力する加算器と、前記加算信号を減衰させてしきい値信号として出力する減衰器と、前記多値入力信号、前記第１の多値遅延信号、及び前記しきい値信号が入力され、前記多値入力信号のレベルが前記しきい値信号のレベル以下のときに論理０となり、前記多値入力信号のレベルが前記しきい値信号のレベルより高いときに論理１となる２値入力信号と、前記第１の多値遅延信号のレベルが前記しきい値信号のレベル以下のときに論理０となり、前記第１の多値遅延信号のレベルが前記しきい値信号のレベルより高いときに論理１となる２値遅延信号との排他的論理和を計算して、この計算結果を排他的論理和信号として出力する排他的論理和回路と、前記排他的論理和信号のビットレートに相当する周波数の前記クロック信号を出力する素子とを有することを特徴としている。

本発明のクロック再生回路によれば、排他的論理和回路のしきい値を多値入力信号に応じて適切に変更して、しきい値が多値入力信号のエッジを跨ぐ割合を増加させているので、クロック信号の振幅（電力）は大きくなり、高品質なクロック信号を再生することができる。

図２は、本発明の実施の形態のクロック再生回路の構成を概略的に示すブロック図である。図２に示されるように、本実施の形態のクロック再生回路は、２値以上の信号レベルを有する所定周期の多値入力信号Ａが入力され、多値入力信号Ａの所定周期に同期したクロック信号Ｊを出力する回路である。本実施の形態のクロック再生回路は、第１の遅延器としての半ビット遅延器１と、第２の遅延器としての１ビット遅延器２と、加算器３と、減衰器４と、排他的論理和（ＸＯＲ）回路５と、バンドパスフィルタ（ＢＰＦ）６とを有している。本実施の形態のクロック再生回路は、２値以上の信号レベルを有する多値入力信号Ａについて使用することができるが、特に、信号レベルが３値以上の多値入力信号Ａに対して高品質なクロック再生機能を持つ。

半ビット遅延器１は、所定周期の多値入力信号Ａ（後述する図２においては４値の信号）が入力され、多値入力信号Ａの１ビット長（後述する図２に示す期間Ｔｂ）より短い時間である半ビット長だけ多値入力信号Ａを遅延させて半ビット遅延信号（第１の多値遅延信号）Ｂを出力する。なお、ここでは、遅延時間が半ビット長に相当する時間である場合を例示したが、遅延時間は、１ビット長よりも短い時間であれば他の時間であってもよい。

１ビット遅延器２は、所定周期の多値入力信号Ａが入力され、多値入力信号Ａの１ビット長（後述する図２に示す期間Ｔｂ）に相当する時間だけ多値入力信号Ａを遅延させて１ビット遅延信号（第２の多値遅延信号）Ｃを出力する。

加算器３は、１ビット遅延信号Ｃと多値入力信号Ａとを加算して加算信号Ｄを出力する。

減衰器４は、加算信号Ｄに減衰率を乗算することによって加算信号Ｄを減衰させて、減衰率が乗算された加算信号Ｄをしきい値信号Ｅとして出力する。減衰器４の減衰率は、予め決められた一定の減衰率であり、０より大きく１より小さい範囲で設定される。減衰率としては、例えば、０．５を用いることができる。

ＸＯＲ回路５は、多値入力信号Ａ、半ビット遅延信号Ｂ、及びしきい値信号Ｅが入力され、ＸＯＲ信号Ｈを出力する。ＸＯＲ回路５においては、多値入力信号Ａの電圧レベルがしきい値信号Ｅの電圧レベル（後述する図２に示すレベルＴＨ_Ｅ）以下のときに論理０となり、多値入力信号Ａの電圧レベルがしきい値信号Ｅの電圧レベル（後述する図２に示すレベルＴＨ_Ｅ）より高いときに論理１となる２値入力信号Ｆと、半ビット遅延信号Ｂの電圧レベルがしきい値信号Ｅの電圧レベル（後述する図２に示すレベルＴＨ_Ｅ）以下のときに論理０となり、半ビット遅延信号Ｂの電圧レベルがしきい値信号Ｅの電圧レベル（後述する図２に示すレベルＴＨ_Ｅ）より高いときに論理１となる２値遅延信号Ｇとの排他的論理和を計算して、この計算結果をＸＯＲ信号Ｈとして出力する。

ＢＰＦ６は、ＸＯＲ信号Ｈのビットレートに相当する周波数のクロック信号Ｊを出力する素子である。

図３は、図１に示されるクロック再生回路の動作を示す波形図である。図３においては、多値入力信号Ａは、信号レベルとして、０，１，２，３の４レベルを有する４値信号であり、１ビット長Ｔｂの時間に相当する周期で、多値入力信号Ａが、信号レベル３，０，１，２，１，１，３，１，２，０の順で変化する場合を一例として示している。ただし、本発明の信号レベルは、４値以外のレベルであってもよく、また、本発明の信号レベルは、図３に示される例に限定されない。

図２及び図３に示されるように、多値入力信号Ａは４つに分岐され、半ビット遅延器１、１ビット遅延器２、加算器３、及びＸＯＲ回路５に入力される。半ビット遅延器１に入力された多値入力信号Ａはビット周期Ｔｂの半分に相当する時間（Ｔｂ／２）遅延を与えられた後、半ビット遅延信号ＢとしてＸＯＲ回路５に入力される。

１ビット遅延器４０に入力された多値入力信号Ａは１ビット周期Ｔｂに相当する時間遅延を与えられた後、１ビット遅延信号Ｃとして加算器３に入力される。加算器３は多値入力信号Ａと１ビット遅延信号Ｃとを加算して加算信号Ｄを出力し、減衰器４は、加算信号Ｄの信号レベルを半分に減衰させることによって生成されたしきい値信号ＥをＸＯＲ回路５のしきい値設定端子に入力する。

１ビット遅延器２、加算器３、及び減衰器４で構成される回路は、多値入力信号Ａの現在のビットの信号レベルと、１ビット前のビットの信号レベルの加算平均値を出力する機能を実現している。この平均値をしきい値Ｅとして、ＸＯＲ回路５のしきい値設定端子に入力することで、図２に示されるように、ＸＯＲ回路５のしきい値Ｅを、１ビット毎に調整している。

ＸＯＲ回路５では、多値入力信号Ａをしきい値信号Ｅに基づくしきい値レベルＴＨ_Ｅで２値化して２値入力信号Ｆとし、多値入力信号Ａの第１の多値遅延信号である半ビット遅延信号Ｂをしきい値信号Ｅに基づくしきい値レベルＴＨ_Ｅで２値化して２値遅延信号Ｇとし、２つの２値入力信号Ｆ及びＧのＸＯＲを計算して、その計算結果であるＸＯＲ信号Ｈを出力する。その後、ＢＰＦ６によって、ＸＯＲ信号Ｈのビットレートの基本波成分を抽出することでクロック信号Ｊを再生する。

図３に示されるように、しきい値信号Ｅのしきい値レベルＴＨ_Ｅを１ビット毎に調整する本実施の形態においては、図２にＸＯＲ信号Ｈとして示されるように、ＸＯＲ回路５から出力されるＸＯＲ信号Ｈとして多くのビットパルス（図３においては、９個のビットパルス）が生成されるので、ＸＯＲ回路５から出力されるＸＯＲ信号Ｈの電力は大幅に増加し、そのため、ＢＰＦ６から出力されるクロック信号Ｊの振幅（電力）も大幅に増加する。その結果、本実施の形態のクロック再生回路によれば、多値入力信号Ａからクロック信号Ｊを再生する際に、外来ノイズの影響を受け難くなり、クロック信号Ｊを高品質にすることができる。

図４は、図１（従来例）のクロック再生回路に４値信号を入力した比較例の動作を示す波形図である。図４に示される比較例においては、多値入力信号Ｋは、図３に示される信号Ａと同じであり、信号レベルとして、０，１，２，３の４レベルを有する４値信号であり、１ビット長Ｔｂの時間に相当する周期で、多値入力信号Ａが、信号レベル３，０，１，２，１，１，３，１，２，０の順で変化する。

図１及び図４に示される比較例においては、多値入力信号Ｋは２つに分岐され、半ビット遅延器１１及びＸＯＲ回路１２に入力される。半ビット遅延器１１に入力された多値入力信号Ｋはビット周期Ｔｂの半分に相当する時間（Ｔｂ／２）遅延を与えられた後、半ビット遅延信号ＬとしてＸＯＲ回路１３に入力される。ＸＯＲ回路１２では、多値入力信号Ｋと半ビット遅延信号Ｌをしきい値Ｍで２値化して、それぞれ２値入力信号Ｆ及び２値遅延信号Ｇとし、２値入力信号Ｆ及び２値遅延信号ＧのＸＯＲを計算して、その計算結果であるＸＯＲ信号Ｑを出力する。その後、ＢＰＦ１３を通してＸＯＲ信号Ｑのビットレートの基本波成分を抽出することでクロック信号Ｒを再生する。

図４に示される比較例においては、しきい値Ｍは固定であるので、図４に信号Ｑとして示されるように、ＸＯＲ回路の出力信号Ｑとして少ない数のビットパルス（３個のビットパルス）しか生成されないので、ＸＯＲ回路１２から出力される信号の電力は大幅に減少し、そのためＢＰＦ１３から出力されるクロック信号の振幅（電力）も大幅に小さくなる。その結果、図４に示される比較例においては、クロック信号Ｒが外来ノイズの影響を受けやすくなり、クロック信号Ｒの品質が低下する。

本実施の形態を示す図２のＸＯＲ信号Ｈと、比較例を示す図４のＸＯＲ信号Ｑとを比較して判るように、本実施の形態においては、しきい値レベルＴＨ_Ｅを適切に制御しているので、ＸＯＲ信号Ｈの出力としてより多くのビット信号が出力され、ＸＯＲ回路４から出力されるＸＯＲ信号Ｈの電力は、大幅に増加している。この結果、本実施の形態を示す図１のＢＰＦ出力信号Ｊの振幅Ｖ_Ｊと、比較例を示す図４のＢＰＦ出力信号Ｒの振幅Ｖ_Ｒとを比較して判るように、本実施の形態の場合には、ＸＯＲ回路４から出力されるＸＯＲ信号Ｈの減衰が少なくなる。

以上に説明したように、本実施の形態のクロック再生回路によれば、ＸＯＲ回路５のしきい値レベルＴＨ_Ｅを多値入力信号Ａに応じて適切に変更して、しきい値レベルＴＨ_Ｅが多値入力信号Ａのエッジを跨ぐ割合を増加させているので、ＸＯＲ信号Ｈの電力は、大幅に増加し、高品質なクロック信号Ｊを再生することができる。

なお、必要に応じて、ＢＰＦ６の後段にＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路（図示せず）を設けてもよく、ＰＬＬを設けることによってクロック信号Ｊのジッタを低減することができる。

従来のクロック再生回路の構成を概略的に示すブロック図である。本発明の実施の形態のクロック再生回路の構成を概略的に示すブロック図である。図３に示されるクロック再生回路の動作を示す波形図である。図１に示されるクロック再生回路に４値信号を入力した比較例の動作を示す波形図である。

符号の説明

１半ビット遅延器、２１ビット遅延器、３加算器、４減衰器、５排他的論理和（ＸＯＲ）回路、６バンドパスフィルタ（ＢＰＦ）。

Claims

２値以上の信号レベルを有する所定周期の多値入力信号が入力され、前記所定周期に同期したクロック信号を出力するクロック再生回路であって、
前記多値入力信号の１ビット長より短い時間だけ、前記多値入力信号を遅延させて第１の多値遅延信号を出力する第１の遅延器と、
前記多値入力信号の１ビット長の時間だけ、前記多値入力信号を遅延させて第２の多値遅延信号を出力する第２の遅延器と、
前記第２の多値遅延信号と前記多値入力信号とを加算して加算信号を出力する加算器と、
前記加算信号を減衰させてしきい値信号として出力する減衰器と、
前記多値入力信号、前記第１の多値遅延信号、及び前記しきい値信号が入力され、前記多値入力信号のレベルが前記しきい値信号のレベル以下のときに論理０となり、前記多値入力信号のレベルが前記しきい値信号のレベルより高いときに論理１となる２値入力信号と、前記第１の多値遅延信号のレベルが前記しきい値信号のレベル以下のときに論理０となり、前記第１の多値遅延信号のレベルが前記しきい値信号のレベルより高いときに論理１となる２値遅延信号との排他的論理和を計算して、この計算結果を排他的論理和信号として出力する排他的論理和回路と、
前記排他的論理和信号のビットレートに相当する周波数の前記クロック信号を出力する素子と
を有することを特徴とするクロック再生回路。
前記第１の遅延器は、前記多値入力信号の１ビット長の１／２の時間だけ、前記多値入力信号を遅延させることを特徴とする請求項１に記載のクロック再生回路。
前記減衰器は、前記加算器の出力を一定の減衰率で減衰させることを特徴とする請求項１又は２に記載のクロック再生回路。
前記一定の減衰率は、０．５であることを特徴とする請求項３に記載のクロック再生回路。
前記クロック再生素子は、バンドパスフィルタであることを特徴とする請求項１乃至４のいずれか１項に記載のクロック再生回路。
前記多値入力信号は、３値以上の信号であることを特徴とする請求項１乃至５のいずれか１項に記載のクロック再生回路。